CN107112329B - 具有背侧应变拓扑结构的绝缘体上覆半导体 - Google Patents

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Abstract

本发明的各实施例提供了使用应变层对半导体结构中的晶体管的改进。该结构包括具有挖出区域和图案区域的图案化层、位于挖出区域中以及在图案区域上的应变层、位于应变层之上的有源层、形成在有源层中的场效应晶体管、以及位于有源层之上的操作柄层。该场效应晶体管包括源极、漏极和沟道。该沟道完全位于图案区域的横向范围内。源极和漏极各自仅部分地位于图案区域的横向范围内。应变层更改沟道的载流子迁移率。在一些实施例中，应变层被引入到绝缘体上覆半导体结构的背侧。

Description

具有背侧应变拓扑结构的绝缘体上覆半导体
相关申请的交叉引用
本申请要求于2014年11月13日提交的美国专利申请No.14/540,268的优先权，该申请的内容通过援引被纳入于此。
发明背景
绝缘体上覆半导体(SOI)技术在二十世纪九十年代晚期首次被商业化。SOI技术的限定特性在于，其中形成电路系统的半导体区域藉由电绝缘层来与体基板隔离开。该绝缘层通常是二氧化硅。二氧化硅被选择的原因在于它可以通过使硅晶片氧化来被形成在硅晶片上并且因此宜于高效制造。SOI技术的有利方面直接源自于绝缘体层将有源层与体基板电绝缘的能力。如本文和所附权利要求书中所使用的，SOI结构上形成信号处理电路系统的区域被称为SOI结构的有源层。
SOI技术代表了对传统体基板技术的改进，因为绝缘层的引入隔离了SOI结构中的有源器件，这改善了其电特性。例如，晶体管的阈值电压是渴望被统一的，并且很大部分由晶体管栅极下方的半导体材料的特性来设定。如果这一材料区域被隔离，则进一步加工会影响这一区域并且更改器件的阈值电压的几率会更小。源自对SOI结构的使用的附加电特性改善包括较少的短沟道效应、对于较高速度而言降低的电容、以及在器件正用作开关的情况下较低的插入损耗。另外，绝缘层可作用于减少有源器件受到有害辐射的影响。这在给定了在地球大气层外遍布有害的电离辐射的前提下对于在太空中使用的集成电路而言尤为重要。
SOI晶片100在图1中被示出。该晶片包括基板层101、绝缘体层102和有源层103。该基板通常是半导体材料，诸如硅。绝缘体层102是通过基板层101的氧化形成的电介质，通常为二氧化硅。有源层103包括掺杂剂、电介质、多晶硅、金属层、钝化、以及在电路系统104已被形成于其中之后呈现的其它层的组合。电路系统104可包括金属配线；无源器件(诸如电阻器、电容器和电感器)；以及有源器件(诸如晶体管)。如本文中以及所附权利要求中所使用的，SOI晶片100的“顶”是指顶表面105，而SOI晶片100的“底”是指底表面106。无论SOI晶片100与其他参考系的相对取向如何，以及是从SOI晶片100移除层还是向SOI晶片100添加层，该取向方案都保持不变。因此，有源层103总是在绝缘体层102“上方”。此外，无论SOI晶片100与其他参考系的相对取向如何，以及是从SOI晶片100移除层还是向SOI晶片100添加层，原点在有源层103的中心并向底表面106延伸的向量将总是指向SOI结构的“背侧”方向。
SOI期间被赋予增强和维持它们的有源器件的电特性的能力，如上所述。然而，绝缘体层的引入就器件的散热能力而言造成了显著的问题。由于集成电路中器件的不断增进的小型化，更大数目的产热器件必须被压入越来越小的面积中。在现代集成电路中，电路系统104的发热密度可能是极端的。绝缘体层102的引入加剧了这一问题，因为绝缘体层102的导热率一般远低于标准体基板的导热率。如先前所提及的，二氧化硅是现代SOI技术中无处不在的绝缘体层。在开氏300度(K)的温度，二氧化硅具有约每开每米1.4瓦(W/m*K)的导热率。处于相同温度的体硅基板具有约130W/m*K的导热率。SOI技术所展现出的散热性能方面的接近100倍的折降是极其有问题的。集成电路中的高热水平能够使其器件的电特性偏移到预期范围之外从而导致严重的设计故障。在听任未检查的情况下，器件中过多的热量可导致翘曲或融化器件电路系统中的材料形式的永久且严重的故障。
SOI器件中的散热问题已经使用各种解决方案来解决。一种办法涉及沉积从绝缘体层102向上穿过有源层103的热沟流柱。在一些情形中，这些热沟流柱由金属形成，因为金属与二氧化硅相比一般具有高得多的导热率。在一些办法中，这些柱由多晶硅形成，以使得它们不会与电路的电性能相干扰，而与此同时它们提供从绝缘体层102向上离开的热路径。在其他办法中，切割穿过绝缘体层102的孔，并且热沟流柱被沉积在这些孔中。这一配置的结果是提供从有源层103通过绝缘体层102中的孔向下到基板101的散热渠道。这一热量接着透过基板101被耗散。
针对SOI器件中的散热问题的另一办法涉及从背侧在晶片上操作。图1B解说了SOI晶片100可如何被接合到操作柄晶片107，操作柄晶片107包括操作柄基板108和操作柄绝缘体层109。尽管这是一种常见类型的操作柄，但绝缘体层109不必是绝缘体材料，因为某些现代工艺使用具有半导体材料或导电材料的操作柄晶片来代替绝缘体层109。在接合到操作柄晶片之后，所得的结构能够接着被上下翻转以形成图1B中示出的结构。在这一办法中，基板101和绝缘体层102接着从SOI晶片100背部被选择性移除。在基板101的移除以及绝缘体层102的选择性移除之后，金属层110被沉积在被蚀刻区域上以允许透过绝缘体层102有更大程度的导热率。当集成电路运行时，这一金属通常被二次使用作为有源层103中器件的接地导线或信息信号导线。尽管所得的结构展现出优于没有背侧散热的SOI结构的散热能力，但事实是绝缘体层在有源基板之下被直接移除，这消减了SOI结构在其保护和增强有源器件的电特性的能力方面的优势。
发明内容
在本发明的一个实施例中，公开了一种半导体结构。该结构包括具有挖出区域和图案区域的经图案化层、位于该挖出区域中以及在该图案区域上的应变层、位于该应变层之上的有源层、形成在该有源层中的场效应晶体管、以及位于该有源层之上的操作柄层。该场效应晶体管包括源极、漏极和沟道。该沟道完全位于该图案区域的横向范围以内。源极和漏极各自仅部分地位于该图案区域的横向范围内。应变层更改沟道的载流子迁移率。
在本发明的另一实施例中，公开了另一半导体结构。该结构包括接合到操作柄层的有源层。操作柄层在有源层的第一侧上。该结构还包括在该有源层的第二侧上的经图案化层。经图案层包括挖出区域和图案区域。该结构还包括位于该图案区域上以及该挖出区域中的应变层。该应变层在该有源层中展现出器件上的应变。该器件是具有源极、漏极和沟道的场效应晶体管，该沟道在源极与漏极之间。该图案区域完全涵盖沟道，但仅部分涵盖源极和漏极。
在本发明的另一实施例中，公开了另一半导体结构。该结构包括形成在该半导体结构的背侧上的蚀刻出的经图案化层、形成在蚀刻出的经图案化层上的应变层、接合到该半导体结构的前侧的操作柄层、位于经图案化层与操作柄层之间的有源层、以及形成在该有源层中的场效应晶体管。该场效应晶体管包括有源区域。该场效应晶体管包括沟道。蚀刻出的经图案化层的一部分具有超出该沟道的横向范围。该场效应晶体管具有超出该部分的横向范围。该应变层与该有源区域相接触。
附图简要说明
图1A和1B解说了根据现有技术的用于SOI结构中散热的过程和装置的框图。
图2解说了根据本发明的具有散热层的SOI结构的框图。
图3解说了根据本发明的具有散热层和经图案化绝缘体层的SOI结构的框图。
图4解说了具有散热层、经图案化绝缘体层、和背侧金属触点的SOI结构的框图。
图5解说了根据本发明的具有附连的背侧散热操作柄晶片的SOI结构的框图。
图6解说了根据本发明的具有附连的背侧的散热操作柄晶片、和经图案化绝缘体层的SOI结构的框图。
图7解说了根据本发明的制造具有散热层的集成电路的方法的工艺流程图。
图8解说了根据本发明的使用临时操作柄晶片来制造具有散热层的集成电路的方法的工艺流程图。
图9解说了根据本发明的具有经图案化应变层的SOI结构的框图。
图10解说了根据本发明的可被使用的各个应变层图案的框图。
图11解说了根据本发明的具有经图案化绝缘体层和应变引发层的SOI结构的框图。
图12解说了根据本发明的制造具有应变引发层的集成电路的方法的工艺流程图。
图13解说了根据本发明的各实施例的具有背侧应变层的半导体结构的框图。
图14解说了根据本发明的各实施例的应变图集合以及图案高度对照来自图13的半导体结构的沟道中的单轴应变的对应图表。
图15解说了根据本发明的各实施例的应变图集合以及钝化厚度对照来自图13的半导体结构的沟道中的单轴应变的对应图表。
图16解说了根据本发明的各实施例的来自图13的半导体结构的平面视图以及受压膜宽度对照来自图13的半导体结构的沟道中的单轴应变的对应图表。
图17解说了根据本发明的各实施例的埋藏氧化物厚度对照参考图13讨论的半导体结构的沟道中的应变的图表。
优选实施例详细描述
现在将详细参考所公开的发明的各实施例，其一个或多个示例在附图中得以解说。藉由本技术的解释而非作为本技术的限定来提供每个示例。实际上，将对本领域技术人员明显的是，可在本技术中作出修改和变形而不会脱离本技术的精神和范围。例如，作为一个实施例的一部分来解说或描述的特征可与另一实施例联用以产生又进一步的实施例。由此，本主题内容旨在涵盖所附权利要求书及其等效技术方案的范围内的全部此类修改和变型。
本公开的各实施例提供了具有改进的散热性能而同时保留了伴随SOI架构的有益电器件特性的SOI器件的生产。另外，具有上述益处的器件能够在对半导体工业中最常使用的制造工艺作出微乎其微的修改的情况下根据本发明来被制造。这是一个巨大的优势，因为与现有制造工艺的兼容性避免了新颖半导体解决方案可能面临的几乎难以解决的固定生产成本投资的需要。本发明的各实施例通过背侧加工的利用、SOI埋藏绝缘体层的部分的移除、以及各种配置的散热层在SOI结构背侧上沉积来达成这一结果。
根据本发明的一种SOI结构可以参考图2来描述。如图2所示，有源层103被布置在操作柄晶片107上。值得注意的是，当SOI结构被切单时，操作柄晶片107可以被称为操作柄层，因为操作柄晶片的一部分沿器件被切单。根据上述规范，操作柄晶片107在有源层103之上。另外，有源层103在散热层200之上。散热层200是导热并且电绝缘的。可被用于形成散热层200的材料包括金刚石、类金刚石碳、碳化硅、氧化铝、氮化铝、氧化铍、氮化铍、石墨烯、以及某些积碳如碳纳米管。
选择既电绝缘又导热的材料用于散热层200保持了SOI技术所提供的有益电特性，而同时极大地消减了使用二氧化硅绝缘体层的传统SOI器件所面临的散热问题。作为示例，纯合成金刚石在300K时的导热率约为3,300W/m*K，而氧化铍的导热率为260W/m*K。这与传统SOI结构中非导热的二氧化硅层形成对比，传统SOI结构中非导热的二氧化硅层如先前所提及的具有1.4W/m*K的导热率。如本文以及所附权利要求书中所使用的，如果材料层的导热率大于50W/m*K，则该材料层具有高导热率。金刚石和氧化铍两者比传统SOI结构在散热性能方面提供了大于100倍的改进。在本发明的特定实施例中，绝缘体层102被至少部分地移除，并且在导热材料层被沉积以形成导热层200之前，另一非常薄的绝缘体层被沉积。该绝缘层的极端薄度增强了该结构从有源层103向导热材料层散热的能力。例如，所沉积的绝缘层可包括与原始绝缘体层相同材料的薄层。导热且不导电材料的益处通过保留有源层103中有源器件的电特性而不受到传统SOI结构的不良散热特性的限制来实现。
图2中显示的结构使用背侧加工来产生。由于SOI结构从背侧进行操作——这与典型的SOI加工方法形成对比——所以用于散热层200的材料不必出于其向有源层103提供稳定性的能力或者充当用于在有源层103中产生电路系统的合适基板的能力而被选择。这是因为原始绝缘体层(绝缘体层102)在电路系统被产生的同时用作基层，而操作柄晶片107在背侧加工期间提供支撑。绝缘体层102的移除通常是不合乎需要的，因为绝缘体层102和基板101提供对有源层103的机械支撑。在没有这些层就位的情况下对有源层103进行进一步的加工对于电路系统104而言很可能是灾难性的。然而，在这一阶段添加操作柄晶片107允许对集成电路进行附加加工。下面更详细地描述用于该背侧加工的方法。
背侧加工的另一优势方面在于，它允许在半导体加工的后期阶段添加散热层200，这进而允许将原本无法被应用的材料用于散热层200。与传统办法形成对比，背侧加工允许在有源层103的半导体加工完成之后再添加散热层200。半导体生产工艺的某些阶段要求超过摄氏1000度的温度。某些材料无法承受这些温度并且因此一般被认为不能胜任用作位于替代散热层200处的热扩散层。然而，背侧加工的使用允许将更脆弱的材料用于散热层200。
根据本发明的一种集成电路可以参考图3来描述。在图3中，有源层103被布置在绝缘体层102上，如同SOI器件中常见的那样。然而，绝缘体层102在某些部分中被挖出以形成由挖出绝缘体区域300定义的图案。挖出绝缘体区域不必是毗连的，但绝缘体层102可以用各种方式被图案化以暴露有源层103的不同部分。在图3中，散热层200已经被施加到集成电路的整个背部表面，包括在挖出绝缘体区域300中。在本发明的特定实施例中，散热层200仅被布置在挖出绝缘体区域300中。在本发明的特定实施例中，散热层200被图案化并且仅被布置在挖出绝缘体区域300的一部分中。在图3中，挖出绝缘体区域300通过挖出区域中所有绝缘体材料的完全移除来解说。然而，在本发明的特定实施例中，挖出绝缘体区域300可包括残余薄绝缘层。该绝缘体层的初始厚度通常范围从100纳米(nm)到1000nm。该薄绝缘层的范围可以从5nm到100nm。然而，任何程度的打薄都会得到薄绝缘体层。残余绝缘体材料的单分子层(1nm量级)就足够，尽管使用传统方法这可能是难以达成的。任何程度的打薄就散热能力而言均会构成对于初始结构的改进。图3中示出的结构可保留通过隔离有源层103中的器件所提供的增强电特性的益处，而同时提供增强散热，因为热量能够横向流动穿过有源层103并且接着透过散热层200(此处绝缘体已经被打薄或移除)向外散热。
绝缘体层102的移除的益处和缺点可以通过为挖出绝缘体区域300形成特定图案来得到平衡。例如，挖出绝缘体区域300可以被制造成与有源层103内的最低金属配线层同延。如图3所示，挖出绝缘体区域300与最低金属层301横向同延。在本发明的特定实施例中，挖出绝缘体区域300暴露了最低金属层301的特定部分。在本发明的特定实施例中，挖出绝缘体区域300暴露了最低金属层301的全部。在本发明的特定实施例中，最低金属层301是用于形成在有源层103中的电路系统的配线的最低层。这一配置从平衡观点来说是高度有利的，因为金属导线在未被置于绝缘体上的情况下一般不会因更改的电特性而受不利影响。另外，金属是高度导热的，并且金属配线通常链接到有源器件，从而使得这些金属线成为极其高效的散热渠道。尽管有源层103中产生的绝大部分热量是由有源器件产生的，但热量会从这些有源器件耗散到金属线并且接着通过散热层200透过SOI结构的背部向外耗散。这一办法通常优于通过金属线将热量的路线安排为向上并且从SOI结构顶部出去，因为现代电路系统具有大量金属层，从而使得背侧路线成为更直接的出口渠道。
根据本发明的另一绝缘体上覆半导体结构可以参考图4来描述。图4中示出的集成电路可以被用于描述挖出绝缘体区域300的附加图案集，其为SOI结构提供有利的散热能力。在图4中，具有晶体管栅极401的晶体管的沟道区域400在绝缘体层102的横向范围内。然而，挖出绝缘体区域300暴露晶体管漏极402和晶体管源极403，因为挖出绝缘体区域300与晶体管漏极402和晶体管源极403横向同延。散热层200被布置在挖出绝缘体区域300中暴露晶体管漏极402和晶体管源极403的部分中。金属触点404被布置在挖出绝缘体区域300的另一部分中。在本发明的特定实施例中，金属触点404不是电有源的，而是存在以提供散热路径。在本发明的特定实施例中，金属触点404可以用作用于有源层103中的电路系统的电触点。例如，金属触点404可以是用于携带来自有源层103中的电路系统的信息信号以供另一系统使用的信号导线。在另一示例中，金属触点404可以是用于有源层103中的电路系统的接地或功率线。在本发明的特定实施例中，凸块金属加工在图4中显示的SOI结构上沉积了凸块金属触点，以使得金属触点404是该SOI结构的凸块金属连接器。在其中金属触点404不是电有源的上述实施例中，金属触点404不必是金属的，并且代替地可以是具有良好导热率的任何材料。在本发明的特定实施例中，这些金属触点是金属柱触点。金属柱触点可以包括金或铜。这些材料与焊料凸块相比性能将是有利的，因为它们与焊料相比是好得多的热导体。在本发明的特定实施例中，金属触点404允许附连到电路板。在本发明的特定实施例中，金属触点可允许附连到低温共烧陶瓷基板、模块板、集成电路、凸块金属、金凸块金属、铜柱、金柱、以及任何金属连接。
在本发明的特定实施例中，挖出绝缘体区域300将与有源层103中的有源器件的各部分横向同延。如图4所示，这些实施例可包括暴露晶体管漏极402和晶体管源极403，而同时保持晶体管沟道400被绝缘体层102覆盖。此类实施例将展现出具有隔离沟道区域而同时允许高度邻近的散热通道的有利方面。由于沟道400仍然被绝缘体层102覆盖，因此晶体管的电特性将被保留。这些晶体管将展现较少的漏泄电流和基板电容以及更受控的阈值电压。同样，由于晶体管的源极和漏极直接毗邻于晶体管沟道，因此存在到散热层200的非常直接的渠道。在本发明的其他特定实施例中，挖出绝缘体区域300仅暴露SOI结构中有源器件的子集。在本发明的其他特定实施例中，挖出绝缘体区域300将暴露SOI结构中个体有源器件的区域的其他子集。
在本发明的特定实施例中，金属触点404被布置在挖出绝缘体区域300的第一部分中。另外，散热层200被布置在所述挖出绝缘体区域300的第二部分中，并且还被布置在金属触点404的一侧上。此类配置可以在图4中看到。热量将能够直接从有源层103通过过金属触点404来耗散。另外，热量将能够横向流动穿过散热层200并且接着通过金属触点404向外耗散。尽管图4结合其中挖出氧化物区域300被图案化为对应于有源层103的各区域的实施例来显示这一实施例，但这些实施例可独立地起效。
以上关于使用挖出绝缘体区域300来图案化散热层200与有源层103的各部分的对齐所讨论的各实施例中的任一者可以被独立或组合地使用。另外，绝缘体材料的图案移除以形成挖出绝缘体区域300可以与散热层200的图案化沉积相组合。例如，散热层200可以被布置在SOI结构的整个背侧上，可以仅被布置在挖出绝缘体区域300中，或者可以被布置在挖出绝缘体区域300的一部分中。下面讨论图案化散热层200的方法。
本发明中挖出绝缘体区域300或附加地散热层200被图案化的各实施例展现出有利的特性。尽管散热层200是电绝缘的，但在某些区域中遗留原始绝缘体材料能够自然而言得到某些优点。例如，散热层200包括与原始氧化物相比不那么电绝缘的材料是可能的。该材料可以被选择为使成本最小化并且通过牺牲其电绝缘能力而使导热率最大化。在有源层103中导电性很重要的部分中，原始绝缘体可以被留下，并且挖出绝缘体区域300可以位于别处。以此方式，图案化允许在选择用于散热层200的最优材料方面有另一种程度的自由度。
图案化挖出绝缘体区域300提供了另一益处，因为它能够限制有源层103中界面状态的创建。即便散热层200是良好的电绝缘体，但原始绝缘体通常将与有源层103存在更好的物理接触，因为对原始绝缘体的移除导致创建了悬垂接合，而悬垂接合在散热层200被施加时不会被重新连接。这将导致可能引起有源层103中的电路系统的问题的界面状态的产生。图案化挖出绝缘体区域300能够通过允许原始绝缘体保持与有源层103中的关键区域的接触来有利地限制关键区域中这些界面状态的产生。
根据本发明的另一SOI结构可以参考图5来描述。根据先前讨论的惯例，图5解说了处于操作柄晶片107以下的有源层103。如参考本发明的其他实施例所描述的，绝缘体层102和基板101已经通过背侧加工从有源层103的底部被移除。在本发明的特定实施例中，操作柄晶片107通过临时接合被接合到有源层103。这意味着该接合能够在半导体加工的稍后阶段期间被容易地撤销。在本发明的特定实施例中，永久的第二操作柄晶片(被解说为永久操作柄散热层500和永久操作柄基板层501)在背侧加工期间被直接绑定到有源层103。在本发明的特定实施例中，永久操作柄基板层501包括与永久操作柄散热层500相同的材料。这一结构可允许散热能力等级与先前提及的实施例相称，但还有利地允许使用常规技术在顶侧接合到有源层103中的电路系统。由于操作柄晶片107通过临时接合被绑定，因此在背侧加工期间它所提供的支撑不再被需要之后它能够被移除。之后，有源层103将使其顶侧暴露以允许顶侧接合以及各种其他应用。
根据本发明的另一SOI结构可以参考图6来描述。图6解说了将经图案化绝缘体层的各方面与参考图5描述的背侧永久操作柄相组合的本发明的特定实施例。在本发明的特定实施例中，永久操作柄基板层501和永久操作柄散热层500在散热层200已经被施加之后被布置在SOI结构的背侧上。在本发明的特定实施例中，用于永久操作柄散热层500的材料可以与用于散热层200的材料相同。散热层200和500可以通过喷溅或某一其他方法被施加。如先前所述，散热层200被布置在通过图案化绝缘体层102而形成的挖出氧化物区域中。图6中解说的特定实施例显示了绝缘体层102被图案化以暴露最低金属层301以与先前描述的本发明的一特定实施例保持一致。实际上，上文讨论的所有图案化以及散热层变体可以与参考图5描述的永久操作柄概念相组合以产生具有有益散热和电特性的本发明的进一步实施例。这些实施例将具有能够前侧接合到有源层103中的电路系统的附加有益特性。
根据本发明的产生集成电路的方法可以参考图7来描述。在本发明的特定实施例中，一种用于产生集成电路的方法开始于步骤700，准备SOI晶片以供加工。这一步骤可包括在二氧化硅绝缘体上具有有源硅层的SOI晶片的实际生产，如使用SIMOX或植入和切割方法所产生的。这一步骤还可包括购买预先制造的SOI晶片以及将其制备供用于进一步处理。
在本发明的特定实施例中，步骤700中的SOI晶片的制备之后是步骤701，在SOI晶片的有源层中形成有源电路系统。在这一步骤期间以及在这一层中形成的电路系统可包括但不限于以下技术，诸如CMOS、BiCMOS、SiGe、GaAs、InGaAs以及GaN。该电路系统可包括：各种有源器件(诸如二极管和晶体管)；各种无源器件(诸如电阻器、电容器和电感器)；以及布线电路系统(诸如金属导线和通孔)。各种光刻和化学沉积步骤可以被执行以配制这一电路系统。
在本发明的特定实施例中，步骤701中有源电路系统的形成之后是对SOI晶片的背侧加工。在本发明的特定实施例中，背侧加工开始于在步骤702中第二操作柄晶片在有源层之上附连或永久接合到SOI晶片。用于引发到操作柄晶片的永久接合的工艺包括：永久有机或无机粘合剂、氧化物熔块接合、流电接合、分子熔融接合、任何形式的电磁接合、以及用于产生永久晶片接合的其他已知方法。
在操作柄晶片到SOI结构的永久接合之后，在步骤703中，SOI晶片基板可以被移除。该基板可以独立或组合地使用机械和化学手段被移除。例如，机械研磨可以被用于将基板材料从约800微米(pm)的原始厚度打薄到约20um。如果基板是硅，则基板材料的最终厚度可以通过湿法蚀刻(诸如KOH或TMAH)被移除。基板材料的最终厚度也可使用干法等离子体蚀刻被移除。基板可以以高精度或蚀刻率比被移除。蚀刻率比指的是从晶片背部被移除的期望基板材料率与本不应当被移除但被移除了的附加材料率之比。在本发明的特定实施例中，绝缘体层是用作蚀刻止挡的埋藏氧化物，因为蚀刻率比对于移除所有基板直到埋藏氧化物而言可能极高。
在本发明的特定实施例中，步骤703中SOI基板的移除之后是附加背侧加工，该附加背侧加工能够配制先前公开的任何结构。在本发明的特定实施例中，SOI结构的移除之后是在步骤704中SOI绝缘体层的移除以形成挖出绝缘体区域。如先前所提及的，绝缘体层可以被完全移除、仅仅被整体打薄且比其原始厚度更薄、或者可以以如此方式被移除使得挖出绝缘体层形成如上所述的若干图案中的任一者。这些图案能够使用标准光刻技术或选择性化学气相沉积来形成。打薄绝缘体层必须非常小心地完成以避免破坏有源层。尽管仅需要单分子层(1nm量级)绝缘体材料，但打薄可能受到原始绝缘体的非均匀性的限制。例如，如果初始层开始的时候具有大于5nm的差异，则用于绝缘体移除的传统方法可能无法留下小于5nm的最终层。附加地，这些图案可被配置成利用在有源层中的电路系统被屏蔽的程度以及所得SOI结构如上所述高效地散热的程度之间的有益折衷。
在本发明的特定实施例中，步骤704中绝缘体材料从SOI晶片背侧的移除之后是步骤705中散热层在挖出绝缘体区域中在SOI晶片背侧上的沉积。这一散热层的沉积可以被执行以便创建先前公开的结构中的任一者。这一步骤可同样地紧跟在基板材料的移除之后。另外，这一步骤可以在例如金属触点在两个或更多个步骤中被布置的情况下在金属触点沉积期间被执行，或者在稍后在散热层中开孔以暴露金属触点以供电连接的情况下在金属触点沉积之后被执行。步骤705中这散热层的添加可以通过化学气相沉积、喷溅或某一其他方法来达成。另外，根据先前公开的结构的散热层的经图案化沉积可通过使用标准光刻加工或选择性化学气相沉积来达成。如上所述，在本发明的特定实施例中，这一步骤中沉积的散热层将是电绝缘且导热的。
在本发明的特定实施例中，步骤705中在SOI晶片背侧上的散热层的沉积之后是钝化SOI晶片背部上的界面状态。在其中在步骤704中整个绝缘体被移除的本发明的实施例中，这可能是高度有利的，因为步骤705中沉积的散热层将可能具有高界面状态密度。沉积膜往往具有非常高的界面状态密度，除非它们在高于摄氏800度的高温处被退火。由于这一温度高于标准晶片在有源电路系统被开发之后所能够处置的温度，因此高温退火在此时并非是一种选择。然而，界面状态可以使用低温退火来钝化。在本发明的特定实施例中，这一低温退火将在摄氏400-450度的温度范围内进行并且将在纯氢气或合成气体的含氢气氛中实现。合成气体是非爆炸性N2与H2的混合物。这一钝化步骤可导致散热层比原本能够达成的薄的多。例如，使用常规化学气相沉积装备或喷溅装备，该层可以是5nm到20nm的厚度，并且具有约+/-5％的均匀性。这一步骤因此将允许非常薄的绝缘层的沉积并且因此从有源层的非常高效的导热。在这些实施例中，散热层将包括增强该SOI结构的散热性能的高效布署的绝缘体材料层。在本发明的特定实施例中，高度导热材料层被沉积在这一绝缘体材料薄层的背部上，并且该散热层包括薄绝缘体材料层和导热材料层两者。
在本发明的特定实施例中，步骤704中整个绝缘体层的移除之后可以是与步骤704中所移除的相同的绝缘体材料薄层的沉积，之后是先前段落中描述的低温退火钝化步骤。例如，被移除的绝缘体材料可以是二氧化硅，并且被沉积的和低温退火材料也可以是二氧化硅。二氧化硅是有利的使用材料，因为它具有低界面状态特性。二氧化硅会被移除并且接着被沉积的原因在于，沉积和低温退火的过程能够创建与使用上文公开的方法通过对原始层的部分背部蚀刻能够达成的绝缘体材料层相比更均匀且更薄的绝缘体材料层。
在本发明的特定实施例中，步骤705中在SOI晶片的背侧上沉积散热层之后是在所选区域中散热层的移除以允许在后续处理期间到有源层中的有源电路系统的电接触。在一个实施例中，散热层的部分的挖出可以位于最低金属层所在的区域以暴露该金属以供电接触。替换地，散热层可以在有源硅区域中被选择性地移除以允许到有源结构的直接接触。除了散热层之外，其他电介质层也可被要求移除以暴露各种导体以供电接触。导热层的移除可以使用已知的光刻以及使用合适化学试剂的干法或湿法蚀刻手段来选择性地实现。
在本发明的特定实施例中，散热层的区域从SOI晶片背侧的移除之后是步骤706中金属触点的沉积。这些金属触点被沉积在步骤704或步骤705中形成的挖出绝缘体区域的第一部分中。金属触点能够快速地耗散来自有源电路系统的热量。在本发明的特定实施例中，金属触点可以提供用于来自有源电路系统的热耗散的热通道以及用于到外部器件的信号或功率连接的触点。这些金属触点可包括球形接合、焊球凸块、铜桩、或其他管芯接触材料。金属触点可附加地被配置成附连到电路板或低温共烧陶瓷基板。这一步骤中产生的结构藉此在该结构的底侧具有到SOI结构有源层的触点，这是标准SOI器件中相反的取向。
根据本发明的产生集成电路的方法可以参考图8来描述。在本发明的特定实施例中，一种用于产生集成电路的方法开始于步骤800，制备SOI晶片以供加工并且在步骤801中继以在SOI晶片的有源层中形成电路系统。步骤800和801能够如先前分别参考步骤700和701所述地来执行。步骤802可包括将操作柄晶片接合到SOI晶片的有源层的顶侧。操作柄晶片能够被临时绑定到有源层。用于引发到操作柄晶片的临时接合的工艺包括粘合剂，诸如布鲁尔科技公司的HT 10.10、3M的WSS(晶片支持系统)、HD微聚酰亚胺、以及TMAT。这一操作柄晶片可包括绝缘体层，该绝缘体层将被结合到有源硅并且被布置在基板上。此时，有源电路系统将因此被夹在两个绝缘体层之间。替换地，操作柄晶片可包括导体或半导体材料。在步骤802中操作柄晶片的临时接合之后，步骤803、804和805可以全部如先前分别在步骤703、704和705中描述的那样来执行。
在本发明的特定实施例中，步骤805中散热层的沉积之后可以是在步骤806中第二永久操作柄晶片在有源层之下到SOI结构的附连或永久接合。这一背侧加工步骤的效果是更改可以将触点制造到SOI结构中的有源电路系统的方向。一旦这一第二操作柄晶片被永久接合到SOI晶片的背侧，在步骤807中原始操作柄晶片因其使用临时且易反转工艺被接合这一事实而能够被容易地移除。用于引发到顶侧操作柄晶片的永久接合的工艺包括：永久有机粘合剂、氧化物熔块接合、流电接合、分子熔融接合、任何电磁接合方法、以及用于产生永久晶片接合的其他已知方法。一些接合方法(诸如分子熔融接合)可要求正被接合的两个表面的平坦度高。如果绝缘体材料被选择性地移除，则这可能向晶片表面引入非平面性，这使得接合变得更困难。在此情形中，化学机械剖光可在接合步骤之前被用于使晶片表面平面化以改善接合效力。
步骤806中产生的结构将使SOI结构的有源层在其顶侧被暴露，并且进一步的加工可允许从顶侧到有源电路系统的直接连接。步骤806中接合的第二永久操作柄晶片可完全包括电绝缘但导热的材料。另外，第二操作柄晶片可包括被布置在基板材料上此类材料。此第二配置可节省成本，因为基板材料将对最终SOI器件提供必要的稳定性，同时不使用非常多的相当昂贵的导热材料。第二永久操作柄晶片上的导热材料包括与步骤805中被沉积以形成散热层相同的材料是可能的。替换地，步骤806中接合的永久操作柄晶片可包括导体材料或半导体材料，诸如硅或高电阻率硅。
背侧应变引发层
本发明的各实施例提供了在具有与其沟道紧密接触的应变引发材料的SOI结构中生产有源器件。本发明的各实施例允许在器件制造工艺中比施加应变引发层的常规阶段更晚的阶段引入此类应变引发材料。这允许应变引发层的提高的效率，而同时降低了在间歇性制造阶段期间对SOI结构的破坏风险。另外，具有上述益处的器件能够在对半导体工业中最常使用的制造工艺作出微乎其微的修改的情况下根据本发明被制造。这是一个巨大的优势，因为与现有制造工艺的兼容性避免了新颖半导体解决方案可能面临的几乎难以解决的固定生产成本投资的需要。本发明的各实施例通过背侧加工的利用、SOI绝缘体层的部分的可能移除、以及各种配置的应变引发层在SOI结构背侧上的沉积来达成这一结果。
在包括有源器件的沟道的材料中机械拉伸或压缩应变的引入可能提高此类有源器件中电荷载流子的迁移率。一般来说，引发拉伸应变提高了电子迁移率，而引发压缩应变则提高了空穴迁移率。n型有源器件(诸如n型金属氧化物半导体(NMOS))在拉伸应变在其沟道中被引发的情况下因此将能够以较高频率来操作，因为NMOS器件中的电荷载流子为电子。同样地，p型有源器件(诸如p型金属氧化物半导体(PMOS))在压缩应变在其沟道中被引发的情况下因此将能够以较高频率来操作，因为PMOS器件中的电荷载流子为电子。
根据本发明的一种SOI结构可以参考图9来描述。图9解说了一种SOI结构，其中包括有源层103、绝缘体层102和基板的原始SOI晶片已经被附连到操作柄晶片107并且经历了背侧加工以移除其基板。电路系统已经在有源层103中被生成，其包括n型有源器件(诸如NMOS 900)和p型有源器件(诸如PMOS 901)。另外，应变引发层902存在于绝缘体层102的背部上。
图9中解说的配置与用于在半导体器件中引发应变的典型办法相比具有某些有利特性。器件中的应力在其产生益处的同时能够导致各种问题，诸如晶片翘曲，因此期望使半导体结构中引发的应力的总量保持受限且目标尽可能具体。由于应变引发层的效力随着要受应变的区域与应变区域之间的距离减小而增大，因此通过将应变引发层放置得尽可能靠近有源器件的沟道，半导体中引发的总应变受到限制而同时达成相同的有益沟道应变。从顶部加工制造办法的观点来看，这是有问题的，因为最低层通常必须被首先沉积。由此，应变引发层通常被沉积在FET器件栅极之上，并且因此位于距沟道有相当大的距离处。同样，应变层中的非平面性通过栅极的图案化被引入，从而使得应变引发层的效果取决于几何效果，诸如FET器件的长度和宽度。另外，半导体器件在应变层沉积之后经历涉及摄氏600-1050度范围中的极度高温的进一步加工步骤。这一必要性对半导体器件具有两个弱化效应。第一，由应变引发层引发的应变在高温退火期间可以被减小，这与应变引发层的总目的相反。第二，应变引发层可导致有源层的塑性形变和晶片翘曲，这可导致硅晶体缺陷，诸如产生滑动和错位，而这将显著地降低所得器件的电性能和良品率。相反，根据本发明使用背侧加工来沉积应变引发层允许在有源层已被完全加工之后应变引发层被沉积得与有源器件的沟道紧密接触，从而避免与早期阶段引入应力相关联的问题。
在本发明的特定实施例中，应变引发层使用光刻工艺或允许应变引发层的图案化沉积的其他制造方法被施加，诸如下文参考图11讨论的那些方法。图9解说了一特定实施例，其中应变引发层902已经被图案化以包括拉伸应变层903和压缩应变层904。在本发明的特定实施例中，应变引发层902的这两个部分可以使用具有对有源层103产生拉伸或压缩应变的趋势的不同材料来形成。可引发拉伸应变的材料包括氮化硅和氮化铝。可引发压缩应变的材料包括氮化硅、氮化铝和类金刚石碳。取决于材料被沉积所处的条件，相同的材料可引发压缩或拉伸应变。在本发明的特定实施例中，应变引发层902的这两个部分可通过在不同条件下沉积相同材料来形成。若干材料可以被施加，其中材料的应变引发特性能够通过调节沉积条件来控制。例如，在不同条件下使用化学气相沉积来沉积的氮化硅或氮化铝可产生拉伸或压缩应变。在本发明的特定实施例中，拉伸应变层903可以被沉积在SOI结构中具有n型有源器件(诸如NMOS 900)的区域上，而压缩应变层904可以被沉积在SOI结构中具有p型有源器件(诸如PMOS 901)的区域上。藉此，这两个器件的载流子迁移率能够被有效增强。
在本发明的特定实施例中，在背侧加工期间，均匀应变引发层被施加到SOI结构的底部。在其中特定载流子类型的有源器件主导有源层103中的电路系统的情景中，这些实施例是特别有用的。例如，如果有源电路层103中的有源器件被NMOS晶体管主导，则均匀拉伸应变层可被施加到SOI结构的背侧。藉此，NMOS晶体管将被增强，并且任何PMOS晶体管中的载流子的迁移率的潜在弱化更改将被多得多的NMOS晶体管的增强所提供的益处所超过。
在本发明的特定实施例中，一个或数个应变引发层被直接施加到有源层103的背部。这通过在应变引发层902被沉积之前移除绝缘体层102的附加背侧加工步骤来达成。这些实施例都有允许应变引发层在半导体器件加工序列中的稍晚阶段进行沉积的有益特性。然而，在这些实施例中，应变引发层甚至更靠近有源层103。因此，需要的总应力较少，这能够增强所得半导体器件的电特性和良品率，同时仍然增强其有源器件的沟道中的电荷载流子的迁移率。在本发明的特定实施例中，当应变引发层902被直接沉积在有源层103上时，应变引发层902包括电绝缘材料以保留SOI结构的有益特性。既引发应变又能够用作电绝缘体的材料包括氮化硅、氮化铝、碳化硅、以及类金刚石碳。
在本发明的特定实施例中，不同图案被施加以在有源层103中引发应变。这些图案能够在与电荷载流子流动平行或垂直的方向上创建双轴应变或单轴应变。这些图案能够通过施加如上所述的多个至少部分垂直同延的应变引发层来形成。同样地，这些图案能够通过施加如上所述的沉积在挖出绝缘体区域中的应变引发层来形成。能够引发拉伸或压缩应变的各种图案能够参考图10来描述。栅极1000被应变引发层1001包围。如果应变引发层1001是拉伸应力引发层，则这一图案将在栅极1000之下的沟道中产生双轴拉伸应变。如果应变引发层1001是压缩应变引发层，则这一图案将在栅极1000之下的沟道中产生双轴压缩应变。栅极1010被应变引发层1011包围。栅极1010具有大的宽长比。由此，应变引发层1011的施加将在栅极1010之下的沟道中引发与通过该沟道的电荷载流子流动平行的主导单轴应变，并且该主导单轴应变基于应变引发层1011对应地是压缩的还是拉伸的而为压缩的或拉伸的。栅极1020在应变引发层1021之上。这一图案将在栅极1020之下的沟道中引发与通过该沟道的电荷载流子的流动相垂直的主导单轴应变，该主导单轴应变随着应变引发层1021分别相应地是压缩的或拉伸的而为压缩的或拉伸的。最后，栅极1030被应变引发层1031包围。这一图案的效果将是在相同类型的材料被用于应变引发层1031和1011时创建层1011所会引发的相反应变。例如，如果应变引发层1031是引发拉伸的，则压缩应变将在栅极1030之下的沟道中被引发。同样地，如果应变引发层1031是压缩的，则拉伸应变将在栅极1030之下的沟道中被引发。
根据本发明的一种SOI结构可以参考图11来描述。图11解说了一种包括有源层103的SOI结构，其中绝缘体层102已经根据特定图案被移除以形成挖出绝缘体区域300，并且在有源层103中产生期望的应力分布。在本发明的特定实施例中，拉伸和压缩应变两者能够通过将相同材料用于所有应变引发层902而在有源层103中被引发。如先前参考图10所描述的，相同材料可被用于应变引发层1011和1031以在栅极1010和1030之下的沟道中引发相反类型的应变。如图11中所解说的，挖出绝缘体区域300能够暴露n型有源器件(诸如NMOS900)的沟道，并且围绕p型有源器件(诸如PMOS 901)被图案化。在此情形中，应变引发层902可以是均匀拉伸应变引发层，其将与挖出绝缘体区域300的图案联用来增强NMOS900中的电子以及PMOS 901中的空穴两者的迁移率。在本发明的特定实施例中，图案的极性以及被沉积材料的应变类型与先前实施例相比被交换，并且将会得到相同的双重增强效果。
在本发明的特定实施例中，挖出绝缘体区域300能够被形成为仅暴露有源层103中的有源器件的子集。例如，挖出绝缘体区域300在仅暴露n型器件(诸如NMOS 900)的沟道的图案中被移除，并且拉伸应变引发层接着被沉积在SOI结构的背部上。同样地，在本发明的特定实施例中，图案的极性以及被沉积材料的应变类型与先前实施例相比可被交换。在本发明的特定实施例中，在剩余绝缘体区域底下的应变引发层能够通过蚀刻规程被移除。尽管在这些实施例中仅一种类型的器件将受应变，但这仍会导致有利性能，尤其在性能更多地取决于某种类型的半导体材料的设计中。
在本发明的特定实施例中，与SOI结构的背侧相接触引发有源器件中的应变的材料也可用作散热层。由此，本说明书的第一章节中的任何散热层能够用附加地引发应变的层来替代。另外，这一实施例与其中应变引发层被图案化以与热源(诸如有源器件的沟道)相接触的那些实施例的组合产生有利的结果。在一特定实施例中，应变引发层将被沉积在有源器件的沟道上，并且将用作应变和散热层两者，并且它还将按照标准绝缘体层针对SOI器件所做的那样的方式来隔离该器件。能够通过呈电隔离、导热、以及应变引发来提供所有这些有利特性的材料包括氮化铝、碳化硅、以及类金刚石碳。在本发明的特定实施例中，绝缘体层102能够被完全移除并且用经图案化散热层来替换，该经图案化散热层能够散热而同时为应变引发层提供图案，如参考图10所描述的。
根据本发明的产生集成电路的方法可以参考图12来描述。在步骤1200，使用背侧加工将基板从SOI结构的背部移除。在本发明的特定实施例中，SOI结构已经经历了显著加工，以使得该SOI结构的有源层中的电路系统近乎完成。步骤1200中用于基板移除的方法与参考图7中的步骤703提及的那些相同。在本发明的特定实施例中，步骤1200之后是在步骤1203中将应变引发层沉积在SOI结构的背侧上。被沉积的应变引发层能够通过喷溅、化学气相沉积、或任何其他方法被沉积在SOI层的整个背部表面上。应变引发层可以引发压缩或拉伸应变。同样，被沉积的层能够使用光刻或某一其他方法被图案化以在步骤1203中在一个部分中沉积第一应变层接着在步骤1205中沉积另一应变层。在此情形中，多部分应变引发层将被形成，其将被形成为可具有拉伸引发部分和压缩引发部分。在本发明的特定实施例中，此多部分应变引发层实际上能够在步骤1203和1205中使用相同材料结合针对这两个步骤中的每一者的不同加工条件来形成。如上所述，诸如氮化硅等的材料取决于它们被施加所处的条件来施加拉伸或压缩应力。
在本发明的特定实施例中，步骤1200中基板材料的移除之后是在步骤1201中绝缘体材料的移除。这一移除可涉及参考图7中的步骤704讨论的任何方法。在本发明的特定实施例中，步骤1201之后可以是在步骤1202中沉积散热层。这一沉积可涉及参考图7中的步骤705和706讨论的任何方法。在本发明的特定实施例中，步骤1201之后可以替代地是在步骤1203中沉积应变引发层。在其中应变引发层和散热层是同一个的本发明特定实施例中，在这两个步骤之间将没有区别。在本发明的特定实施例中，步骤1201中的绝缘体层移除可从SOI结构的背部完全移除绝缘体材料。如果这一步骤之后是应变层的沉积1203，则所得的SOI结构将包括直接沉积在有源层的背部上的应变层。
在本发明的特定实施例中，步骤1201中的绝缘体层移除可如上所述地移除某些图案中的绝缘体材料。这之后可以是步骤1203中应变层的沉积，以使得该应变层被沉积在步骤1201中形成的挖出绝缘体区域中。例如，绝缘体材料能够仅在电路中应变旨在被引发的那些部分下被移除，诸如仅在n型器件下被移除。在此情形中，应变引发层将是拉伸的，并且仅n型器件将是受应变有益的而p型器件被留在标称状态。作为另一示例，绝缘体材料在n型器件沟道下以及在p型器件沟道下的对应负图案中可以被留下，以使得单个应变引发层能够按所需在有源层上产生拉伸和压缩应变两者。步骤1201中绝缘体材料的经图案化移除之后还可以是按顺序的步骤1203和1205以在挖出绝缘体区域的不同部分中沉积不同种类的应变引发层，如上所述。
在本发明的特定实施例中，步骤1203中应变引发层在SOI结构的背侧上的沉积之后是在步骤1204中的所沉积应变引发层的各部分的经图案化移除。这一步骤将因此形成挖出应变层区域。在步骤1205，第二应变层被沉积在SOI结构的背侧上。结果，这一第二应变层将填充到挖出应变层区域中。在步骤1206，未填充挖出应变层区域的附加应变层能够被移除以形成SOI结构的平整的背表面。这一办法与其他实施例相比具有某些有利方面，因为步骤1204中仅应变层的移除需要被图案化。步骤1206中第二应变层的移除可涉及机械研磨至一均匀水平或者受对第一和第二应变层的化学组成的差异辅助的受控蚀刻。另外，应变引发层的实际沉积在步骤1203和1205两者中可以是统一的。考虑某些形式的沉积(诸如化学气相沉积)并不总是宜于细节的光刻图案化这一事实，这一办法是有利的，因为它能够以更高效的方式来达成细节图案化。
背侧应变引发层拓扑结构
应变层与有源层103中的器件的相对配置影响器件性能。先前注意到，应变层的效力随着应变层与有源层的临近度而增加，使得在层转移之后将应变层置于晶片的背侧上提供了优于其中应变层从顶侧被叠加在有源器件上方的办法的显著益处。然而，应变层、在其上沉积应变层的图案、以及有源层之间的相互作用不只是受到有源层与应变层的临近度的影响，而且还受到此外众多多种其他因素的影响。
由于以上公开的焦点在于应变层、图案与有源层之间的关系，因此提供图案的材料将被称为“经图案化层”，而不管该层可能由多个物理材料层形成并且可以使用上述任何方法来形成这一事实。例如，如上所述，最终背侧应变层能够被沉积在本身被沉积在绝缘体层102的背部上的经图案化层上，在绝缘体层102已经被移除之后被沉积在被直接沉积在有源层103的背部上的经图案化层上，或者在绝缘体层102已经被图案化或打薄之后被沉积在绝缘体层102的背部上。经图案化层可以是相对于有源层的任何恰适的厚度、宽度、或对齐。在其中经图案化层包括沉积在器件背侧上的附加材料的情景中，该附加材料可以是半导体、金属、或绝缘体材料。作为另一具体示例，经图案化层可以使用在共同受让的美国专利申请序列号S/N.14/453,595中描述的方法来形成，该申请通过援引被纳入。
对图案层的配置和组成的关系以及有源器件中引发的应变的以下讨论如可能恰适地那样适用于上文参考图9-12讨论的任何图案以及应变层。具体地，经图案化层可以与有源层中的有源器件的沟道对齐，并且能够具有任一极性(即，正图案可具有存在于栅极指之下的对齐图案结构，而负图案可具有存在于除了栅极之下的任何位置的图案)。应变层可以是均匀的或经图案化的，可以是任何恰适的厚度，用电介质材料来制造，并且可具有压缩(负)或拉伸(正)固有应力。对于n型器件，正图案可以与拉伸应变层一起使用或者负图案可以与压缩应变层一起使用。对于p型器件，负图案可以与负应变层一起使用或正图案可以与正应变层一起使用。作为另一特定示例，经图案化层可以是在埋藏绝缘体被打薄之后被沉积在原始SOI晶片的背侧上的绝缘体材料层。这一办法的益处将会是，原始绝缘体能够在器件的专用沟道区域之下被保持在原地，而同时应变层仍然能够被放置得足够邻近有源区域。应变层的效力在此类情景中随埋藏氧化物的厚度而对数性地降低。这一关系对于10nm-5um范围内的埋藏绝缘体厚度而言都是成立的。在其中埋藏绝缘体被留在原地并且经图案化层被形成在埋藏绝缘体层的背部上的情景中，一般期望确保埋藏绝缘体的厚底小于1um。
将有用于描述应变层图案与有源层的关系的附加规范可以参考图13中的半导体结构横截面1300来描述。横截面1300包括对应于先前附图中的有源层103的有源层1301。然而，有源层1301被反转，因为晶片正在经历背侧处理。由此，在此类加工被执行时，未被示出的操作柄晶片将位于有源层中与背侧相对的那侧上。有源层1301与经图案化层1302的图案区域中与经图案化层1302接触以及在经图案化层1302的挖出区域中与应变层1303接触。应变层1303位于挖出区域中以及经图案化区域上。
有源层1301在横截面1300中的显著特征是有源器件1304。有源器件1304可以是场效应晶体管。沟道区域1306可以侧面邻接源极和漏极，如图所示。值得注意的是，经图案化层1302的部分1305保持在有源器件1304的沟道区域1306上方原地，以使得沟道区域完全位于经图案化区域的横向范围内。沟道区域1306可以延伸进入以及延伸出横截面1300的平面，并且可以是多指晶体管中的单指。每一指的横截面可以由横截面1300表示。在此情景中，经图案化层1302上覆有沿诸指具有相同位置、长度以及间隔的晶体管的栅极。经图案化层1302的图案可以被反相，以使得经图案化层1302的挖出区域仍然包含经图案化层材料并且诸如被部分1305占据的区域将被挖出。如上所述，此类办法将允许以相同类型的应变层材料1303使相反的应变极性被在有源器件1304上被施加。
图13以有用于描述经图案化层1302与有源层1301的关系的若干尺寸来标记。横截面1300与有源器件1304的宽度成法向，以使得尺寸1307定义晶体管沟道的长度。尺寸1308定义经图案化层的厚度，也可被称为该图案的高度。经图案化层高度等于挖出区域的深度。尺寸1309定义应变层的厚度。应变层1303具有与经图案化层1302相接触的前表面、以及后表面。应变层1303的厚度等于后表面与前表面之间的最小距离。尺寸1310定义经图案化层1302的部分1305延伸超过沟道1306的长度的距离。如所解说的，这一尺寸一般不大于源极或漏极的横向范围，以使得源极和漏极各自仅部分地位于经图案化区域1302的横向范围内。为了更一般化地覆盖其中图案为横截面1300中示出的负图案的情景，尺寸1310可定义图案中的两个沟道局部化转变与沟道长度之间的距离的一半。尺寸1311帮助定义局部挖出区域延伸超过有源器件1304周界的并且从沟道中心测得的距离。尺寸1311对于其中图案是横截面1300中示出的负图案的情景而言是不相关的，因为不管图案的极性如何，挖出区域将不会延伸超过经图案化层1302中所解说的外部边界。
尺寸1310就应变层1303与传递到有源器件1304的应变程度的相互作用而言是尤其重要的。在经图案化层1302的图案从挖出转变到经图案化部分的点处发生的边缘效应极大地减小了应变层1303在有源层1301中引发的应变。因此，图案转变的点需要被保持在沟道区域1306之外，并且尺寸1310应该为非零。然而，将这些边缘效应置于沟道区域1306之外的益处随着尺寸1310的增加渐近地减小。另外，太多地增大尺寸1310会使经图案化层和应变层的任何各定组合施加的应变扩散到器件的沟道以及器件的源极和漏极区域两者。尽管能有益地影响沟道的应变在其被施加到器件的源极和漏极时在局部化水平上不具有任何主要有害效应，但晶片中的总应变仍然会导致特定问题，以使得通常期望存在对沟道的更具体的应变施加。因此，建议使尺寸1310最小化到合理水平，诸如0.25um。
图14和15显示了被经图案化层1302和应变层1303施加到有源器件1304的应变的仿真结果。被仿真的特定图案在横截面1300中示出，其中图案层部分1305与有源器件1304的沟道1306对齐。通过将有源层建模为硅、将经图案化层建模为二氧化硅、并且应变层的各个材料包括应变氮化硅来执行仿真。操作柄基板为200um厚以及100mm宽的量级。有源层的扩散区域为70nm厚以及与操作柄一样宽。原始埋藏绝缘体厚度为100nm。使用具有相同量级尺寸的类似材料来执行各种其他仿真，并且观察到相同的大体关系。图14和15两者包括三个分开的横截面应变图以及一组x和y轴。三个分开的横截面应变图示各自在相应轴中绘制的线上解说了各个点。
图14包括三个横截面以解说图案高度对沟道1306中引发的应变的效果。横截面1400解说了具有0.05um厚度的相对薄的图案高度。横截面1401解说了0.2um的中等图案高度。横截面1401解说了0.5um的相对大的图案高度。图表1403具有以微米为单元绘制图案高度的x轴1404以及绘制应变层中每1千兆帕(GPa)应力在沟道1306中的单轴应变的y轴1405。每一横截面表现为图表1403上的一个点。值得注意的是，应变针对图案高度的增大而快速增大直到约200nm，接着变平并且甚至随着高度增大略微下沉。这一效果由经图案化层和应变层的几何形状导致。如果图案不够高，则在沟道上的应变层的效应与其对于位于沟道外部的有源层的区域上的效应之间不存在足够的增量。这通过横截面1400和1401中应变图的比较显而易见，其中应变在横截面1401的沟道1306中显著更高。然而，在某一高度，经图案化层将沟道从应变层完全屏蔽开并且藉此使沟道与周围区域之间的增量最大化的能力被耗尽。这从横截面1401与1402中的应变图的比较中是显而易见的。
图15包括三个横截面以解说应变层厚度对沟道1306中引发的应变的效果。在每一横截面中，经图案化层高度被设置为200nm。横截面1500解说了具有应变层厚度为20nm的沟道1306中的应变。横截面1501解说了具有应变层厚度为150nm的沟道1306中的应变。横截面1502解说了具有应变层厚度为300nm的沟道1306中的应变。图表1503具有以微米为单元绘制应变层厚度的x轴1504、以及绘制应变层中每1GPa应力在沟道1306中的单轴应变的y轴1505。值得注意的是，沟道中的应变针对增大的应变层厚度快速增大直到约0.1微米，并且接着在0.1到0.25um范围中的某一处达到最大值。该曲线上升接着下降的原因是因为两个互相对抗的因素同时作用。第一因素是与应变层对有源层施加力的能力有关的材料因素。如果该层太薄，则在组成上无法对有源层施加显著的力，因为该膜能够从其应力施加的力与其高度直接成比例。这一效果由横截面1500和1501的比较解说，其中在横截面1500中沟道没有受应变，但在横截面1501中沟道显著受应变。然而，如果该层太厚，则几何效果作用于与应变层的增加的力相抵销，因为应变层本身在经图案化层上的拱中而非在经图案化层本身中吸收应变层的应力。
图15中最大值发生在约0.2微米左右这一事实并非是巧合。如所陈述的，这些仿真中的图案层高度也是0.2微米。尽管图案层高度与应变层厚度的一对一比并非在每一仿真中均提供每应力绝对最大单轴应变，但一对一比一般来说足够接近其可被施加以达成具有合理确定性的有益结果的最大值。图案层高度与应变层厚度的比在处于0.75到1.5的范围中时表现为产生有益结果。如果所有其他考量都相等，则可以使用等于1的比来为针对应变层中的应力的沟道中的目标最大单轴应变提供最大保护带。
图16显示了在横截面1300中示出的半导体结构的平面视图1600。图16还包括具有以微米为单元绘制经图案化层的边界区域之间的间隔的x轴1604以及绘制应变层中每1GPa应力在沟道1306中的单轴应变的y轴1605的图表1601。该平面视图是从下往上的视角示出该结构的背侧。然而，平面视图1600并未示出边界区域1603之间的应变层或图案层，以使得沟道区域1306沿源极和漏极区域可见。该平面视图也没有示出经图案化层中会覆盖沟道的那部分，但代之以示出了经图案化区域1603中从沟道区域1306的区域后退的边界。来自横截面1300的尺寸1311被示出以指示图案边界区域1603与沟道1306中心之间的距离。经图案化层与有源器件之间的间隔被区域1602示出。x轴604绘制了等于尺寸1311针对其中图案层开口关于沟道对称的器件所示出的距离的两倍的尺寸。
如图表1601所示，增大尺寸1311提供了传递到有源器件1304的沟道1306的应变程度的显著增大，直到在器件的任一侧上约25um。值得注意的是，这一效果取决于沟道长度，并且用于生成图表1601的仿真采用了长度小于1um的器件。随着尺寸1311被增大，存在其中应变层能够在有源器件1304中被图案化层覆盖的部分与未被覆盖的部分之间施加不同的力的更多面积。结果，有源器件中的应变增大。然而，在某一点之后，这一效果本身耗尽，因为尺寸1311的增大具有在物理上太远离沟道1306从而无法更改其中的应变的效果。同样，尺寸1311无法被无限地增大而不对半导体结构整体具有有害的影响。在某一点处，应变层的效果将具有晶片范围的效果，并且可能开始导致整个晶片中的弯曲，这可导致半导体器件整体的严重缺陷。在特定办法中，另一应变层可被添加到器件的背侧以用作对抗应变层。对抗应变层可以对有源层施加与应变层相比相反的应力，以抵消全局的晶片应变，而同时使应变层的效力维持在局部化水平上。无论如何，在一开始就限制尺寸1311以阻止全局化晶片应变逼近有问题的程度是有益的。
用于生成图表1601的仿真示出沟道1306长度与尺寸1311之间10倍关系因子作为增加尺寸1311的优点显著降低的点。因此，在一些实施例中，对于小于1um的沟道长度，尺寸1311应当大于10um以充分捕捉沟道中引发的应变的益处。然而，尺寸1311应当被保持接近10um以阻止晶片范围的翘曲。
图17包含了与如上所述类似的仿真的结果的图表1700以解说由于埋藏绝缘体层的厚度引起的引发应变的对数性下降。在图表1700中，x轴1701以纳米为单位提供埋藏绝缘体层的厚度，而y轴1702提供应变层中每1GPa应力在沟道1306中的单轴应变。仿真是以经图案化铝层以及沉积在埋藏绝缘体背侧上的氮化硅的受应变层来运行的。然而，如上所提及的，埋藏绝缘体本身能够用作如参考图13-16所描述的经图案化层。
尽管已经相对于其中的特定实施例来主要地讨论本发明的实施例，但是其他变型也是可能的。所描述的系统的各种配置可被用于替代或者补充本文中呈现的配置。例如，尽管各器件常常参考硅基板和氧化物绝缘体层来进行讨论，但本发明将作用于任何形式的绝缘体上覆半导体晶片、结构或器件。例如，本发明将与蓝宝石上覆硅结构相组合地来操作。另外，本发明能够使用任何形式的技术来对电路系统进行作用和操作，这些技术诸如CMOS、双极、BiCMOS、SiGe、Ga、As、InGaAs、GaN、以及任何其他形式的半导体技术或复合半导体技术。如上所提及的，绝缘体层不必被完全移除。绝缘体层可以被保持完好，并且散热层、应变层或经图案化层接着可被布置在绝缘体层的表面上。另外，整个绝缘体层可以被打薄而非被完全移除，或者挖出绝缘体区域可以被形成，其包含残余被打薄的绝缘体层。另外，多个应变层和图案层可以被置于器件的背侧上以创建不同的应变图案和/或抵消较低层中引发的应变以限制全局应变的效果。另外，可能存在被置于本文提及的那些层之间的附加材料层。半导体加工是极其详细的领域，并且各个层仅仅在它们对于描述本发明而言是绝对必要的情况下才在本文中被提及以避免混淆。例如，可能存在布置在有源层上的钝化层以阻止电路系统与其环境进行反应。另外，诸如在描述有源层或绝缘体层时对单词“层”的使用并不排除此类层由超过一种材料组成。例如，除了在SOI结构的整个有源层之下的二氧化硅绝缘体以外，在有源电路系统中的金属线之下还可能存在玻璃层或某种其他绝缘体层。然而，术语绝缘体层可覆盖玻璃和二氧化硅绝缘体的整个结构。
本领域技术人员将领会，前面的描述仅作为示例，而并非旨在限定本发明。本公开中的任何内容都不应该指示发明是限定于要求半导体加工或集成电路的特定形式的系统的。各种功能可以按需由硬件或软件来执行。一般而言，所呈现的任何示图仅仅旨在指示一个可能的配置，并且很多变形是可能的。本领域技术人员还将领会，根据本发明的方法和系统适用于在涵盖与从电子或光子器件散热有关的任何内容的宽广范围中使用。
尽管已经参考本发明的具体实施例详细描述了本说明书，但是应领会，本领域技术人员在理解了上述内容之后，可以容易地想到这些实施例的变更、变型或等效方案。对本发明的这些及其他修改和变型可由本领域技术人员实践，而不脱离本发明的精神和范围，这在所附权利要求中更加具体地进行了阐述。

Claims (20)

1.一种绝缘体上覆半导体(SOI)结构，包括：
经图案化层，形成在SOI结构的绝缘材料中，所述经图案化层包括挖出区域和图案区域；
应变层，位于所述经图案化层之下以及所述挖出区域中以及所述图案区域上；
有源层，位于所述应变层和所述经图案化层之上；
场效应晶体管，形成在所述有源层中，其中所述场效应晶体管包括源极、漏极和沟道；以及
操作柄层，位于所述有源层之上；
其中所述沟道完全位于所述图案区域的横向范围内；
其中所述源极和所述漏极各自仅部分地位于所述图案区域的横向范围内，其中所述图案化层延伸超过所述沟道长度的距离被设置为非零；以及
其中所述应变层更改所述沟道的载流子迁移率。
2.如权利要求1所述的绝缘体上覆半导体结构，其特征在于：
所述经图案化层具有等于所述挖出区域的深度的高度；所述应变层具有与所述经图案化层相接触的前表面、以及背表面；
所述应变层具有等于所述背表面与所述前表面之间的距离的厚度；以及
所述经图案化层的高度与所述应变层的厚度之比在0.75到1.5的范围内。
3.如权利要求2所述的绝缘体上覆半导体结构，其特征在于，进一步包括：
所述绝缘体上覆半导体结构的与所述经图案化层和所述有源层两者相接触的埋藏绝缘体；
其中所述埋藏绝缘体的厚度小于1微米；以及
其中所述经图案化层被形成在所述埋藏绝缘体上。
4.如权利要求1所述的绝缘体上覆半导体结构，其特征在于，进一步包括：
所述挖出区域的从所述源极以下横向延伸超过所述场效应晶体管的周界的一部分；
其中所述挖出区域的该部分在远离所述沟道的方向上的横向尺寸大于所述沟道的长度达10倍因子。
5.如权利要求4所述的绝缘体上覆半导体结构，其特征在于：
所述场效应晶体管的沟道的长度小于1微米；以及
所述挖出区域的该部分的横向尺寸大于10微米。
6.如权利要求1所述的绝缘体上覆半导体结构，其特征在于，进一步包括：
所述绝缘体上覆半导体结构的埋藏绝缘体，其中所述埋藏绝缘体是所述经图案化层。
7.如权利要求6所述的绝缘体上覆半导体结构，其特征在于，进一步包括：
形成在所述应变层的背侧上的对抗应变层；
其中所述对抗应变层对所述有源层施加与所述应变层相比相反的应力。
8.一种半导体结构，包括：
有源层，接合到操作柄层，其中所述操作柄层在所述有源层的第一侧上；
由绝缘材料组成的经图案化层，在所述有源层的第二侧上，其中所述经图案化层包括挖出区域和图案区域；以及
应变层，位于所述图案区域上以及所述挖出区域中，其中所述应变层在所述有源层中的器件上展现应变；
其中所述器件是具有源极、漏极和沟道的场效应晶体管，所述沟道在所述源极和所述漏极之间；以及
其中所述图案区域在横向上至少完全涵盖所述沟道并且仅部分涵盖所述源极和所述漏极，其中所述图案化层延伸超过所述沟道长度的距离被设置为非零。
9.如权利要求8所述的半导体结构，其特征在于：
所述经图案化层具有等于所述挖出区域的深度的高度；
所述应变层具有与所述经图案化层相接触的前表面、以及背表面；所述应变层具有等于所述背表面与所述前表面之间的距离的厚度；以及
所述经图案化层的高度与所述应变层的厚度之比在0.75到1.5的范围内。
10.如权利要求9所述的半导体结构，其特征在于：所述比为1。
11.如权利要求8所述的半导体结构，其特征在于，进一步包括：
所述挖出区域的从所述图案区域中部分涵盖所述源极的一部分横向延伸以超过所述器件的周界的一部分；
其中所述挖出区域的该部分在与所述沟道宽度成法向并且远离所述沟道的方向上的横向尺寸大于所述沟道的长度达10倍因子。
12.如权利要求11所述的半导体结构，其特征在于：
所述器件的沟道的长度小于1微米；以及
所述挖出区域的该部分的横向尺寸大于10微米。
13.如权利要求8所述的半导体结构，其特征在于，进一步包括：
其上形成所述有源层的埋藏绝缘体；
其中所述埋藏绝缘体是所述经图案化层。
14.如权利要求8所述的半导体结构，其特征在于：
所述源极的位于图案区域的横向范围内的一部分在远离所述沟道的方向上具有第一横向尺寸；
所述第一横向尺寸大于所述沟道的长度。
15.一种半导体结构，包括：蚀刻出的经图案化层，形成在半导体结构的背侧上；
应变层，形成在所述蚀刻出的经图案化层上的绝缘层中；
操作柄层，接合到所述半导体结构的前侧；
有源层，位于所述经图案化层与所述操作柄层之间；以及
场效应晶体管，形成在所述有源层中，其中所述场效应晶体管包括有源区域；
其中所述场效应晶体管包括沟道；
其中所述蚀刻出的经图案化层的一部分具有大于所述沟道的横向范围的横向范围，其中所述图案化层延伸超过所述沟道长度的距离被设置为非零；
其中所述场效应晶体管具有超出所述部分的横向范围；以及
其中所述应变层与所述有源区域相接触。
16.如权利要求15所述的半导体结构，其特征在于：所述蚀刻出的经图案化层具有蚀刻深度；
所述应变层具有应变层宽度；以及
所述蚀刻深度与所述应变层宽度之比在0.75到1.5的范围内。
17.如权利要求15所述的半导体结构，其特征在于，进一步包括：
所述蚀刻出的经图案化层的毗连蚀刻区域延伸远离所述部分以超过所述场效应晶体管的周界；
其中所述毗连蚀刻区域沿与所述沟道长度平行的方向测得的尺寸大于所述沟道长度达10倍因子。
18.如权利要求17所述的半导体结构，其特征在于，进一步包括，所述沟道长度小于1微米；以及
所述毗连蚀刻区域的尺寸大于10微米。
19.如权利要求15所述的半导体结构，其特征在于，进一步包括：
所述有源区域的在所述沟道的横向范围之外但在所述部分的横向范围之内的部分，在远离所述沟道并且与所述沟道宽度相垂直的方向上具有第一横向尺寸；以及
所述第一横向尺寸大于所述沟道的长度。
20.如权利要求15所述的半导体结构，其特征在于，进一步包括：
与所述有源层和所述应变层相接触的埋藏绝缘体层；
其中所述埋藏绝缘体层是所述经图案化层；
其中所述埋藏绝缘体层是二氧化硅；以及
其中所述应变层是氮化硅。
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