JPS62291165A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62291165A JPS62291165A JP13663186A JP13663186A JPS62291165A JP S62291165 A JPS62291165 A JP S62291165A JP 13663186 A JP13663186 A JP 13663186A JP 13663186 A JP13663186 A JP 13663186A JP S62291165 A JPS62291165 A JP S62291165A
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- 239000000758 substrate Substances 0.000 claims description 8
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- 229910052710 silicon Inorganic materials 0.000 description 6
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は半導体装置に関し、＊に、０ＭＯ８トランジス
タとバイポーラトランジスタを共存させた半導体装置に
関する。
タとバイポーラトランジスタを共存させた半導体装置に
関する。
従来の０ＭＯ８トランジスタとバイポーラトランジスタ
を共存させた半導体装置（以下Ｂｉ−ＣＭＯ８ＬＳＩと
いう）に於いては、第２図に示すように、ＮＰＮバイポ
ーラトランジスタ’Ｉ’ Ｒ３’及びＰチャネルＭＯ８
トランジスタＴｌ（２’をＮ型エピタキシャル層５上に
形成し、ＮチャネルＭＯＳトランジスタＴＲ，１’をＰ
ウェル領域４上に形成していた。
を共存させた半導体装置（以下Ｂｉ−ＣＭＯ８ＬＳＩと
いう）に於いては、第２図に示すように、ＮＰＮバイポ
ーラトランジスタ’Ｉ’ Ｒ３’及びＰチャネルＭＯ８
トランジスタＴｌ（２’をＮ型エピタキシャル層５上に
形成し、ＮチャネルＭＯＳトランジスタＴＲ，１’をＰ
ウェル領域４上に形成していた。
上述した従来のＢｉ−０ＭＯ８ＬＳＩに於いては。
高ｇｍのＭＯＳトランジスタを得るためには、第２図に
示したように、ＭＯＳトランジスタのゲート酸化膜６の
厚さを５００λ以下とし、この条件の下で１例えばＮチ
ャネルＭＯＳトランジスタＴ Ｒ１’のしきい電圧を１
ｖ以下とするためには、Ｐウェル領域４の不純物濃度を
Ｉ×１０ ｃｌｌＬ 程度に設定する必要がある。
示したように、ＭＯＳトランジスタのゲート酸化膜６の
厚さを５００λ以下とし、この条件の下で１例えばＮチ
ャネルＭＯＳトランジスタＴ Ｒ１’のしきい電圧を１
ｖ以下とするためには、Ｐウェル領域４の不純物濃度を
Ｉ×１０ ｃｌｌＬ 程度に設定する必要がある。
このＰウェル領域４を安定かつ再現性よく形成するため
には、Ｎ型エピタキシャル層５の不純物濃度としては１
〜３ Ｘ １０１ｓ（ｍ−３の低濃度が適当とさ７″１
２ていた。Ｎ型エピタキシャル層濃度としてこれ以上の
もの夕月いた場合、Ｎ型不純物であるリンが、シリコン
とフィールド酸化膜界面に蓄積して、例えばＰウェル領
域４０表面反転現象を誘起する恐れがあった。
には、Ｎ型エピタキシャル層５の不純物濃度としては１
〜３ Ｘ １０１ｓ（ｍ−３の低濃度が適当とさ７″１
２ていた。Ｎ型エピタキシャル層濃度としてこれ以上の
もの夕月いた場合、Ｎ型不純物であるリンが、シリコン
とフィールド酸化膜界面に蓄積して、例えばＰウェル領
域４０表面反転現象を誘起する恐れがあった。
一方、Ｎ型エピタキシャル層５の濃度として。
上述のような１〜３ Ｘ １０１５ｃｍ−３を用いた場
合。
合。
ＮＰＮバイポーラトランジスタＴ几３′については。
（１） ベース、コレクタ接合部分の空乏層の拡がン
ジスタの高速スイッチグ動作は期待できない。
ジスタの高速スイッチグ動作は期待できない。
（２） コレクタ抵抗が大きくなるため、高速スイッ
チング動作が期待できない。
チング動作が期待できない。
という欠点があった。またＰチャンネルＭＯＳトランジ
スタＴ Ｒ２’については。
スタＴ Ｒ２’については。
（３） ソース・ドレイン７部分からＮ型エピタキシ
ャル層５内への空乏層の拡がりが大きくなるためにＰチ
ャネルＭＯ８トランジスタＴＲ２’のショートチャンネ
ル化が困難である。
ャル層５内への空乏層の拡がりが大きくなるためにＰチ
ャネルＭＯ８トランジスタＴＲ２’のショートチャンネ
ル化が困難である。
という欠点があった。
上述の（１）〜（３）の欠点は特に高速ディジタル回路
をＢｉ−０ＭＯ８Ｌ８Ｉにて実現しようとする際に大き
な問題である。
をＢｉ−０ＭＯ８Ｌ８Ｉにて実現しようとする際に大き
な問題である。
本発明の目的は、高速スイッチング動作が可能なバイポ
ーラトランジスタとショートチャネル化されたＭＯＳト
ランジスタとを有する半導体装置を提供することにある
。
ーラトランジスタとショートチャネル化されたＭＯＳト
ランジスタとを有する半導体装置を提供することにある
。
本発明の半導体装置は、第１導′亀型半導体基板上に投
げられた第２導電型エピタキシャル層上に第１導電型及
び第２導電型のウェル領域を形成し、第１導電型ウェル
領域内に第２導電型極性のＭＯＳトランジスタを、また
第２導電型ウェル領域内にバイポーラトランジスタ及び
第１導電型極性のＭＯＳ トランジスタをそれぞれ形成
したものである。
げられた第２導電型エピタキシャル層上に第１導電型及
び第２導電型のウェル領域を形成し、第１導電型ウェル
領域内に第２導電型極性のＭＯＳトランジスタを、また
第２導電型ウェル領域内にバイポーラトランジスタ及び
第１導電型極性のＭＯＳ トランジスタをそれぞれ形成
したものである。
次に本発明の実施例について図面全参照して説明する。
第１図は、本発明の一実施例の縦断面図である。
第１図に？いて、１はＰ型シリコン基板、２はＮ十型埋
込層、３はＰ＋型埋込層、４はＰウェル領域で、Ｐウェ
ル領域の不純物濃度は約３Ｘ１０”（１−３である。５
はＮ型エピタキシャル層でありその厚さは約２μｍ、不
純物濃度はＩ Ｘ １０１５ｃｒｉｉ”程度の低濃度に
しである。１２はＮウェル領域で。
込層、３はＰ＋型埋込層、４はＰウェル領域で、Ｐウェ
ル領域の不純物濃度は約３Ｘ１０”（１−３である。５
はＮ型エピタキシャル層でありその厚さは約２μｍ、不
純物濃度はＩ Ｘ １０１５ｃｒｉｉ”程度の低濃度に
しである。１２はＮウェル領域で。
その不純物濃度は約３ Ｘ １０ ”ｃｍ−３であり、
ＰチャネルＭＯ８トランジスタ’ｌ” ８２部分及びＮ
ＰＮバイポーラトランジスタＴＲ，３０部分の全ての領
域について形成されている。
ＰチャネルＭＯ８トランジスタ’ｌ” ８２部分及びＮ
ＰＮバイポーラトランジスタＴＲ，３０部分の全ての領
域について形成されている。
Ｐウェル領域４を再現性よく形成するために。
Ｎ型エピタキシャル層５の不純物濃度はｌＸｌ０１５ｃ
ｒＩＬ−３と小さくしてあり、ＰチャネルＭＯ８トラン
ジスタＴＲ２のショートチャネル化とＮＰＮバイポーラ
トランジスタＴＲ３の高速化を同時に達成するためにＮ
ウェル領域１２の不純物一度は３ Ｘ １０ ”ｃｙｎ
−３と大キクシである。
ｒＩＬ−３と小さくしてあり、ＰチャネルＭＯ８トラン
ジスタＴＲ２のショートチャネル化とＮＰＮバイポーラ
トランジスタＴＲ３の高速化を同時に達成するためにＮ
ウェル領域１２の不純物一度は３ Ｘ １０ ”ｃｙｎ
−３と大キクシである。
次に本発明の製造方法の一実施例を第３図（ａ）〜（ｄ
）を用いて説明下る。
）を用いて説明下る。
まず第３図（ａ）に示すように、Ｐ型シリコン基板１（
不純物濃度約Ｉ Ｘ １０ ”ｃｍ−” ）上にＮ＋型
埋込層２及びＰ＋型埋込層３を形成し、続いてＮ型エピ
タキシャル層５（厚さ２μｍ、不純物濃度約１ ｘ ｌ
ｏ”ｃＩＬ−３）を成長させる。
不純物濃度約Ｉ Ｘ １０ ”ｃｍ−” ）上にＮ＋型
埋込層２及びＰ＋型埋込層３を形成し、続いてＮ型エピ
タキシャル層５（厚さ２μｍ、不純物濃度約１ ｘ ｌ
ｏ”ｃＩＬ−３）を成長させる。
次に第３図（ｂ）に示すように、Ｎ型エピタキシャル層
５０表面に熱酸化膜１３をｘ、ｏｏｏｉ の厚さに成
長させる。
５０表面に熱酸化膜１３をｘ、ｏｏｏｉ の厚さに成
長させる。
次に通常のフォトレジスト工程を経て、後にＰウェル領
域となるべき部分に、ホウ素のイオン注入（エネルギー
７ Ｑ ｋｅＶ、ドーズ量５ Ｘ １０ ”ｃｍ−”）
を行ないホウ素イオン注入層１５’＆形成する。イオン
注入マスクとしてはフォトレジスト１４を使用する。
域となるべき部分に、ホウ素のイオン注入（エネルギー
７ Ｑ ｋｅＶ、ドーズ量５ Ｘ １０ ”ｃｍ−”）
を行ないホウ素イオン注入層１５’＆形成する。イオン
注入マスクとしてはフォトレジスト１４を使用する。
次に第３図（Ｃ）に示すように、通常のフォトレジスト
工程を経て、後にＮウェル領域となるべき部分にリンの
イオン注入（エネルギー１５０ｋｅＶ、ドーズ量５ Ｘ
１０ ”ｃＩｎ−２）を行ないリン・イオン注入層１
７を形成する。
工程を経て、後にＮウェル領域となるべき部分にリンの
イオン注入（エネルギー１５０ｋｅＶ、ドーズ量５ Ｘ
１０ ”ｃＩｎ−２）を行ないリン・イオン注入層１
７を形成する。
６一
次に第３図（ｄ）に示すように、Ｎウェル領域及びＰウ
ェル領域の不純物活性化と押込みのために窒素雰囲気中
で１１００℃、１時間の熱処理を行ない、Ｐウェル領域
４及びＮウェル領域１２を形成する。
ェル領域の不純物活性化と押込みのために窒素雰囲気中
で１１００℃、１時間の熱処理を行ない、Ｐウェル領域
４及びＮウェル領域１２を形成する。
その後、ＮＰＮバイポーラトランジスタＴＲ，３のベー
ス９、エミッタ１０及びＭＯＳ ）ランシタのゲート酸
化膜６．ゲート電極、ソース・ドレイン７．８等を従来
のＢｉ−０ＭＯ８ＬＳＩ製造工程で形成することにより
第１図に示したような、Ｂｉ−０ＭＯ８ＬＳＩが得られ
る。
ス９、エミッタ１０及びＭＯＳ ）ランシタのゲート酸
化膜６．ゲート電極、ソース・ドレイン７．８等を従来
のＢｉ−０ＭＯ８ＬＳＩ製造工程で形成することにより
第１図に示したような、Ｂｉ−０ＭＯ８ＬＳＩが得られ
る。
このようにして形成さ扛た本実施例に８いては。
低濃度のＮ型エピタキシャル層５０所定部分にＮチャネ
ルＭＯ８トランジスタを形成するためのＰウェル領域４
とＮＰＮバイポーラトランジスタ及びＰチャネルＭＯ８
トランジスタを形成するためのＮウェル領域１２を設げ
ることにより、Ｐウェル領域４０表面反転現象が防止さ
れる。
ルＭＯ８トランジスタを形成するためのＰウェル領域４
とＮＰＮバイポーラトランジスタ及びＰチャネルＭＯ８
トランジスタを形成するためのＮウェル領域１２を設げ
ることにより、Ｐウェル領域４０表面反転現象が防止さ
れる。
そしてＮ型エピタキシャル層５の厚さを小さくでキ、マ
たＮＰＮバイポーラトランジスタのコレクタ抵抗を小さ
くできるため高速スイッチング動作をするＮＰＮバイポ
ーラトランジスタが得られる。更に、ＰチャネルＭＯ８
Ｂ−ランジスタのシＳ−トチャネル化も同時に達成でき
る。
たＮＰＮバイポーラトランジスタのコレクタ抵抗を小さ
くできるため高速スイッチング動作をするＮＰＮバイポ
ーラトランジスタが得られる。更に、ＰチャネルＭＯ８
Ｂ−ランジスタのシＳ−トチャネル化も同時に達成でき
る。
尚、上記実施例に８いてはＰ型シリコン基板を用いた場
合について説明したが、Ｎ型シリコン基板を用いてもよ
いことは勿論である。
合について説明したが、Ｎ型シリコン基板を用いてもよ
いことは勿論である。
以上説明したように本発明は、第１導電型半導体基板上
の第２導電型エピタキシャル層に第１導電型及び第２導
電型ウェル領域を形成し、第１導電型ウェル領域内に第
２導電型極性のＭＯＳトランジスタを設け、また第２導
電型ウェル領域内にバイポーラトランジスタと第１導電
型極性のＭＯＳトランジスタを設けることにより、高速
スイッチング動作が可能なバイポーラトランジスタとシ
薔−トチャネル化されたＭＯＳトランジスタとを有する
半導体装置が得られる効果がある。
の第２導電型エピタキシャル層に第１導電型及び第２導
電型ウェル領域を形成し、第１導電型ウェル領域内に第
２導電型極性のＭＯＳトランジスタを設け、また第２導
電型ウェル領域内にバイポーラトランジスタと第１導電
型極性のＭＯＳトランジスタを設けることにより、高速
スイッチング動作が可能なバイポーラトランジスタとシ
薔−トチャネル化されたＭＯＳトランジスタとを有する
半導体装置が得られる効果がある。
第１図は本発明の一実施例の縦断面図、第２図は従来ノ
Ｂ ｉ−０ＭＯ８ＬＳ Ｉ ノ縦断面図、第３図（ａｌ
〜（ｄ）は本発明の一実施例の製造方法を説明する為の
工程順に示した半導体チップの断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ
型埋込層。 ３・・・・・・Ｐ＋型埋込層、４・・・・・・Ｐウェル
領域、訃・・・・・Ｎ型エピタキシャル層、６・・・・
・・ゲート酸化膜、７・・・・・・ソース及びドレイン
、８・・・・・・ソース及びドレイン、９・−・・・・
ペース、１０・・・・・・エミッタ、１１・・・・・・
コレクタ、１２・・・・・・Ｎウェル領域、１３・・・
・・・熱酸化膜、１４・−・・・・フォトレジスト、１
５・−・・・・ホウ素イオン注入層、１７・−・・・・
リンイオン注入層。 躬２０
Ｂ ｉ−０ＭＯ８ＬＳ Ｉ ノ縦断面図、第３図（ａｌ
〜（ｄ）は本発明の一実施例の製造方法を説明する為の
工程順に示した半導体チップの断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ
型埋込層。 ３・・・・・・Ｐ＋型埋込層、４・・・・・・Ｐウェル
領域、訃・・・・・Ｎ型エピタキシャル層、６・・・・
・・ゲート酸化膜、７・・・・・・ソース及びドレイン
、８・・・・・・ソース及びドレイン、９・−・・・・
ペース、１０・・・・・・エミッタ、１１・・・・・・
コレクタ、１２・・・・・・Ｎウェル領域、１３・・・
・・・熱酸化膜、１４・−・・・・フォトレジスト、１
５・−・・・・ホウ素イオン注入層、１７・−・・・・
リンイオン注入層。 躬２０
Claims (1)
- 第１導電型半導体基板上に設けられた第２導電型エピタ
キシャル層上に、第１導電型及び第２導電型のウェル領
域を形成し、該第１導電型ウェル領域内に第２導電型極
性のＭＯＳトランジスタを、また第２導電型ウェル領域
内にバイポーラトランジスタ及び第１導電型極性のＭＯ
Ｓトランジスタをそれぞれ形成したことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13663186A JPS62291165A (ja) | 1986-06-11 | 1986-06-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13663186A JPS62291165A (ja) | 1986-06-11 | 1986-06-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62291165A true JPS62291165A (ja) | 1987-12-17 |
Family
ID=15179822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13663186A Pending JPS62291165A (ja) | 1986-06-11 | 1986-06-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62291165A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5093707A (en) * | 1988-04-27 | 1992-03-03 | Kabushiki Kaisha Toshiba | Semiconductor device with bipolar and cmos transistors |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPS60211867A (ja) * | 1984-04-05 | 1985-10-24 | Nec Corp | 半導体装置及びその製造方法 |
-
1986
- 1986-06-11 JP JP13663186A patent/JPS62291165A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPS60211867A (ja) * | 1984-04-05 | 1985-10-24 | Nec Corp | 半導体装置及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5093707A (en) * | 1988-04-27 | 1992-03-03 | Kabushiki Kaisha Toshiba | Semiconductor device with bipolar and cmos transistors |
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