JPH0260158A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0260158A JPH0260158A JP21185488A JP21185488A JPH0260158A JP H0260158 A JPH0260158 A JP H0260158A JP 21185488 A JP21185488 A JP 21185488A JP 21185488 A JP21185488 A JP 21185488A JP H0260158 A JPH0260158 A JP H0260158A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000000034 method Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 230000005669 field effect Effects 0.000 claims description 6
- 230000000295 complement effect Effects 0.000 claims description 4
- 239000012535 impurity Substances 0.000 abstract description 12
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 238000010276 construction Methods 0.000 abstract 3
- 230000000717 retained effect Effects 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- -1 boron ions Chemical class 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にシリコンゲ
ート相補性ＭＯＳ型電界効果トランジスタとＮＰＮおよ
び縦型ＰＮＰバイポーラトランジスタを同一の基板上に
形成する半導体装置の製造方法に関する。
ート相補性ＭＯＳ型電界効果トランジスタとＮＰＮおよ
び縦型ＰＮＰバイポーラトランジスタを同一の基板上に
形成する半導体装置の製造方法に関する。
バイポーラトランジスタと、相補性ＭＯＳ型電界効果ト
ランジスタ（以下ＣＭＯＳ）ランジスタと記す）を同一
半導体基板上に形成した集積回路（以下Ｂｉ−ＣＭＯＳ
ＩＣと記す）は、バイポーラトランジスタの高速動作、
高駆動能力と、０ＭＯＳ）ランジスタの低消費電力動作
を同時に実現出来ることから、近年多くの試みが報告さ
れており、ＮＰＮ）ランジスタばかりでなく、横型や縦
型のＰＮＰ）ランジスタの同一基板上への形成が行われ
ている。
ランジスタ（以下ＣＭＯＳ）ランジスタと記す）を同一
半導体基板上に形成した集積回路（以下Ｂｉ−ＣＭＯＳ
ＩＣと記す）は、バイポーラトランジスタの高速動作、
高駆動能力と、０ＭＯＳ）ランジスタの低消費電力動作
を同時に実現出来ることから、近年多くの試みが報告さ
れており、ＮＰＮ）ランジスタばかりでなく、横型や縦
型のＰＮＰ）ランジスタの同一基板上への形成が行われ
ている。
従来報告されているＢｉ−０ＭＯＳＩＣ製造プロセスに
より形成した縦型ＰＮＰ）ランジスタを含むＢｉ−０Ｍ
ＯＳ素子の断面図の一例を第３図に示′す。このＢｉ−
０ＭＯＳ素子の製造工程を順を追って説明すると、先ず
不純物濃度１〜２×１０ ”ｃｍ−’のＰ型半導体基板
１に、Ｎ＋型型埋領領域２Ｐ＋型埋込領域３を形成した
後、Ｎ型エピタキシャル層４を１〜５μｍ程度成長する
。このとき、縦型ＰＮＰ）ランジスタ形成領域では、Ｎ
＋型型埋領領域２Ｐ＋型埋込領域３を重ねて形成し、し
かもＰ＋型埋込領域３がＮ＋型型埋領領域２りもせり上
がるように形成しなければならない。次に、Ｐｉミラエ
ル域５と縦型ＰＮＰ トランジスタのコレクタ領域６を
同時に形成し、さらにＮウェル領域７を形成する。次に
、縦型ＰＮＰ）ランジスタのベースとなる領域２６にリ
ン等のＮ型不純物を１〜５ Ｘ １０１３ｃｍ−２程度
イオン注入したのち素子間分離酸化膜８を形成する。ゲ
ート酸化膜形成後、ＭＯＳ）ランジスタのゲート電極９
およびＮＰＮトランジスタのコレクタ１０に多結晶シリ
コン層を成長し、不純物を拡散を行いＮＰＮ）ランジス
タのコレクタ領域１１を形成する。さらにＮＰＮトラン
ジスタのベース領域１２形成後、ＮチャネルＭＯＳ）ラ
ンジスタのソース、ドレイン領域１５、ＮＰＮトランジ
スタのエミッタ領域１６、縦型ＰＮＰ ）ランジスタの
ベース・コンタクト領域１７をドーズＭｋ ５ Ｘ １
０１ｓａｍ−２程度のヒ素ノイオン注入によって同時に
形成する。最後にＰチャネルＭＯＳ）ランジスタのソー
ス、ドレイン領域１９、ＮＰＮ）ランジスタのベース・
コンタクト領域２０および縦型ＰＮＰ ）ランジスタの
エミッタ領域２１をドーズ量５．０Ｘ１０”ｃ＋ｎ”程
度のホウ素のイオン注入によって形成する。以上の製造
工程により、縦型ＰＮＰ ）ランジスタを含むＢｉ−０
ＭＯＳ素子を製造していた。
より形成した縦型ＰＮＰ）ランジスタを含むＢｉ−０Ｍ
ＯＳ素子の断面図の一例を第３図に示′す。このＢｉ−
０ＭＯＳ素子の製造工程を順を追って説明すると、先ず
不純物濃度１〜２×１０ ”ｃｍ−’のＰ型半導体基板
１に、Ｎ＋型型埋領領域２Ｐ＋型埋込領域３を形成した
後、Ｎ型エピタキシャル層４を１〜５μｍ程度成長する
。このとき、縦型ＰＮＰ）ランジスタ形成領域では、Ｎ
＋型型埋領領域２Ｐ＋型埋込領域３を重ねて形成し、し
かもＰ＋型埋込領域３がＮ＋型型埋領領域２りもせり上
がるように形成しなければならない。次に、Ｐｉミラエ
ル域５と縦型ＰＮＰ トランジスタのコレクタ領域６を
同時に形成し、さらにＮウェル領域７を形成する。次に
、縦型ＰＮＰ）ランジスタのベースとなる領域２６にリ
ン等のＮ型不純物を１〜５ Ｘ １０１３ｃｍ−２程度
イオン注入したのち素子間分離酸化膜８を形成する。ゲ
ート酸化膜形成後、ＭＯＳ）ランジスタのゲート電極９
およびＮＰＮトランジスタのコレクタ１０に多結晶シリ
コン層を成長し、不純物を拡散を行いＮＰＮ）ランジス
タのコレクタ領域１１を形成する。さらにＮＰＮトラン
ジスタのベース領域１２形成後、ＮチャネルＭＯＳ）ラ
ンジスタのソース、ドレイン領域１５、ＮＰＮトランジ
スタのエミッタ領域１６、縦型ＰＮＰ ）ランジスタの
ベース・コンタクト領域１７をドーズＭｋ ５ Ｘ １
０１ｓａｍ−２程度のヒ素ノイオン注入によって同時に
形成する。最後にＰチャネルＭＯＳ）ランジスタのソー
ス、ドレイン領域１９、ＮＰＮ）ランジスタのベース・
コンタクト領域２０および縦型ＰＮＰ ）ランジスタの
エミッタ領域２１をドーズ量５．０Ｘ１０”ｃ＋ｎ”程
度のホウ素のイオン注入によって形成する。以上の製造
工程により、縦型ＰＮＰ ）ランジスタを含むＢｉ−０
ＭＯＳ素子を製造していた。
上述した縦型ＰＮＰ ）ランジスタを含むＢｉ−０ＭＯ
Ｓの製造方法は、縦型ＰＮＰ）ランジスタのコレクタと
なるＰ＋型埋込領域３を基板１からフローティングする
ために、Ｎ＋型型埋領領域２上重ねて形成する必要があ
った。しかし、Ｐ＋型埋込領域３とＮ＋型型埋領領域２
ベース・コレクタ接合面は、互いに不純物濃度が高いた
め、耐圧に問題があった。また従来の製造方法では、ベ
ース抵抗が高くなるため、良好な高周波特性が得られな
いという難点があり、ベース抵抗を低減するために、Ｎ
型不純物を深く拡散する手段を用いていたが、他の素子
領域の形成条件との兼ね合いから多数回の熱処理を行う
ため、拡散深さ、不純物濃度の制御性が悪く、バラツキ
も大きくなってしまうという欠点があった。
Ｓの製造方法は、縦型ＰＮＰ）ランジスタのコレクタと
なるＰ＋型埋込領域３を基板１からフローティングする
ために、Ｎ＋型型埋領領域２上重ねて形成する必要があ
った。しかし、Ｐ＋型埋込領域３とＮ＋型型埋領領域２
ベース・コレクタ接合面は、互いに不純物濃度が高いた
め、耐圧に問題があった。また従来の製造方法では、ベ
ース抵抗が高くなるため、良好な高周波特性が得られな
いという難点があり、ベース抵抗を低減するために、Ｎ
型不純物を深く拡散する手段を用いていたが、他の素子
領域の形成条件との兼ね合いから多数回の熱処理を行う
ため、拡散深さ、不純物濃度の制御性が悪く、バラツキ
も大きくなってしまうという欠点があった。
本発明の目的は、縦型ＰＮＰ ）ランジスタのベース領
域の不純物濃度の制御が容易で、バラツキを少なくでき
、しかもベース・コレクタ間の耐圧が向上することがで
きる半導体装置の製造方法を提供することにある。
域の不純物濃度の制御が容易で、バラツキを少なくでき
、しかもベース・コレクタ間の耐圧が向上することがで
きる半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、シリコンゲート相補
性ＭＯＳ型電界効果トランジスタとＮＰＮおよび縦型Ｐ
ＮＰバイポーラトランジスタとを同一の半導体基板上に
形成する半導体装置の製造方法において、前記縦型バイ
ポーラトランジスタのコレクタ領域を前記ＮチャネルＭ
ＯＳ型電界・効果トランジスタが形成されるＰ型基板領
域と同時に形成する工程と、ベース領域をＮ型選択エピ
タキシャル成長を用いて形成する工程と、前記選択エピ
タキシャル層内にＰ＋型エミッタ領域を形成する工程と
を含んで構成される。
性ＭＯＳ型電界効果トランジスタとＮＰＮおよび縦型Ｐ
ＮＰバイポーラトランジスタとを同一の半導体基板上に
形成する半導体装置の製造方法において、前記縦型バイ
ポーラトランジスタのコレクタ領域を前記ＮチャネルＭ
ＯＳ型電界・効果トランジスタが形成されるＰ型基板領
域と同時に形成する工程と、ベース領域をＮ型選択エピ
タキシャル成長を用いて形成する工程と、前記選択エピ
タキシャル層内にＰ＋型エミッタ領域を形成する工程と
を含んで構成される。
以下、本発明を図面を用いて詳細に説明する。
第１図（ａ）乃至（ｄ）は本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図である
。まず第１図（ａ）に示すように、Ｐ−型シリコン基板
１を用意し、Ｎ＋＋埋込層２およびＰ１濃込層３を形成
したのち、例えば、不純物濃度５ Ｘ Ｉ Ｏ”ｃｍ”
−’程度のＮ型エピタキシャル層４を１〜５μｍ程度形
成する。ＮチャネルＭＯＳトランジスタのチャネル領域
を形成するためのＰ型基板領域としてのＰ型ウェル領域
５と縦ｆｆ１ＰＮＰトランジスタのコレクタとなる領域
６およびＰ型分離拡散領域６′を形成するためホウ素を
、Ｎ型ウェル７を形成するためリンをそれぞれ例えばド
ーズ量５ Ｘ １０１２ａｍ””およびＩ Ｘ １０
”ａｍ−２程度でイオン注入を行う。素子間分離用酸化
膜８を形成し、さらにゲート酸化膜を形成したのち、ゲ
ート電極９およびＮ＋型コレクタ電極１０となる多結晶
シリコンを例えば０．６μｍ程度成長し、不純物拡散を
行ってＮ型コレクタコンタクト領域１１を形成する。さ
らにＰ型ベース領域１２をホウ素のイオン注入等によっ
て形成する。次に縦型ＰＮＰ）ランジスタが形成される
領域の酸化膜を除去したのち、この部分にだけ選択的に
Ｎ型エピタキシャル層１３を成長させる。選択エピタキ
シャル成長を行うにはＳ ｉ Ｈ２ＣＩＩ ２ ＨＣ
ｌ２−Ｈ２−ＰＨ３混合ガスを用いて減圧下で行う方法
がある。また、分子線エピタキシャル法（ＭＢＥ法）を
用いれば高精度の膜厚および濃度制御が可能となる。次
に第１図（ｂ）に示すように多結晶シリコン層９，１０
および選択エピタキシャル成長層１３の表面を酸化し、
イオン注入マスク材１４を形成したのち、ドーズ量５
Ｘ １０ ”ｃｍ−２程度のヒ素のイオン注入を行い、
第１図（Ｃ）に示すようにＮ＋型ソース、ドレイン領域
１５、Ｎ＋型エミッタ領域１６、Ｎ＋型ベース・コンタ
クト領域１７を同時に形成する。さらにマスク材１８を
形成したのち、ドーズ量ｌ Ｘ Ｉ Ｑ ”ｃｍ−２程
度のホウ素のイオン注入を行い、第１図（ｄ）に示すよ
うに、Ｐ＋型ソース・ドレイン領域１９、Ｐ＋型ベース
・フンタクト領域２０、Ｐ＋型エミッタ領域２１および
Ｐ”ｆｆコレクタ・コンタクト領域２２を同時に形成し
て完成する。金属配線等は従来の方法を用いて行う。本
実施例により、ベース領域をエピタキシャル層により形
成するためベース領域を浅く形成できるためベース抵抗
を下げることができ、しかもベース・コレクタ間の接面
がエピタキシャル層と接しているため耐圧が向上する効
果がある。
するための工程順に示した半導体チップの断面図である
。まず第１図（ａ）に示すように、Ｐ−型シリコン基板
１を用意し、Ｎ＋＋埋込層２およびＰ１濃込層３を形成
したのち、例えば、不純物濃度５ Ｘ Ｉ Ｏ”ｃｍ”
−’程度のＮ型エピタキシャル層４を１〜５μｍ程度形
成する。ＮチャネルＭＯＳトランジスタのチャネル領域
を形成するためのＰ型基板領域としてのＰ型ウェル領域
５と縦ｆｆ１ＰＮＰトランジスタのコレクタとなる領域
６およびＰ型分離拡散領域６′を形成するためホウ素を
、Ｎ型ウェル７を形成するためリンをそれぞれ例えばド
ーズ量５ Ｘ １０１２ａｍ””およびＩ Ｘ １０
”ａｍ−２程度でイオン注入を行う。素子間分離用酸化
膜８を形成し、さらにゲート酸化膜を形成したのち、ゲ
ート電極９およびＮ＋型コレクタ電極１０となる多結晶
シリコンを例えば０．６μｍ程度成長し、不純物拡散を
行ってＮ型コレクタコンタクト領域１１を形成する。さ
らにＰ型ベース領域１２をホウ素のイオン注入等によっ
て形成する。次に縦型ＰＮＰ）ランジスタが形成される
領域の酸化膜を除去したのち、この部分にだけ選択的に
Ｎ型エピタキシャル層１３を成長させる。選択エピタキ
シャル成長を行うにはＳ ｉ Ｈ２ＣＩＩ ２ ＨＣ
ｌ２−Ｈ２−ＰＨ３混合ガスを用いて減圧下で行う方法
がある。また、分子線エピタキシャル法（ＭＢＥ法）を
用いれば高精度の膜厚および濃度制御が可能となる。次
に第１図（ｂ）に示すように多結晶シリコン層９，１０
および選択エピタキシャル成長層１３の表面を酸化し、
イオン注入マスク材１４を形成したのち、ドーズ量５
Ｘ １０ ”ｃｍ−２程度のヒ素のイオン注入を行い、
第１図（Ｃ）に示すようにＮ＋型ソース、ドレイン領域
１５、Ｎ＋型エミッタ領域１６、Ｎ＋型ベース・コンタ
クト領域１７を同時に形成する。さらにマスク材１８を
形成したのち、ドーズ量ｌ Ｘ Ｉ Ｑ ”ｃｍ−２程
度のホウ素のイオン注入を行い、第１図（ｄ）に示すよ
うに、Ｐ＋型ソース・ドレイン領域１９、Ｐ＋型ベース
・フンタクト領域２０、Ｐ＋型エミッタ領域２１および
Ｐ”ｆｆコレクタ・コンタクト領域２２を同時に形成し
て完成する。金属配線等は従来の方法を用いて行う。本
実施例により、ベース領域をエピタキシャル層により形
成するためベース領域を浅く形成できるためベース抵抗
を下げることができ、しかもベース・コレクタ間の接面
がエピタキシャル層と接しているため耐圧が向上する効
果がある。
第２図は本発明の第２の実施例を説明するための半導体
チップの断面図である。本実施例は第１の実施例の製造
方法において、Ｎ型エピタキシャル層４の代わりにＰ−
型エピタキシャル層３１を成長させてる。このため必要
となる埋込層はＮ＋型埋込層２の４である。次に、ＮＰ
Ｎ）’ランジスタを形成するために、Ｎ型コレクタ領域
２３をＮ型ウェル２４と同時に形成し、更に縦型ＰＮＰ
）ランジスタをＮＰＮ）ランジスタやＮチャネルＭＯ
Ｓトランジスタと分離するためにＮ型分離拡散領域２５
も同時に形成することによりＰ−型エピタキシャル層３
１が縦型ＰＮＰ）ランジスタのコレクタ領域とＮチャネ
ルＭＯＳ）ランジスタのチャネル領域となる。それ以外
は全く第１の実施例と同じ工程で作成される。Ｐ型エピ
タキシャル層３１を使用することによってＰ型埋込層を
形成する工程を削減することができる。
チップの断面図である。本実施例は第１の実施例の製造
方法において、Ｎ型エピタキシャル層４の代わりにＰ−
型エピタキシャル層３１を成長させてる。このため必要
となる埋込層はＮ＋型埋込層２の４である。次に、ＮＰ
Ｎ）’ランジスタを形成するために、Ｎ型コレクタ領域
２３をＮ型ウェル２４と同時に形成し、更に縦型ＰＮＰ
）ランジスタをＮＰＮ）ランジスタやＮチャネルＭＯ
Ｓトランジスタと分離するためにＮ型分離拡散領域２５
も同時に形成することによりＰ−型エピタキシャル層３
１が縦型ＰＮＰ）ランジスタのコレクタ領域とＮチャネ
ルＭＯＳ）ランジスタのチャネル領域となる。それ以外
は全く第１の実施例と同じ工程で作成される。Ｐ型エピ
タキシャル層３１を使用することによってＰ型埋込層を
形成する工程を削減することができる。
以上説明したように本発明は、縦形ＰＮＰ ）ランジス
タのベース領域を選択エピタキシャル成長層を用いて残
し形成するため、ベース不純物濃度の制御を独立に行う
ことができしかもバラツキが少なく作製することができ
る効果がある。またベース・コレクタ間接合がベース領
域がエピタキシャル層であるため耐圧が向上し、Ｎ型エ
ピタキシャル層の代わりにＰ型エピタキシャル層を用い
ればＰ＋型埋込層の形成も必要がなく、工程短縮が図ら
れる。
タのベース領域を選択エピタキシャル成長層を用いて残
し形成するため、ベース不純物濃度の制御を独立に行う
ことができしかもバラツキが少なく作製することができ
る効果がある。またベース・コレクタ間接合がベース領
域がエピタキシャル層であるため耐圧が向上し、Ｎ型エ
ピタキシャル層の代わりにＰ型エピタキシャル層を用い
ればＰ＋型埋込層の形成も必要がなく、工程短縮が図ら
れる。
第１図（ａ）乃至（ｄ）は本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図、第２
図は本発明の第２の実施例を説明するための半導体チッ
プの断面図、第３図は従来の縦型ＰＮＰ）ランジスタを
含むＢｉ−０ＭＯＳＩＣの一例を説明するための半導体
チップの断面図である。 １・・・・・・Ｐ−型シリコン基板、２・・・・・・Ｎ
＋型埋込層、３・・・・・・Ｐ＋型埋込層、４・・・・
・・Ｎ型エピタキシャル層、５・・・・・・Ｐ型ウェル
領域、６・・・・・・Ｐ型コレクタ領域、７・・・・・
・Ｎ型ウェル領域、８・・・・・・素子間分離酸化膜、
９・・・・・・ゲート多結晶シリコン、ｌＯ・・・・・
・Ｎ＋型コレクタ多結晶シリコン電極、１１・・・・・
・Ｎ”ｆｆコレクタコンタクト領域、１２・・・・・・
Ｐ型ベース領域、１３・・・・・・Ｎ型選択エピタキシ
ャル層、１４・・・・・・マスク材、１５・・・・・・
Ｎ＋型ソース・ドレイン領域、１６・・・・・・Ｎ＋型
エミッタ領域、１７・・・・・・Ｎ＋ベース・フンタク
ト領域、１８・・・・・・マスク材、１９・・・・・・
Ｐ＋型ソース・ドレイン領域、２０・・・・・・Ｐ＋型
ベース・コンタクト領域、２１・・・・・・ｐ ”ＦＪ
ｘ。 ミッタ領域、２２・・・・・・Ｐ＋型コレクタコンタク
ト領域、２３・・・・・・Ｎ型コレクタ領域、２４・・
・・・・Ｎ型ウェル領域、２５・・・・・・Ｎ型分離拡
散領域、３１・・・・・・Ｐｆｆｉエピタキシャル層。 代理人 弁理士 内 原 晋
するための工程順に示した半導体チップの断面図、第２
図は本発明の第２の実施例を説明するための半導体チッ
プの断面図、第３図は従来の縦型ＰＮＰ）ランジスタを
含むＢｉ−０ＭＯＳＩＣの一例を説明するための半導体
チップの断面図である。 １・・・・・・Ｐ−型シリコン基板、２・・・・・・Ｎ
＋型埋込層、３・・・・・・Ｐ＋型埋込層、４・・・・
・・Ｎ型エピタキシャル層、５・・・・・・Ｐ型ウェル
領域、６・・・・・・Ｐ型コレクタ領域、７・・・・・
・Ｎ型ウェル領域、８・・・・・・素子間分離酸化膜、
９・・・・・・ゲート多結晶シリコン、ｌＯ・・・・・
・Ｎ＋型コレクタ多結晶シリコン電極、１１・・・・・
・Ｎ”ｆｆコレクタコンタクト領域、１２・・・・・・
Ｐ型ベース領域、１３・・・・・・Ｎ型選択エピタキシ
ャル層、１４・・・・・・マスク材、１５・・・・・・
Ｎ＋型ソース・ドレイン領域、１６・・・・・・Ｎ＋型
エミッタ領域、１７・・・・・・Ｎ＋ベース・フンタク
ト領域、１８・・・・・・マスク材、１９・・・・・・
Ｐ＋型ソース・ドレイン領域、２０・・・・・・Ｐ＋型
ベース・コンタクト領域、２１・・・・・・ｐ ”ＦＪ
ｘ。 ミッタ領域、２２・・・・・・Ｐ＋型コレクタコンタク
ト領域、２３・・・・・・Ｎ型コレクタ領域、２４・・
・・・・Ｎ型ウェル領域、２５・・・・・・Ｎ型分離拡
散領域、３１・・・・・・Ｐｆｆｉエピタキシャル層。 代理人 弁理士 内 原 晋
Claims (1)
- 相補性ＭＯＳ型電界効果トランジスタとＮＰＮおよび
縦型ＰＮＰバイポーラトランジスタとを同一の半導体基
板上に形成する半導体装置の製造方法において、前記縦
型ＰＮＰバイポーラトランジスタのコレクタ領域を前記
ＮチャネルＭＯＳ型電界効果トランジスタが形成される
Ｐ型基板領域と同時に形成する工程と、ベース領域をＮ
型選択エピタキシャル成長を用いて形成する工程と、前
記Ｎ型選択エピタキシャル層内にＰ型エミッタ領域を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21185488A JPH0260158A (ja) | 1988-08-25 | 1988-08-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21185488A JPH0260158A (ja) | 1988-08-25 | 1988-08-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0260158A true JPH0260158A (ja) | 1990-02-28 |
Family
ID=16612698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21185488A Pending JPH0260158A (ja) | 1988-08-25 | 1988-08-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0260158A (ja) |
-
1988
- 1988-08-25 JP JP21185488A patent/JPH0260158A/ja active Pending
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