JPH11186549A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11186549A JPH11186549A JP9363870A JP36387097A JPH11186549A JP H11186549 A JPH11186549 A JP H11186549A JP 9363870 A JP9363870 A JP 9363870A JP 36387097 A JP36387097 A JP 36387097A JP H11186549 A JPH11186549 A JP H11186549A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01—ELECTRIC ELEMENTS
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Abstract
(57)【要約】
【課題】 オン抵抗が小さく、しかもチャンネル閾値電
圧の低いパワーＭＯＳＦＥＴを提供する。 【解決手段】 ドレインとなるＮ＋型の第１の半導体層
１１と、主面を有し前記第１の半導体層１１上に設けら
れ、不純物濃度の低いＮ−型の第２の半導体層１２と、
前記主面からドープされると共に前記第２の半導体層１
２に形成され、チャンネルを形成するＰ型の第３の半導
体層１６と、前記主面からドープされると共に前記第３
の半導体層１６に設けられ、ソースとなるＮ＋型の第４
の半導体層１７と、前記主面に沿って形成され少なくと
も前記第３の半導体層１６を覆うように形成されたゲー
ト絶縁膜１３と、前記ゲート絶縁膜１３上に設けられた
ポリシリコンゲート層１８とを備えたパワーＭＯＳＦＥ
Ｔにおいて、前記ゲート絶縁膜１３のエッジ下であって
前記第４の半導体層１７に隣接する前記第３の半導体層
１６が減少した表面濃度を有するように構成されてい
る。
圧の低いパワーＭＯＳＦＥＴを提供する。 【解決手段】 ドレインとなるＮ＋型の第１の半導体層
１１と、主面を有し前記第１の半導体層１１上に設けら
れ、不純物濃度の低いＮ−型の第２の半導体層１２と、
前記主面からドープされると共に前記第２の半導体層１
２に形成され、チャンネルを形成するＰ型の第３の半導
体層１６と、前記主面からドープされると共に前記第３
の半導体層１６に設けられ、ソースとなるＮ＋型の第４
の半導体層１７と、前記主面に沿って形成され少なくと
も前記第３の半導体層１６を覆うように形成されたゲー
ト絶縁膜１３と、前記ゲート絶縁膜１３上に設けられた
ポリシリコンゲート層１８とを備えたパワーＭＯＳＦＥ
Ｔにおいて、前記ゲート絶縁膜１３のエッジ下であって
前記第４の半導体層１７に隣接する前記第３の半導体層
１６が減少した表面濃度を有するように構成されてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に、オン抵抗が小さく、しかもチャン
ネル閾値電圧の低いパワーＭＯＳトランジスタ及びその
製造方法に関する。
造方法に関し、特に、オン抵抗が小さく、しかもチャン
ネル閾値電圧の低いパワーＭＯＳトランジスタ及びその
製造方法に関する。
【０００２】
【従来の技術】図５は従来のＮチャンネルパワーＭＯＳ
トランジスタ（以下、ＮｃｈパワーＭＯＳＦＥＴとい
う）２０を示し、ドレインとなるＮ＋型半導体基板２１
と、前記Ｎ＋型半導体基板２１上に設けられたＮ−型領
域２２と、前記Ｎ−型領域２２中に設けられチャンネル
長Ｌのチャンネルを形成するＰ型領域２３と、前記Ｐ型
領域２３に設けられたソースとなるＮ＋型領域２４と、
前記チャンネルを覆い前記Ｎ＋型領域２４に延在するゲ
ート絶縁膜２５と、前記ゲート絶縁膜２５上に形成され
たゲート層２６とから構成され、前記Ｎ＋型半導体基板
２１、前記Ｐ型領域２３及び前記Ｎ＋型領域２４、前記
ゲート層２６にはそれぞれドレイン端子Ｄ、ソース端子
Ｓ及びゲート端子Ｇが設けられている。
トランジスタ（以下、ＮｃｈパワーＭＯＳＦＥＴとい
う）２０を示し、ドレインとなるＮ＋型半導体基板２１
と、前記Ｎ＋型半導体基板２１上に設けられたＮ−型領
域２２と、前記Ｎ−型領域２２中に設けられチャンネル
長Ｌのチャンネルを形成するＰ型領域２３と、前記Ｐ型
領域２３に設けられたソースとなるＮ＋型領域２４と、
前記チャンネルを覆い前記Ｎ＋型領域２４に延在するゲ
ート絶縁膜２５と、前記ゲート絶縁膜２５上に形成され
たゲート層２６とから構成され、前記Ｎ＋型半導体基板
２１、前記Ｐ型領域２３及び前記Ｎ＋型領域２４、前記
ゲート層２６にはそれぞれドレイン端子Ｄ、ソース端子
Ｓ及びゲート端子Ｇが設けられている。
【０００３】このようなＮｃｈパワーＭＯＳＦＥＴにお
いて、オン抵抗を低減するために前記チャンネル長Ｌを
小さくする、即ち、前記Ｐ型領域２３の形成時における
Ｐ型不純物拡散を浅くすると、パンチスルーが生じ易く
なり、逆に、前記パンチスルーを抑えるためにチャンネ
ル濃度、即ち、前記Ｐ型領域２３の不純物濃度を大きく
するとチャンネル閾値電圧Ｖｔｈが高くなってしまう。
いて、オン抵抗を低減するために前記チャンネル長Ｌを
小さくする、即ち、前記Ｐ型領域２３の形成時における
Ｐ型不純物拡散を浅くすると、パンチスルーが生じ易く
なり、逆に、前記パンチスルーを抑えるためにチャンネ
ル濃度、即ち、前記Ｐ型領域２３の不純物濃度を大きく
するとチャンネル閾値電圧Ｖｔｈが高くなってしまう。
【０００４】また、前記構造においてチャンネル閾値電
圧Ｖｔｈを制御しようとする際、前記Ｐ型領域２３は不
純物拡散により形成されるために、この領域にチャンネ
ルドープ用の不純物をイオン注入することは困難であ
る。
圧Ｖｔｈを制御しようとする際、前記Ｐ型領域２３は不
純物拡散により形成されるために、この領域にチャンネ
ルドープ用の不純物をイオン注入することは困難であ
る。
【０００５】
【発明が解決しようとする課題】それ故、本発明の目的
は、オン抵抗が小さく、しかもチャンネル閾値電圧の低
いパワーＭＯＳＦＥＴを提供することにある。
は、オン抵抗が小さく、しかもチャンネル閾値電圧の低
いパワーＭＯＳＦＥＴを提供することにある。
【０００６】本発明の別の目的は、閾値電圧を設定する
ための工程が簡単であり、製造工程が複雑化することの
ないパワーＭＯＳＦＥＴの製造方法を提供することにあ
る。
ための工程が簡単であり、製造工程が複雑化することの
ないパワーＭＯＳＦＥＴの製造方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明においては、ドレ
インとなる第１導電型の第１の半導体層と、主面を有し
前記第１の半導体層上に設けられ、不純物濃度の低い前
記第１導電型の第２の半導体層と、前記主面からドープ
されると共に前記第２の半導体層に形成され、チャンネ
ルを形成する第２導電型の第３の半導体層と、前記主面
からドープされると共に前記第３の半導体層に設けら
れ、ソースとなる前記第１導電型の第４の半導体層と、
前記主面に沿って形成され少なくとも前記第３の半導体
層を覆うように形成されたゲート絶縁膜と、前記ゲート
絶縁膜上に設けられたポリシリコンゲート層とを備えた
パワーＭＯＳＦＥＴにおいて、前記ゲート絶縁膜のエッ
ジ下であって前記第４の半導体層に隣接する前記第３の
半導体層が減少した表面濃度を有するように構成してい
る。
インとなる第１導電型の第１の半導体層と、主面を有し
前記第１の半導体層上に設けられ、不純物濃度の低い前
記第１導電型の第２の半導体層と、前記主面からドープ
されると共に前記第２の半導体層に形成され、チャンネ
ルを形成する第２導電型の第３の半導体層と、前記主面
からドープされると共に前記第３の半導体層に設けら
れ、ソースとなる前記第１導電型の第４の半導体層と、
前記主面に沿って形成され少なくとも前記第３の半導体
層を覆うように形成されたゲート絶縁膜と、前記ゲート
絶縁膜上に設けられたポリシリコンゲート層とを備えた
パワーＭＯＳＦＥＴにおいて、前記ゲート絶縁膜のエッ
ジ下であって前記第４の半導体層に隣接する前記第３の
半導体層が減少した表面濃度を有するように構成してい
る。
【０００８】
【発明の実施の形態】ドレインとなる第１導電型の第１
の半導体層と、主面を有し前記第１の半導体層上に設け
られ、不純物濃度の低い前記第１導電型の第２の半導体
層と、前記主面からドープされると共に前記第２の半導
体層に形成され、チャンネルを形成する第２導電型の第
３の半導体層と、前記主面からドープされると共に前記
第３の半導体層に設けられ、ソースとなる前記第１導電
型の第４の半導体層と、前記主面に沿って形成され少な
くとも前記第３の半導体層を覆うように形成されたゲー
ト絶縁膜と、前記ゲート絶縁膜上に設けられたポリシリ
コンゲート層とを備えたパワーＭＯＳＦＥＴにおいて、
前記ゲート絶縁膜のエッジ下であって前記第４の半導体
層に隣接する前記第３の半導体層が減少した表面濃度を
有するように構成しており、そのために前記第１導電型
の前記第２の半導体層にさらに前記第１導電型の不純物
を導入してこの不純物層を追い越すように前記チャンネ
ルを形成する第２導電型の不純物を前記第２の半導体層
に形成して前記第３の半導体層を形成し、その表面濃度
を減少させている。
の半導体層と、主面を有し前記第１の半導体層上に設け
られ、不純物濃度の低い前記第１導電型の第２の半導体
層と、前記主面からドープされると共に前記第２の半導
体層に形成され、チャンネルを形成する第２導電型の第
３の半導体層と、前記主面からドープされると共に前記
第３の半導体層に設けられ、ソースとなる前記第１導電
型の第４の半導体層と、前記主面に沿って形成され少な
くとも前記第３の半導体層を覆うように形成されたゲー
ト絶縁膜と、前記ゲート絶縁膜上に設けられたポリシリ
コンゲート層とを備えたパワーＭＯＳＦＥＴにおいて、
前記ゲート絶縁膜のエッジ下であって前記第４の半導体
層に隣接する前記第３の半導体層が減少した表面濃度を
有するように構成しており、そのために前記第１導電型
の前記第２の半導体層にさらに前記第１導電型の不純物
を導入してこの不純物層を追い越すように前記チャンネ
ルを形成する第２導電型の不純物を前記第２の半導体層
に形成して前記第３の半導体層を形成し、その表面濃度
を減少させている。
【０００９】
【実施例】本発明の実施例によるＮチャンネルパワーＭ
ＯＳＦＥＴをその製造方法と共に説明する。図１に示す
ように、ドレインとなるＮ＋型半導体基板１１上にＮ−
型半導体層１２をエピタキシャル法により形成した後、
前記Ｎ−型半導体層１２上にゲート絶縁膜１３及びノン
ドープのポリシリコン層１４を順次形成する。次いで、
リソグラフィ技術を用いて前記ポリシリコン層１４及び
前記ゲート絶縁膜１３を選択的に除去する。
ＯＳＦＥＴをその製造方法と共に説明する。図１に示す
ように、ドレインとなるＮ＋型半導体基板１１上にＮ−
型半導体層１２をエピタキシャル法により形成した後、
前記Ｎ−型半導体層１２上にゲート絶縁膜１３及びノン
ドープのポリシリコン層１４を順次形成する。次いで、
リソグラフィ技術を用いて前記ポリシリコン層１４及び
前記ゲート絶縁膜１３を選択的に除去する。
【００１０】しかる後、前記Ｎ−型半導体層１２に対し
てリンをドーズ量１〜５×１０１２／ｃｍ２、加速電圧
８０〜１２０ＫｅＶでイオン注入し、中性雰囲気中で８
５０〜９５０℃、１０〜１５分間の拡散処理を行い拡散
深さが、例えば、０．３〜０．７ミクロンのＮ型拡散領
域１５を形成する。
てリンをドーズ量１〜５×１０１２／ｃｍ２、加速電圧
８０〜１２０ＫｅＶでイオン注入し、中性雰囲気中で８
５０〜９５０℃、１０〜１５分間の拡散処理を行い拡散
深さが、例えば、０．３〜０．７ミクロンのＮ型拡散領
域１５を形成する。
【００１１】図２に示すように、前記Ｎ型拡散領域１５
及び前記ポリシリコン層１４を有する基板表面にボロン
（Ｂ）をドーズ量１〜９×１０１３／ｃｍ２、加速電圧
３０〜５０ＫｅＶでイオン注入し、中性雰囲気中で１１
００〜１２００℃、２０〜２００分間の拡散処理を行
い、前記Ｎ型拡散領域１５を追い越して前記Ｎ−型拡散
領域１２中に拡散深さが、例えば、１．０〜２．０ミク
ロンのＰ型チャンネル領域１６を形成する。
及び前記ポリシリコン層１４を有する基板表面にボロン
（Ｂ）をドーズ量１〜９×１０１３／ｃｍ２、加速電圧
３０〜５０ＫｅＶでイオン注入し、中性雰囲気中で１１
００〜１２００℃、２０〜２００分間の拡散処理を行
い、前記Ｎ型拡散領域１５を追い越して前記Ｎ−型拡散
領域１２中に拡散深さが、例えば、１．０〜２．０ミク
ロンのＰ型チャンネル領域１６を形成する。
【００１２】図３に示すように、前記Ｐ型チャンネル領
域１６に砒素（Ａｓ）をドーズ量５×１０１５〜１×１
０１６／ｃｍ２、加速電圧８０〜１２０ＫｅＶでイオン
注入し、中性雰囲気中で９５０〜１０５０℃、１０〜３
０分間の拡散処理を行い、ソースとなり、拡散深さの浅
いＮ＋型拡散領域１７を形成する。この砒素のイオン注
入及び拡散処理により前記ポリシリコン層１４はＮ＋型
ポリシリコンゲート層１８となりゲート電極を構成す
る。
域１６に砒素（Ａｓ）をドーズ量５×１０１５〜１×１
０１６／ｃｍ２、加速電圧８０〜１２０ＫｅＶでイオン
注入し、中性雰囲気中で９５０〜１０５０℃、１０〜３
０分間の拡散処理を行い、ソースとなり、拡散深さの浅
いＮ＋型拡散領域１７を形成する。この砒素のイオン注
入及び拡散処理により前記ポリシリコン層１４はＮ＋型
ポリシリコンゲート層１８となりゲート電極を構成す
る。
【００１３】図４は前記Ｐ型チャンネル領域１６におけ
る拡散深さに対する不純物濃度を示し、前記Ｐ型チャン
ネル領域１６が前記Ｎ型拡散領域１５に形成されている
ので、前記Ｐ型チャンネル領域１６の濃度分布はそれら
の差分で与えられ、表面濃度ＮＳ１を有している。
る拡散深さに対する不純物濃度を示し、前記Ｐ型チャン
ネル領域１６が前記Ｎ型拡散領域１５に形成されている
ので、前記Ｐ型チャンネル領域１６の濃度分布はそれら
の差分で与えられ、表面濃度ＮＳ１を有している。
【００１４】これに対して、前記Ｐ型チャンネル領域１
６を前記Ｎ−型半導体層１２に直接形成する際には、そ
れらの濃度差が大きいので、その濃度分布は点線で示す
ようになり、表面濃度はＮＳ２となる。
６を前記Ｎ−型半導体層１２に直接形成する際には、そ
れらの濃度差が大きいので、その濃度分布は点線で示す
ようになり、表面濃度はＮＳ２となる。
【００１５】それ故、同一の接合深さｘｊに対して前記
表面濃度ＮＳ１は前記表面濃度ＮＳ２より小さくなり、
前記ゲート絶縁膜１３のエッジ下であって前記Ｎ＋型拡
散領域１７に隣接する前記Ｐ型チャンネル領域１６のピ
ーク濃度が小さくなり、ＮチャンネルパワーＭＯＳＦＥ
Ｔの耐圧を維持しながらチャンネル閾値電圧Ｖｔｈを下
げることができる。さらに、前記チャンネル閾値電圧Ｖ
ｔｈを高くすることなく前記チャンネル拡散を浅くでき
るのでオン抵抗を低減することができる。
表面濃度ＮＳ１は前記表面濃度ＮＳ２より小さくなり、
前記ゲート絶縁膜１３のエッジ下であって前記Ｎ＋型拡
散領域１７に隣接する前記Ｐ型チャンネル領域１６のピ
ーク濃度が小さくなり、ＮチャンネルパワーＭＯＳＦＥ
Ｔの耐圧を維持しながらチャンネル閾値電圧Ｖｔｈを下
げることができる。さらに、前記チャンネル閾値電圧Ｖ
ｔｈを高くすることなく前記チャンネル拡散を浅くでき
るのでオン抵抗を低減することができる。
【００１６】なお、前記実施例においてＮチャンネルパ
ワーＭＯＳＦＥＴについて説明したが、Ｐチャンネルパ
ワーＭＯＳＦＥＴも同様に形成できることは当業者にと
って明らかである。
ワーＭＯＳＦＥＴについて説明したが、Ｐチャンネルパ
ワーＭＯＳＦＥＴも同様に形成できることは当業者にと
って明らかである。
【００１７】
【発明の効果】本発明によれば、前記Ｐ型チャンネル領
域１６が前記Ｎ型拡散領域１５に形成されているので、
前記Ｐ型チャンネル領域１６の濃度分布はそれらの差分
で与えられて表面濃度が減少している。それ故、前記ゲ
ート絶縁膜１３のエッジ下であって前記Ｎ＋型拡散領域
１７に隣接する前記Ｐ型チャンネル領域１６のピーク濃
度が小さくなり、オン抵抗が小さく、しかもＮチャンネ
ルパワーＭＯＳＦＥＴの耐圧を維持しながらチャンネル
閾値電圧Ｖｔｈを下げることができる。
域１６が前記Ｎ型拡散領域１５に形成されているので、
前記Ｐ型チャンネル領域１６の濃度分布はそれらの差分
で与えられて表面濃度が減少している。それ故、前記ゲ
ート絶縁膜１３のエッジ下であって前記Ｎ＋型拡散領域
１７に隣接する前記Ｐ型チャンネル領域１６のピーク濃
度が小さくなり、オン抵抗が小さく、しかもＮチャンネ
ルパワーＭＯＳＦＥＴの耐圧を維持しながらチャンネル
閾値電圧Ｖｔｈを下げることができる。
【００１８】また、前記ＮチャンネルパワーＭＯＳＦＥ
Ｔを形成する際、。閾値電圧を設定するための工程が簡
単であり、製造工程が複雑化することがない。
Ｔを形成する際、。閾値電圧を設定するための工程が簡
単であり、製造工程が複雑化することがない。
【図１】本発明の実施例によるＮチャンネルパワーＭＯ
ＳＦＥＴの製造工程の一部を示す図である。
ＳＦＥＴの製造工程の一部を示す図である。
【図２】本発明の実施例によるＮチャンネルＭＯＳＦＥ
Ｔの製造工程の一部を示す図である。
Ｔの製造工程の一部を示す図である。
【図３】本発明の実施例によるＮチャンネルＭＯＳＦＥ
Ｔの製造工程の一部を示す図である。
Ｔの製造工程の一部を示す図である。
【図４】Ｐ型チャンネル領域における拡散深さに対する
不純物濃度を示す図である。
不純物濃度を示す図である。
【図５】従来のＮチャンネルパワーＭＯＳＦＥＴを示す
図である。
図である。
１１…Ｎ＋型半導体基板、１２…Ｎ−型半導体層、１３
…ゲート絶縁膜、１４…ノンドープのポリシリコン層、
１５…Ｎ型拡散領域、１６…Ｐ型チャンネル領域、１７
…Ｎ＋型拡散領域、１８…ポリシリコンゲート層
…ゲート絶縁膜、１４…ノンドープのポリシリコン層、
１５…Ｎ型拡散領域、１６…Ｐ型チャンネル領域、１７
…Ｎ＋型拡散領域、１８…ポリシリコンゲート層
Claims (3)
- 【請求項１】 ドレインとなる第１導電型の第１の半導
体層と、主面を有し前記第１の半導体層上に設けられ、
不純物濃度の低い前記第１導電型の第２の半導体層と、
前記主面からドープされると共に前記第２の半導体層に
形成され、チャンネルを形成する第２導電型の第３の半
導体層と、前記主面からドープされると共に前記第３の
半導体層に設けられ、ソースとなる前記第１導電型の第
４の半導体層と、前記主面に沿って形成され少なくとも
前記第３の半導体層を覆うように形成されたゲート絶縁
膜と、前記ゲート絶縁膜上に設けられたポリシリコンゲ
ート層とを備え、前記ゲート絶縁膜のエッジ下であって
前記第４の半導体層に隣接する前記第３の半導体層は減
少した表面濃度を有することを特徴とするパワーＭＯＳ
トランジスタ。 - 【請求項２】 ドレインとなる第１導電型の半導体基板
を用意する工程と、 前記半導体基板上に不純物濃度の低い前記第１導電型の
第１の半導体層をエピタキシャル法により形成する工程
と、 前記第１の半導体層上にゲート絶縁膜及びノンドープの
ポリシリコン層を順次形成する工程と、 前記ポリシリコン層及び前記ゲート絶縁膜を選択的に除
去する工程と、 前記第１の半導体層に前記第１導電型の不純物を選択的
に導入して前記第１導電型の第２の半導体層を形成する
工程と、 前記第２の半導体層に対して第２導電型の不純物をイオ
ン注入する工程と、 前記半導体基板を熱処理して前記第２の半導体層を追い
越し前記第１の前記半導体層中にチャンネルを形成する
前記第２導電型の第３の半導体層を形成する工程と、 前記第３の半導体層に前記第１導電型の不純物を選択的
に導入してソースとなる前記第１導電型の第４の半導体
層を形成する工程とからることを特徴とするパワーＭＯ
Ｓトランジスタの製造方法。 - 【請求項３】 前記第３の半導体層の濃度分布は前記第
２の半導体層の濃度分布との差分で与えられることを特
徴とする請求項２記載のパワーＭＯＳトランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9363870A JPH11186549A (ja) | 1997-12-18 | 1997-12-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9363870A JPH11186549A (ja) | 1997-12-18 | 1997-12-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186549A true JPH11186549A (ja) | 1999-07-09 |
Family
ID=18480399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9363870A Pending JPH11186549A (ja) | 1997-12-18 | 1997-12-18 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11186549A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102136427A (zh) * | 2010-12-24 | 2011-07-27 | 苏州华芯微电子股份有限公司 | 有效的实现低阈值电压mos器件的方法 |
-
1997
- 1997-12-18 JP JP9363870A patent/JPH11186549A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102136427A (zh) * | 2010-12-24 | 2011-07-27 | 苏州华芯微电子股份有限公司 | 有效的实现低阈值电压mos器件的方法 |
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