KR100270316B1 - 이종접합 쌍극자 트랜지스터를 이용한 집적화된 주입논리 소자제조 방법 - Google Patents

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Abstract

본 발명은 이종접합 쌍극자 트랜지스터를 이용한 집적화된 주입논리소자(I2L) 제조 방법에 관한 것으로, 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터의 경우에, 콜렉터 영역과 에미터 영역 간의 비를 증가시켜 상향 전류이득(up-beta)을 크게 하고 다수 콜렉터(multi-collector) 영역을 전기적으로 분리시키기 위하여, Be+이온을 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터의 부콜렉터층, 콜렉터층, 베이스층을 관통하고 그 아래에 있는 에미터층 상부에 도달하도록 주입시키는 방법을 사용하고, 수직 pnp 쌍극자 트랜지스터의 경우에, 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터 활성영역 외부의 베이스층 상에 수직 pnp쌍극자 트랜지스터의 콜렉터, 베이스, 에미터로서의 화합물반도체 에피층을 재성장시켜, 전류이득이 크고 베이스-콜렉터 접합 파괴전압이 큰 수직 pnp 쌍극자 트랜지스터를 제작하는 것이다. 그리고, Si+이온을 에미터캡층 깊이까지 형성하여 접지전극을 이 위에 형성하므로써, 입력전극 및 출력전극과 더불어 접지전극이 기판의 동일한 일면에 형성되기 때문에 완전한 평탄화를 이룰 수 있다.

Description

이종접합 쌍극자 트랜지스터를 이용한 집적화된 주입논리 소자 제조 방법
본 발명은 이종접합 쌍극자 트랜지스터(HBT: Heterojunction Bipolar Transistors)를 이용한 집적화된 주입논리(I2L: Intergrated Injection Logic, 이하 I2L이라 칭함) 소자 제조방법에 관한 것으로, 특히 pnp 쌍극자 트랜지스터와 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터를 이용한 I2L 소자를 제조하는 방법에 관한 것이다.
도1은 종래기술에 따라 제작한 I2L 소자의 단면도로서, 도1은 이웃하는 다른 I2L 소자와의 분리를 위한 Si+이온주입영역(10) 내에서 하나의 수직 pnp 쌍극자 트랜지스터(100)와 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터(200)가 함께 집적화된 것을 보여준다. 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터(200)의 콜렉터 영역은 Be+이온주입영역(9)에 의해 분리되어 있다. 도1을 참조하면, n+화합물 반도체층(2) 상에 순차적으로 에피택셜 성장된 n형화합물반도체층(3), p형화합물반도체층(4a) 및 n형화합물반도체층(5a)이 각각 에미터, 베이스 및 콜렉터를 이루어 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터(200)를 구성한다. 그리고, p형화합물반도체층(4b)과, n형화합물반도체층(5b) 및 n형화합물반도체층(5b) 내의 p+확산영역(6)이 각각 콜렉터, 베이스 및 에미터를 이루어 수직 pnp 쌍극자 트랜지스터(100)를 구성한다. 미설명 도면부호 '2'는 콜렉터 상층구조 이종접합 쌍극자 트랜지스터의 에미터캡층을, '11'은 I2L 소자의 입력전극을, '12'는 I2L 소자의 출력전극을, '13'은 I2L 소자의 주입전극을, '14'는 I2L 소자의 접지전극을 각각 나타낸다.
이렇듯, 종래에는 pnp 쌍극자 트랜지스터와 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터를 이용한 I2L 소자를 제조함에 있어, 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터(200)의 경우, Be+이온을 에미터층 상부에 도달하도록 주입하여 밴드갭이 큰 에미터층에 PN 접합을 형성시킨다. 이때 PN 접합의 턴-온 접압이 Np 접합보다 크기 때문에 전자는 Npn 트랜지스터의 베이스층으로 주입되어 상향전류 이득이 증가한다. 또한, 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터의 에미터(도면의 3)와 수직 pnp 쌍극자 트랜지스터의 베이스(도면의 5b) 합병 및 인접한 I2L 소자를 분리시키기 위하여 Si+이온주입을 사용한다.
한편, pnp 쌍극자 트랜지스터의 경우 전류이득이 큰 수직 pnp 쌍극자 트랜지스터(100)를 사용하고, 평탄화된 구조를 갖기 위하여 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터의 화합물반도체층들을 그대로 이용한다. 즉, 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터(200)의 콜렉터층(도면의 5a)에 Zn을 확산시켜 수직 pnp 쌍극자 트랜지스터(100)의 에미터 영역(도면의 6)이 되게 한다.
그런데, 이러한 종래기술은, 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터의 도핑농도 1×1016cm-3∼ 5×1016cm-3, 두께 3000Å ∼ 5000Å인 콜렉터층(도면의 5a)과 도핑농도 1×1019cm-3∼ 5×1019cm-3, 두께 500Å ∼ 1000Å인 베이스층(도면의 4a)이, 수직 pnp 쌍극자 트랜지스터의 베이스(도면의 5b)와 콜렉터(도면의 4b)로 각각 사용되기 때문에, 수직 pnp 쌍극자 트랜지스터의 베이스 저항이 크고, 수직 pnp 쌍극자 트랜지스터 베이스-콜렉터 접합의 파괴전압이 감소하는 문제점이 있다.
본 발명의 목적은 I2L 소자를 구성하는 pnp 쌍극자 트랜지스터와 콜렉터 상층구조 이종접합 쌍극자 트랜지스터 각각에 대하여 전류이득이 크고, 평탄화된 구조를 갖도록 하는 동시에, pnp 쌍극자 트랜지스터의 베이스 저항을 낮추고, 베이스-콜렉터 접합의 파괴전압을 증가시킬 수 있는 I2L 소자 제조방법을 제공하는데 있다.
도1은 종래기술에 따라 제작한 I2L 소자의 단면도,
도2a 내지 도2j는 본 발명의 일실시예에 따른 I2L 소자 제조 방법을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
201 : 반절연 화합물반도체기판 202 : 에미터캡층
203 : 에미터층 204 : 베이스층
205 : 콜렉터층 206 : 부콜렉터층
207a, 207b, 207c, 207d, 207e : 마스크(감광막)
208 : 절연막 209 : 제1에피층
210 : 제2에피층 211 : 제3에피층
212 : 제4에피층 213 : Be+이온주입영역
500 : 수직 pnp 쌍극자 트랜지스터 214 : Si+이온주입영역
215 : B+이온주입영역 216 : 입력전극
217 : 출력전극 218 : 주입전극
219 : 접지전극
상기 목적을 달성하기 위한 일특징적인 본 발명의 I2L 소자 제조방법은, 화합물반도체층 상에 제1도전형의 에미터캡층 및 에미터층, 제2도전형의 베이스층, 제1도전형의 콜렉터층 및 부콜렉터층을 순차적으로 형성하는 단계; 제1 쌍극자 트랜지스터의 활성영역 이외의 상기 부콜렉터층, 상기 콜렉터층을 선택적으로 식각 제거하는 단계; 상기 제1 쌍극자 트랜지스터의 활성영역과 이에 인접한 제2 쌍극자 트랜지스터가 형성될 영역을 마스킹하고 상기 베이층을 식각하는 단계; 상기 제2 쌍극자 트랜지스터가 형성될 영역의 상기 베이스층 상에 선택적으로 제2도전형의 제1에피층과 제1도전형의 제2에피층과 제2도전형의 제3에피층을 차례로 형성하는 단계; 노출된 상기 에미터층 상에 제1도전형의 제4에피층을 형성하는 단계; 상기 제1 쌍극자 트랜지스터의 활성영역에 적어도 한군데에 제2도전형 불순물 이온주입을 실시하되, 상기 이온주입 깊이가 상기 에미터층의 표면까지 이루어지도록 하는 단계; 상기 제1 쌍극자 트랜지스터와 상기 제2 쌍극자 트랜지스터를 덮는 마스크를 이용하여, 상기 에미터층을 관통하도록 제1도전형의 불순물 이온주입을 실시하는 단계; 상기 제3에피층의 가장자리에 제3불순물이온주입영역을 형성하는 단계; 및 상기 제3에피층과, 상기 부콜렉터층, 및 상기 제2도전형의 불순물 이온주입된 영역 상에 각각 주입전극, 출력전극, 입력전극을 형성하는 단계를 포함하여 이루어진다.
이상에서 설명한 본 발명의 I2L 소자 제조방법이 갖는 특징적 작용효과는 다음과 같다.
콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터의 경우, 상향 전류이득(up-beta)을 크게 하고, 다수 콜렉터(multi-collector) 영역을 전기적으로 분리시키기 위하여, Be+이온을 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터의 부콜렉터층, 콜렉터층, 베이스층을 관통하고 그 아래에 있는 에미터층 상부에 도달하도록 주입시킨다.
수직 pnp 쌍극자 트랜지스터의 경우, 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터 활성영역 외부의 베이스층 상에 수직 pnp쌍극자 트랜지스터의 콜렉터, 베이스, 에미터로서의 화합물반도체 에피층을 재성장시키기 때문에, 전류이득이 크고 베이스-콜렉터 접합 파괴전압이 큰 수직 pnp 쌍극자 트랜지스터를 제작할 수 있다.
그리고, 입력전극 및 출력전극과 더불어 접지전극이 기판의 동일한 일면에 형성되기 때문에(종래에는 접지전극이 기판의 뒷면에 형성됨) 완전한 평탄화를 이룰수 있다.
또한, 수직 pnp 쌍극자 트랜지스터의 베이스가 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터의 콜렉터층이 아닌 별도의 에피층에 형성되기 때문에, 수직 pnp 쌍극자 트랜지스터의 베이스 영역의 n형 불순물 도핑농도를 높일수 있어, 수직 pnp 쌍극자 트랜지스터의 베이스 영역의 저항을 낮출수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2j에는 본 발명의 일실시예에 따른 I2L 소자 제조 방법이 나타나 있다.
먼저, 도2a에 도시한 것과 같이, 반절연 화합물반도체(결정방향 (100)) 기판(201)상에 도핑농도 1×1018cm-3~ 8×1018cm-3, 두께 2000Å ~ 3000Å인 화합물반도체 에미터캡층(202), 도핑농도 1×1017cm-3~ 5×1017cm-3, 두께 1000Å ~ 2000Å이고 밴드갭이 베이스와 같은 화합물반도체층과 도핑농도 3×1017cm-3~ 7×1017cm-3, 두께 500Å ~ 1000Å이고 밴드갭이 베이스 보다 큰 화합물반도체층 부터 밴드갭이 베이스와 같은 화합물반도체층 까지 밴드갭을 선형적으로 감소시킨 화합물반도체층으로 구성된 n형의 에미터층(203), 도핑농도 1×1019cm-3~ 5×1019cm-3, 두께 500Å ~ 1000Å인 p형 화합물반도체인 베이스층(204), 도핑농도 1×1016cm-3~ 5×1016cm-3, 두께 3000Å ~ 5000Å인 n형 화합물반도체의 콜렉터층(205), 도핑농도 1×1018cm-3~ 7×1017cm-3, 두께 4000Å ~ 6000Å인 화합물반도체 부콜렉터층(206)을 성장시킨다. 부콜렉터층(206)과 에미터캡층(202)은 오믹접촉을 향상시키기 위한 것이다.
이어서, 도2b에 도시한 것과 같이 마스크(207a) 및 식각 공정을 통해 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터가 형성될 활성영역(도면의 "A") 외부의 부콜렉터층(206), 콜렉터층(205)을 식각한다.
이어서, 도2c에 도시한 것과 같이, 마스크(207b) 및 식각 공정으로, 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터의 활성영역(도면의 "A")과 수직 pnp 쌍극자 트랜지스터가 형성될 영역(도면의 "B") 이외의 베이스층(204)을 식각한다.
이어서, 도2d에 도시된 바와 같이 수직 pnp 쌍극자 트랜지스터가 형성될 영역(도면의 "B")을 제외한 영역에 절연막(208)을 형성한다. 이 절연막(208)은 후속 공정에서 수직 pnp 쌍극자 트랜지스터의 각 에피층을 형성할 때, 수직 pnp 쌍극자 트랜지스터가 형성될 영역(도면의 "B")에서 상기 에피층이 선택적으로 성장되도록 하기 위함이다.
이어서, 도2e에 도시한 것과 같이 수직 pnp 쌍극자 트랜지스터가 형성될 영역(도면의 "B")의 베이스층(204) 상에 수직 pnp 쌍극자 트랜지스터의 콜렉터용 p형 제1에피층(209), 베이스용 n형 제2에피층(210), 에미터용 p형 제3에피층(211)을 순차적으로 재성장시켜, 수직 pnp 쌍극자 트랜지스터(500)을 제조한다. 이때, 제1, 제2 및 제3 에피층은 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터의 부콜렉터층(206) 높이까지 재성장시킨다. 그리고 절연막(208)을 제거한다.
이어서, 도2f에 도시된 바와 같이 노출되어 있는 에미터층(203) 상에 n형 화합물반도체의 제4에피층(212)을 성장시켜 형성하는 바, 상기 제4에피층은 상기 콜렉터층(205)과 도핑농도가 같고, 두께가 상기 베이스층(204), 콜렉터층(205) 및 부콜렉터층(206)을 합한 것과 갖도록 형성한다. 제4에피층(212)은 성장시 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터 활성영역(도면의 "A") 상에도 재성장되나 이는 식각해 내면 된다.
이어서, 도2g에 도시한 것과 같이 마스크(207c) 및 Be+이온주입 공정을 통해 Be+이온주입영역(213)을 형성하는 바, 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터가 형성될 활성영역(도면의 "A")에 적어도 한군데 이온주입이 이루어지되 그 깊이가 상기 에미터층(203)의 표면까지 이루어진 Be+이온주입영역(213)을 형성하여, 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터의 콜렉터층(206, 205)을 전기적으로 여러개로 분리시킨다.
이어서, 도2h에 도시한 것과 같이 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터와 수직 pnp 쌍극자 트랜지스터(500)를 덮는 마스크(207d)를 형성하고, Si+이온주입 공정을 실시하되 이온주입시 이온이 에미터층(203)을 관통하고 그 아래에 있는 에미터캡층(202) 상부에 도달하도록 실시하여, Si+이온주입영역(214)을 형성하는바, Si+이온주입영역(214)은 인접한 I2L 소자를 전기적으로 분리시키는 역할을 할뿐 아니라, 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터의 에미터층(203)과 수직 pnp 쌍극자 트랜지스터의 베이스(도면의 210)를 전기적으로 연결 시켜준다.
이어서, 주입시킨 Be+이온과 Si+이온을 전기적으로 활성화 시킨 후, 도2i에 도시한 것과 같이 마스크(207e) 및 이온주입공정으로, 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터에 인접한 수직 pnp 쌍극자 트랜지스터의 에미터 영역인 제3에피층의 가장자리에 B+이온주입영역(215)을 형성하여 수직 pnp 쌍극자 트랜지스터의 에미터와 콜렉터가 단락되는 것을 방지한다.
끝으로, 도2j에 도시한 것과 같이 I2L소자의 입력전극(216), 출력전극(217), 주입전극(218) 및 접지전극(219)을 리프트 오프에 의해 각각 형성시키면, 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터와 수직 pnp 쌍극자 트랜지스터를 이용하여 완전하게 평탄화 된 I2L소자 제작이 완성된다. 입력전극(216)은 수직 pnp 쌍극자 트랜지스터(500)의 콜렉터 상에 형성되고, 출력전극(217)은 각 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터의 부콜렉터층(206) 상에 형성되며, 주입전극(218)은 수직 pnp 쌍극자 트랜지스터(500)의 에미터 상에 형성되고, 접지전극(218)은 인접한 소자 간의 분리를 위한 Si+이온주입영역(214) 상에 형성된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 I2L 소자 제조방법은, pnp 쌍극자 트랜지스터와 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터 각각에 대하여 전류이득이 크고, 평탄화된 구조를 갖도록 하는 동시에, pnp 쌍극자 트랜지스터의 베이스 저항을 낮추고, pnp 쌍극자 트랜지스터의 베이스-콜렉터 접합의 파괴전압을 증가시킬 수 있는 효과가 있다. 그리고 이를 이용하여 초고속 디지털 회로의 제작이 가능하다.

Claims (6)

  1. 이종접합 쌍극자 트랜지스터를 이용한 I2L 소자 제조방법에 있어서,
    화합물반도체층 상에 제1도전형의 에미터캡층 및 에미터층, 제2도전형의 베이스층, 제1도전형의 콜렉터층 및 부콜렉터층을 순차적으로 형성하는 단계;
    제1 쌍극자 트랜지스터의 활성영역 이외 영역의 상기 부콜렉터층, 상기 콜렉터층을 선택적으로 식각 제거하는 단계;
    상기 제1 쌍극자 트랜지스터의 활성영역과 이에 인접한 제2 쌍극자 트랜지스터가 형성될 영역을 마스킹하고 상기 베이층을 식각하는 단계;
    상기 제2 쌍극자 트랜지스터가 형성될 영역의 상기 베이스층 상에 선택적으로 제2도전형의 제1에피층과 제1도전형의 제2에피층과 제2도전형의 제3에피층을 차례로 형성하는 단계;
    노출된 상기 에미터층 상에 제1도전형의 제4에피층을 형성하는 단계;
    상기 제1 쌍극자 트랜지스터의 활성영역에 적어도 한군데에 제2도전형 불순물 이온주입을 실시하되, 상기 이온주입 깊이가 상기 에미터층의 표면까지 이루어지도록 하는 단계;
    상기 제1 쌍극자 트랜지스터와 상기 제2 쌍극자 트랜지스터를 덮는 마스크를 이용하여, 상기 에미터층을 관통하도록 제1도전형의 불순물 이온주입을 실시하는 단계;
    상기 제3에피층의 가장자리에 제3불순물이온주입영역을 형성하는 단계; 및
    상기 제3에피층과, 상기 부콜렉터층, 및 상기 제2도전형의 불순물 이온주입된 영역 상에 각각 주입전극, 출력전극, 입력전극을 형성하는 단계
    를 포함하여 이루어진 I2L 소자 제조방법.
  2. 제1항에 있어서,
    상기 제4에피층은 상기 콜렉터층과 도핑농도가 같고, 두께가 상기 베이스층, 상기 콜렉터층 및 상기 부쿨렉터층을 합한 것과 갖도록 형성하는 것을 특징으로 하는 I2L 소자 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제2도전형 불순물은 Be+이온임을 특징으로 하는 I2L 소자 제조방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제1도전형 불순물은 Si+이온임을 특징으로 하는 I2L 소자 제조방법.
  5. 제1항 또는 제2항에 있어서,
    상기 제3불순물은 B+이온임을 특징으로 하는 I2L 소자 제조방법.
  6. 제1항 또는 제2항에 있어서,
    상기 제1, 제2 및 제3 에피층을 형성하는 단계는,
    상기 제1, 제2 및 제3 에피층을 성장시키기 이전에 상기 제2 쌍극자 트랜지스터가 형성될 영역의 상기 베이스층 표면만을 노출시키는 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 I2L 소자 제조방법.
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