CN114335150B - 二极管及其制备方法 - Google Patents

Abstract

本发明提供一种二极管及其制备方法。其中，在衬底和导电层之间设置有隔离层，以避免形成的二极管与集成电路中的其他器件形成寄生效应，进而避免产生电流干扰和闩锁等问题。并且，第二区域、第二导电区域和第三导电区域形成的晶体管与第二导电区域、第三导电区域和第四区域形成的晶体管构成正反馈环路，以增强二极管的电流能力。同时，通过调节晶体管离子掺杂的浓度来提高二极管的反向击穿电压，增强其耐压能力。此外，本发明提供的二极管还设置有电阻层，用于加快晶体管的导通，提高二极管的响应速度。因此，本发明提供的二极管不仅避免了寄生晶体管对集成电路其他模块的影响，提高二极管的响应速度，还提高二极管的耐压值。

Description

二极管及其制备方法

技术领域

本发明涉及半导体技术领域，特别涉及一种二极管及其制备方法。

背景技术

二极管作为一种半导体基础器件，广泛应用于各种集成电路中。例如开关电源（Direct current-Direct current converter，DC-DC）中的起续流作用的续流二极管，以及栅极驱动电路中的自举二极管等。在这些电路中，要求二极管正向导通，并且正向流过大电流时正向压降尽可能小；二极管反向截止，即要求其反偏无电流或极小电流，击穿电压值则根据电路需求满足一定电压值。目前肖特基二极管基本可以满足以上要求，但多数集成电路制造工艺中并不能实现肖特基二极管或者高耐压肖特基二极管，且肖特基二极管在高温下具有反向漏电流大的缺陷。因此，肖特基二极管在集成电路中的应用有较大的局限性。

如图1所示的由P阱区（PW）和N深阱区（DeepNW）形成的二极管是一种集成电路中常见的二极管D1。PW通过P+区引出作为阳极，DeepNW通过N+区引出作为阴极。此二极管D1的反向击穿由DeepNW和PW的浓度决定，浓度越高，耐压值越高。但其缺点是PW、DeepNW和P衬底（P-sub）会形成寄生PNP晶体管P1。如图2所示为图1的等效电路图，二极管D1正向导通时，P1也导通，从而会有一部分电流流向P-sub，二极管D1的有效电流减小，同时流向P-sub的电流可能会引起对其他电路模块的干扰，在大电流情况下会引起电路闩锁效应甚至烧毁，因此该二极管D1的使用具有较大的局限性。

对此，图3为一种改进型二极管，图4为其等效电路图。其中，改进型二极管结构类似一个高压NPN晶体管N2，N2的基极和集电极短接作为阳极，发射极作为阴极。R2为集电极内部寄生电阻，P2为到P-sub的寄生PNP晶体管。当二极管D2正向导通时，N2同时导通，由于N2具有电流放大能力，二极管的电流能力得到加强，在R2的压降达到0.7V之前，P2不会导通。因此，通过增大器件的面积，减小器件的电流密度，或减小R2的阻值，使电阻R2上的电压小于0.7V，可以很大程度的抑制P2的导通。但在电流大到一定值的情况下，R2上的压降达到0.7V，P2仍然会导通。另外，此结构的反向耐压由N-和PW的击穿电压以及N-和DeepNW的穿通电压决定，受到各扩散区结深的工艺限制，纵向结构决定了其耐压很难做高，一般只能达到10~30V，并且很多工艺无法实现此结构。

因此，亟需一种新的二极管，以解决上述问题。

发明内容

本发明的目的在于提供一种二极管的制备方法，以解决如何避免寄生晶体管对集成电路其他模块的影响，如何提高二极管的响应速度，以及如何提高二极管的耐压值中的至少一个问题。

为解决上述技术问题，本发明提供一种二极管的制备方法，包括：

提供一衬底，所述衬底表面形成有隔离层；

在所述隔离层上形成导电层以及电阻层，所述导电层包括依次相接的第一导电区域、第二导电区域、第三导电区域和第四导电区域，且所述第一导电区域和所述第三导电区域具有第一导电类型，所述第二导电区域和第四导电区域具有第二导电类型；所述电阻层与所述第一导电区域和所述第三导电区域电连接，或者与所述第二导电区域和所述第四导电区域电连接。

可选的，在所述的二极管的制备方法中，所述在所述隔离层上形成导电层，包括：

在所述隔离层上形成导电材料层；

对所述导电材料层执行多次离子注入工艺，以形成所述导电层；

其中，所述第一导电区域和所述第三导电区域中掺杂的离子类型相同，所述第二导电区域和第四导电区域中掺杂的离子类型相同。

可选的，在所述的二极管的制备方法中，对所述第一导电区域所对应的部分所述导电材料层执行至少两次离子注入工艺，以形成相接的第一区域和第二区域；其中，所述第一区域中的离子掺杂浓度大于所述第二区域中的离子掺杂浓度，且所述第二区域与所述第二导电区域相接。

可选的，在所述的二极管的制备方法中，所述电阻层与所述第二区域和所述第三导电区域电连接。

可选的，在所述的二极管的制备方法中，对所述第四导电区域所对应的部分所述导电材料层执行至少两次离子注入工艺，以形成相接的第三区域和第四区域；其中，所述第三区域中的离子掺杂浓度小于所述第四区域中的离子掺杂浓度，且所述第三区域与所述第三导电区域相接。

可选的，在所述的二极管的制备方法中，所述电阻层与所述第三区域和所述第二导电区域电连接。

可选的，在所述的二极管的制备方法中，在对所述导电材料层执行多次离子注入工艺之前，所述方法包括：

刻蚀部分所述导电材料层，并形成与所述第一导电区域和所述第三导电区域相连，或者与所述第二导电区域和所述第四导电区域相连的电阻材料层；

对所述电阻材料层执行离子注入工艺，以形成所述电阻层。

可选的，在所述的二极管的制备方法中，所述电阻层具有第二导电类型。

可选的，在所述的二极管的制备方法中，在所述隔离层上形成导电层以及电阻层之后，所述方法还包括：

形成阳极金属层和阴极金属层；其中，所述阳极金属层与所述第一导电区域电连接，所述阴极金属层与所述第四导电区域电连接。

基于同一发明构思，本发明还提供一种二极管，包括：

衬底；

隔离层，所述隔离层覆盖于所述衬底上；

导电层，所述导电层位于所述隔离层上；其中，所述导电层包括依次相接的第一导电区域、第二导电区域、第三导电区域和第四导电区域，且所述第一导电区域和所述第三导电区域具有第一导电类型，所述第二导电区域和第四导电区域具有第二导电类型；

电阻层，所述电阻层位于所述隔离层上，且与所述第一导电区域和所述第三导电区域电连接，或者与所述第二导电区域和所述第四导电区域电连接。

综上所述，本发明提供一种二极管及其制备方法。其中，所述方法包括：提供一衬底，所述衬底表面形成有隔离层；在所述隔离层上形成导电层以及电阻层，所述导电层包括依次相接的第一导电区域、第二导电区域、第三导电区域和第四导电区域，且所述第一导电区域和所述第三导电区域具有第一导电类型，所述第二导电区域和第四导电区域具有第二导电类型；所述电阻层与所述第一导电区域和所述第三导电区域电连接，或者与所述第二导电区域和所述第四导电区域电连接。

可见，本发明在所述衬底和所述导电层之间设置有隔离层，以避免形成的所述二极管与集成电路中的其他器件形成寄生效应，进而避免产生电流干扰和闩锁等问题。并且，所述第一所述导电区域、所述第二导电区域和所述第三导电区域形成的晶体管与所述第二导电区域、所述第三导电区域和所述第四导电区域形成的晶体管构成正反馈环路，以增强所述二极管的电流能力。同时，通过调节晶体管离子掺杂的浓度来提高所述二极管的反向击穿电压，增强其耐压能力。此外，本发明还设置有电阻层，用于加快晶体管的导通，提高二极管的响应速度。

因此，本发明不仅避免了寄生晶体管对集成电路其他模块的影响，提高二极管的响应速度，还提高二极管的耐压值。

附图说明

图1是现有技术中的一种二极管的结构示意图；

图2是图1所示的一种二极管的等效电路图；

图3是现有技术中的一种二极管的结构示意图；

图4是图3所示的一种二极管的等效电路图；

图5是本发明实施例中的二极管制备方法的流程图；

图6-7是本发明实施例中的二极管制备方法过程中的半导体结构的示意图；

图8是本发明实施例中的一种二极管的结构示意图；

图9是本发明实施例中的电阻层的位置示意图；

图10是本发明实施例中的图8-9所示的二极管的等效电路图；

图11是本发明实施例中的一种二极管的结构示意图；

图12是本发明实施例中的电阻层的位置示意图；

图13是本发明实施例中的图11-12所示的二极管的等效电路图；

其中，附图标记为：

10-衬底；11-隔离层；12-导电层；121-第一导电区域；1211-第一区域；1212-第二区域；122-第二导电区域；123-第三导电区域；124-第四导电区域；1241-第三区域；1242-第四区域；13-电阻层；A-阳极金属层；C-阴极金属层。

具体实施方式

为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

本实施例提供一种二极管的制备方法，请参阅图5包括：

步骤一S10：提供一衬底，所述衬底表面形成有隔离层；

步骤二S20：在所述隔离层上形成导电层以及电阻层，所述导电层包括依次相接的第一导电区域、第二导电区域、第三导电区域和第四导电区域，且所述第一导电区域和所述第三导电区域具有第一导电类型，所述第二导电区域和第四导电区域具有第二导电类型；所述电阻层与所述第一导电区域和所述第三导电区域电连接，或者与所述第二导电区域和所述第四导电区域电连接。

可见，本实施例在所述衬底和所述导电层之间设置有隔离层，以避免形成的所述二极管与集成电路中的其他器件形成寄生效应，进而避免产生电流干扰和闩锁等问题。并且，所述第一所述导电区域、所述第二导电区域和所述第三导电区域形成的晶体管与所述第二导电区域、所述第三导电区域和所述第四导电区域形成的晶体管构成正反馈环路，以增强所述二极管的电流能力。同时，通过调节晶体管离子掺杂的浓度来提高所述二极管的反向击穿电压，增强其耐压能力。此外，本实施例还设置有电阻层，用于加快晶体管的导通，提高二极管的响应速度。因此，本实施例不仅避免了寄生晶体管对集成电路其他模块的影响，提高二极管的响应速度，还提高二极管的耐压值。

以下结合附图6-13具体介绍本实施例提供的所述二极管的制备方法。

步骤一S10：请参阅图6，提供一衬底10，所述衬底10表面形成有隔离层11。

所述衬底10可为后续工艺提供操作平台，其可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆，进一步的，所述衬底10可选为绝缘体上硅（silicon-on-insulator，SOI）基底、体硅（bulk silicon）基底、锗基底、锗硅基底、磷化铟(InP)基底、砷化镓(GaAs)基底或者绝缘体上锗基底等。

进一步的，在所述衬底10上成长一层隔离层11，以使得所述隔离层11覆盖于所述衬底10的表面。其中，形成所述隔离层11的目的在于，隔离所述衬底10和后继形成的器件膜层，从而避免形成的所述二极管与集成电路中的其他器件形成寄生效应，即不产生额外的衬底电流，进而避免产生电流干扰和闩锁等问题。优选的，所述隔离层11的材质为绝缘材质，包括但不限于为二氧化硅。形成所述隔离层11的工艺包括但不限于为热氧化工艺。

步骤二S20：请参阅图7-13，在所述隔离层11上形成导电层12以及电阻层13，所述导电层12包括依次相接的第一导电区域121、第二导电区域122、第三导电区域123和第四导电区域124，且所述第一导电区域121和所述第三导电区域123具有第一导电类型，所述第二导电区域122和第四导电区域124具有第二导电类型；所述电阻层13与所述第一导电区域121和所述第三导电区域123电连接，或者与所述第二导电区域122和所述第四导电区域124电连接。

进一步的，在本实施例中所述第一导电类型为P型，所述第二导电类型为N型。

本实施例中形成所述导电层12的工艺和形成所述电阻层13的工艺均包括离子注入工艺。对此，本实施例不限定形成所述导电层12和形成所述电阻层13的工艺的顺序，可以先形成所述导电层12再形成所述电阻层13，也可以先形成所述电阻层13再形成所述导电层12，亦可以在形成所述导电层12的过程中，形成所述电阻层13。其中，本实施例以先形成所述导电层12后形成所述电阻层13为例，具体介绍所述导电层12和所述电阻层13。

在形成所述隔离层11之后，在所述隔离层11上形成导电材料层。所述导电材料层的材质包括多晶硅，用于制备后续的导电层12和电阻层13。如图8所示，所述导电层12包括依次相接的第一导电区域121、第二导电区域122、第三导电区域123和第四导电区域124。即各区域依次相接，且所述第一导电区域121和所述第三导电区域123具有第一导电类型，即掺杂有P型离子；所述第二导电区域122和第四导电区域124具有第二导电类型，即掺杂有N型离子。对此，为形成所述依次相接的第一导电区域121、第二导电区域122、第三导电区域123和第四导电区域124，需要在所述导电材料层上依次形成对应的掩模层，以打开所述导电材料层上的目标区域，遮蔽所述导电材料层上的其他区域，再所述目标区域执行离子注入工艺，以分别形成掺杂有不同离子类型的导电区域。

其中，所述第一导电区域121分为第一区域1211和第二区域1212。虽然所述第一区域1211和所述第二区域1212所掺杂的离子种类均为P型，但掺杂的浓度不同，所述第一区域1211中的离子掺杂浓度大于所述第二区域1212中的离子掺杂浓度。因此，对所述第一导电区域121所对应的部分所述导电材料层执行至少两次离子注入工艺，以形成相接的第一区域1211和第二区域1212。其中，所述第一区域1211作为引出端，用于与后期形成的阳极金属层相接。所述第二区域1212、所述第二导电区域122和所述第三导电区域123形成PNP晶体管P3。其中，所述第二区域1212为晶体管P3的发射极，所述第二导电区域122为晶体管P3的基极，所述第三导电区域123为晶体管P3的集电极。

进一步的，对所述第四导电区域124所对应的部分所述导电材料层也需要执行至少两次离子注入工艺，以形成相接的第三区域1241和第四区域1242。可以理解的是，所述第四导电区域124分为第三区域1241和第四区域1242，且所述第三区域1241和所述第四区域1242内均掺杂有N型离子，所述第三区域1241中的离子掺杂浓度小于所述第四区域1242中的离子掺杂浓度，且所述第三区域1241与所述第三导电区域123相接。其中，所述第四区域1242作为引出端，用于与后期形成的阴极金属层相接。所述第二导电区域122、所述第三导电区域123和所述第三区域1241形成NPN晶体管N3。其中，所述第二导电区域122为晶体管N3的集电极，所述第三导电区域123为晶体管N3的基极，所述第三区域1241为晶体管N3的发射极。

请参阅图9，在形成所述导电层12之前，需要形成一掩模层以遮蔽部分所述导电材料层，用于形成所述电阻层13。为便于所述电阻层13与所述导电层12的电连接，优选的，所述电阻层13设置于所述导电层的纵向位置，即沿X轴所在方向设置。在形成所述导电层12之后，形成阻挡层遮蔽所述导电层12，并去除掩模层，以暴露出所述电阻层13所对应的部分所述导电材料层。继而，在所述部分导电材料层上形成图案化掩模层，并以所述图案化掩模层刻蚀所述部分导电材料层。最后，对刻蚀后的所述导电材料层执行离子注入工艺，以形成所述电阻层13。本实施例中所述电阻层13中掺杂有N型离子，在其他实施例中，可以掺杂P型离子。

进一步的，在一个实施例中，所述电阻层13与所述第三区域1241和所述第二导电区域122电连接。如图10所示的等效电路图，所述电阻层13为连接所述晶体管N3的集电极和发射极的R3。其中，电阻R3的阻值可以通过调整所述电阻层13的宽度和长度来实现。当阳极A为高电压，阴极C为低电压时，晶体管P3的发射极结正偏，电阻R3为晶体管P3提供基极电流，促进晶体管P3快速导通，晶体管P3导通后会使得晶体管N3快速导通。由于晶体管N3和晶体管P3均有较强的电流放大能力，且晶体管N3和晶体管P3形成正反馈环路，使得晶体管P3和晶体管N3快速进入深饱和态，此时阳极A到阴极C的电压差为0.7V左右，等效为PN结二极管的正向压降，但由于晶体管N3和晶体管P3的放大能力使其电流能力远强于普通二极管。当阳极A为低电压，阴极C为高电压时，晶体管P3的发射结反偏，从阴极A到阳极C之间没有电流流过，即等效于普通二极管的反偏状态。可以理解的是，电阻R3的作用是为了加速晶体管P3的导通，提高二极管的响应速度。

在另一个实施例中，如图11-13所示，所述电阻层13与所述第二区域121和所述第三导电区域123电连接。可以理解的是，所述第二区域1212、所述第二导电区域122和所述第三导电区域123形成PNP晶体管P4。所述第二导电区域122、所述第三导电区域123和所述第三区域1241形成NPN晶体管N4。其中，所述第二区域1212为晶体管P4的发射极，所述第二导电区域122为晶体管P4的基极，所述第三导电区域123为晶体管P4的集电极；所述第二导电区域122为晶体管N4的集电极，所述第三导电区域123为晶体管N4的基极，所述第三区域1241为晶体管N4的发射极。所述电阻层13连接所述晶体管P4的集电极和发射极。

如图13所示，所述电阻层13位等效电阻R4，当阳极A为高电压，阴极C为低电压时，晶体管N4的发射极结正偏，电阻R4为N4提供基极电流，促进晶体管N4快速导通，晶体管N4导通后会使得晶体管P4快速导通。同样，由于晶体管N4和晶体管P4均有较强的电流放大能力，且晶体管N4和晶体管P4形成正反馈环路，使得晶体管P4和晶体管N4快速进入深饱和态，此时阳极到阴极的电压差为0.7V左右，等效为PN结二极管的正向压降，但由于晶体管N4和晶体管P4的放大能力使其电流能力远强于普通二极管。当阳极A为低电压，阴极C为高电压时，晶体管N4的发射结反偏，从阴极C到阳极A之间没有电流流过，即等效于普通二极管的反偏状态。可以理解的是，电阻R4的作用是为了加速晶体管N4的导通，提高二极管的响应速度。

可见，本实施例提供的所述二极管通过设置电阻R4或R3用于晶体管的导通效率。虽然在没有电阻R4或R3的情况下，晶体管P4和或晶体管N3的集电极-发射极存在较小漏电流，晶体管P4和或晶体管N3仍然能够导通，最终形成正反馈，使得所述隔离型高压二极管阳极到阴极电压为0.7V。但设置电阻R4或R3提高了晶体管的导通效率，从而大幅度提高二极管的响应速度，提高器件性能。

进一步的，在所述隔离层11上形成导电层12以及电阻层13之后，所述方法还包括：形成阳极金属层A和阴极金属层C；其中，所述阳极金属层A与所述第一区域1211电连接，所述阴极金属层C与所述第四区域1242电连接。其中，所述阳极金属层A和所述阴极金属层C，可选的为金属互连结构，或者仅为金属接触孔，亦或者仅为金属层。

进一步的，所述第二区域1212、所述第二导电区域122、所述第三导电区域123、所述第三区域1241和所述电阻层13中的离子掺杂浓度可以相同或不同，本实施例对此不做具体限定。其中，图8-10所示的二极管的其反向击穿电压取决于晶体管P3的发射结反向击穿电压、晶体管P3的集电极-发射极穿通电压和晶体管N3的发射结反向击穿电压。其中，晶体管P3的发射结反向击穿电压主要由第二区域1212和第二导电区域122的离子掺杂浓度决定，可通过调整第二区域1212和第二导电区域122的离子掺杂浓度，以实现高击穿电压。而晶体管P3的集电极-发射极穿通电压主要取决于其基区宽度和离子掺杂浓度，即第二导电区域122的宽度和离子掺杂浓度。因所述二极管结构为扩散在多晶硅上的横向结构，故不存在纵向结深问题，晶体管P3很容易实现较高的集电极-发射极穿通电压。晶体管N3的发射结反向击穿电压主要由第三导电区域123和第三区域1241的离子掺杂浓度决定，即通过调整第三导电区域123和第三区域1241的离子掺杂浓度很容易实现高击穿电压。

进一步的，如图11-13所示的二极管，其反向击穿电压取决于晶体管N4的发射结反向击穿电压、晶体管N4的集电极-发射极穿通电压和晶体管P4的发射结反向击穿电压。晶体管N4的发射结反向击穿电压主要由第三导电区域123和第三区域1241的离子掺杂浓度决定，通过调整第三导电区域123和第三区域1241的离子掺杂浓度很容易实现高击穿电压；而晶体管N4的集电极-发射极穿通电压主要取决于其基区宽度和离子掺杂浓度，即第三导电区域123的宽度和离子掺杂浓度，因所述二极管结构为扩散在多晶硅上的横向结构，不存在纵向结深问题，晶体管N4很容易实现较高的集电极-发射极穿通电压；晶体管P4的发射结反向击穿电压主要由第二区域1212和第二导电区域122的离子掺杂浓度决定，通过调整第二区域1212和第二导电区域122的离子掺杂浓度很容易实现高击穿电压。

因此，经申请人验证，在常规工艺中，本实施例提供的所述二极管能够很容易实现30V以上的反向击穿电压，解决了普通高压二极管的工艺局限性问题。

基于同一发明构思，本实施例还提供一种二极管，包括：

衬底10；

隔离层11，所述隔离层11覆盖于所述衬底10上；

导电层12，所述导电层12位于所述隔离层上；其中，所述导电层12包括依次相接的第一导电区域121、第二导电区域122、第三导电区域123和第四导电区域124，且所述第一导电区域121和所述第三导电区域123具有第一导电类型，所述第二导电区域122和第四导电区域124具有第二导电类型；其中，所述第一导电区域121分为第一区域1211和第二区域1212，所述第一区域1211中的离子掺杂浓度高于所述第二区域1212中的离子掺杂浓度；所述第四导电区域124分为第三区域1241和第四区域1242，所述第四区域1242中的离子掺杂浓度高于所述第三区域1241中的离子掺杂浓度；

电阻层13，所述电阻层13位于所述隔离层11上，且与所述第一导电区域121和所述第三导电区域123电连接，或者与所述第二导电区域122和所述第四导电区域124电连接；具体的，所述电阻层13与所述第二区域1212和所述第三导电区域123电连接，或者所述电阻层13与所述第三区域1241和所述第二导电区域122电连接；

阳极金属层A和阴极金属层C；其中，所述阳极金属层A与所述第一区域1211电连接，所述阴极金属层C与所述第四区域1242电连接。

综上所述，本实施例提供一种二极管及其制备方法。其中，在所述衬底10和所述导电层12之间设置有隔离层11，以避免形成的所述二极管与集成电路中的其他器件形成寄生效应，进而避免产生电流干扰和闩锁等问题。并且，所述第二区域1212、所述第二导电区域122和所述第三导电区域123形成的晶体管与所述第二导电区域122、所述第三导电区域123和所述第四区域1241形成的晶体管构成正反馈环路，以增强所述二极管的电流能力。同时，通过调节晶体管离子掺杂的浓度来提高所述二极管的反向击穿电压，增强其耐压能力。此外，本实施例提供的所述二极管还设置有电阻层13，用于加快晶体管的导通，提高二极管的响应速度。因此，本实施例提供的所述二极管不仅避免了寄生晶体管对集成电路其他模块的影响，提高二极管的响应速度，还提高二极管的耐压值。

此外还应该认识到，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。

Claims (10)

1.一种二极管的制备方法，其特征在于，包括：

提供一衬底，所述衬底表面形成有隔离层；

在所述隔离层上形成导电层以及电阻层，所述导电层包括依次相接的第一导电区域、第二导电区域、第三导电区域和第四导电区域，且所述第一导电区域和所述第三导电区域具有第一导电类型，所述第二导电区域和第四导电区域具有第二导电类型；所述电阻层与所述第一导电区域和所述第三导电区域电连接，或者与所述第二导电区域和所述第四导电区域电连接。

2.根据权利要求1所述的二极管的制备方法，其特征在于，所述在所述隔离层上形成导电层，包括：在所述隔离层上形成导电材料层；对所述导电材料层执行多次离子注入工艺，以形成所述导电层；其中，所述第一导电区域和所述第三导电区域中掺杂的离子类型相同，所述第二导电区域和第四导电区域中掺杂的离子类型相同。

3.根据权利要求2所述的二极管的制备方法，其特征在于，对所述第一导电区域所对应的部分所述导电材料层执行至少两次离子注入工艺，以形成相接的第一区域和第二区域；其中，所述第一区域中的离子掺杂浓度大于所述第二区域中的离子掺杂浓度，且所述第二区域与所述第二导电区域相接。

4.根据权利要求3所述的二极管的制备方法，其特征在于，所述电阻层与所述第二区域和所述第三导电区域电连接。

5.根据权利要求2所述的二极管的制备方法，其特征在于，对所述第四导电区域所对应的部分所述导电材料层执行至少两次离子注入工艺，以形成相接的第三区域和第四区域；其中，所述第三区域中的离子掺杂浓度小于所述第四区域中的离子掺杂浓度，且所述第三区域与所述第三导电区域相接。

6.根据权利要求5所述的二极管的制备方法，其特征在于，所述电阻层与所述第三区域和所述第二导电区域电连接。

7.根据权利要求2所述的二极管的制备方法，其特征在于，在对所述导电材料层执行多次离子注入工艺之前，所述方法包括：

刻蚀部分所述导电材料层，并形成与所述第一导电区域和所述第三导电区域相连，或者与所述第二导电区域和所述第四导电区域相连的电阻材料层；

对所述电阻材料层执行离子注入工艺，以形成所述电阻层。

8.根据权利要求2所述的二极管的制备方法，其特征在于，所述电阻层具有第二导电类型。

9.根据权利要求1所述的二极管的制备方法，其特征在于，在所述隔离层上形成导电层以及电阻层之后，所述方法还包括：

形成阳极金属层和阴极金属层；其中，所述阳极金属层与所述第一导电区域电连接，所述阴极金属层与所述第四导电区域电连接。

10.一种二极管，其特征在于，采用如权利要求1-9中任意一项所述的二极管的制备方法制备而成，包括：衬底；隔离层，所述隔离层覆盖于所述衬底上；导电层，所述导电层位于所述隔离层上；其中，所述导电层包括依次相接的第一导电区域、第二导电区域、第三导电区域和第四导电区域，且所述第一导电区域和所述第三导电区域具有第一导电类型，所述第二导电区域和第四导电区域具有第二导电类型；电阻层，所述电阻层位于所述隔离层上，且与所述第一导电区域和所述第三导电区域电连接，或者与所述第二导电区域和所述第四导电区域电连接。

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