JPH03273675A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、外部からの静電気に対して半導体チップ上に
形成された回路を保護するための静電気保護回路を有す
る半導体装置に関する。

従来の技術 集積回路半導体装置は、取り扱う人や物質等に帯電して
いた静電気が外部端子リードを介して外囲部内に収納さ
れた半導体チップに印加されることにより集積回路を構
成する素子を破壊するいわゆる静電気破壊故障を発生し
やすい。この静電気破壊防止のためチップ周辺部に設け
られたボンディングパッド用電極には、金属配線パター
ンを介してＰＮダイオードが接続され、これにより外部
から印加された静電気を吸収することで、内部回路を保
護する方法が広く用いられている。

従来の静電気破壊防止用として一般的に用いられている
ブレーナ型ＰＮダイオードの構造について第２図を用い
て説明する。通常、静電気破壊防止用ＰＮダイオードは
以下に示す２種のダイオードのうち１種のみを使用する
場合と２種とも使用する場合があるが、ここでは２種と
も使用した場合の静電気破壊防止用ＰＮダイオード構成
について説明する。

第１のＰＮダイオードはチップ表面に形成されたＰ型下
層領域２１内にＮ型上層領域２２が設けられたＰＮダイ
オードである。この第１のＰＮダイオードの前記Ｎ型上
層領域２２は金属配線２３とコンタクト部２４で電気的
に接続された上、金属配線２３を介してボンディングパ
ッド用金属電極２５と電気的に結線され、かつ前記Ｐ型
下層領域２１はコンタクト部２６で電気的に接続された
上、金属配線２７を介して低電位設定電源用金属配線パ
ターン２８に結線された構造である。また第２のＰＮダ
イオードはチップ表面に形成されたＮ型下層領域２９内
にＰ型上層領域３０が設けられたＰＮダイオードである
。この第２のＰＮダイオードのＰ型上層領域３０は金属
配線３１とコンタクト部３２で電気的に接続された上、
金属配線３１を介してボンディングパッド用金属電極２
５と電気的に結線され、かつＮ型下層領域２９はコンタ
クト部３３で電気的に接続された上、金属配線３４を介
して高電位設定電源用配線パターン３５と結線された構
造となっている。なお第１および第２のＰＮダイオード
は分離領域３６で囲まれている。

以上説明した第１あるいは第２のＰＮダイオードが同図
に示すようにボンディングパッド用電極ごとに制別に配
置されることで従来の内部回路の静電気破壊防止がなさ
れていた。

発明が解決しようとする課題 半導体集積回路は製造技術の進歩にともない微細化が進
行しているが、静電気破壊防止用ＰＮダイオードの場合
、静電気耐量を維持する上で、内部回路のように単純に
は縮小化ができないのが現状である。このため集積回路
の微細化によるチップ面積の縮小化にともなってチップ
面積全体に占める静電気破壊防止用ＰＮダイオードの面
積比率が増大する傾向にあり、チップの縮小化の妨げに
なる場合があった。このため従来の静電気破壊防止用Ｐ
Ｎダイオードに代えて面積効率の高いダイオード構造の
開発が望まれていた。

本発明は上記課題を解決するもので、従来の静電気耐量
を維持しつつ、ＰＮダイオード占有面積の縮小化を容易
に実現できるＰＮダイオードを有する半導体装置を提供
することを目的としている。

課題を解決するための手段 本発明は上記目的を達成するために、半導体チップ表面
に形成されたＰ型とＮ型の下層領域と、Ｐ型下層領域内
に設けられた複数個のＮ型上層領域と、Ｎ型下層領域内
に設けられた複数個のＰ型上層領域と、Ｎ型上層領域お
よびＰ型上層領域の各々１つに結線された複数個のボン
ディングパッド用電極と、Ｐ型下層領域に結線された低
電位設定電源用配線パターンと、Ｎ型下層領域に結線さ
れた高電位設定電源用配線パターンとを有する構成から
なる。

作用 本発明は上記した構成により、一導電型の下層領域内に
複数個の逆導電型の上層領域を設けているので、静電気
破壊防止用ＰＮダイオードの占有面積が大幅に減少する
。

実施例 以下、本発明の一実施例について第１図を参照しながら
説明する。

同図において、Ｐ型下層領域１内に２つのＮ型上層領域
２ａ、２ｂが設けられ、一方のＮ型上層領域２ａは金属
配線３を介してボンディングパッド用電極４と結線され
、他方のＮ型上層領域２ｂは金属配線４を介してボンデ
ィングパッド用電極５と結線されている。さらにＰ型下
層領域１は低電位設定電源用配線パターン６に結線され
ている。この構造によって１つのＰ型下層領域１内にＮ
型上層領域２ａ、２ｂを設けたＰＮダイオードを２つの
ボンディングパッド用金属電極４，５間で共有化するこ
とができる。また後者のＰＮダイオードについても同様
に１つのＮ型下層領域７内に２つのＰ型導電層領域８ａ
、８ｂが設けられ、一方のＰ型上層領域８ａはボンディ
ングパッド用電極４と結線され、他方のＰ型上層領域８
ｂはボンディングパッド用電極９と結線されている。さ
らにＮ型下層領域７は高電位設定電源用配線パターン１
０に結線されている。この構造によって１つのＮ型下層
領域７に形成された２つのＰ型上層領域８ａ、８ｂを２
つのボンディングパッド用電極４，９間で共有すること
ができる。

以上説明した構造によって従来、ボンディングパッドご
とに制別に設けていたダイオードを隣接するボンディン
グパッド間で共有化することにより大幅に静電気破壊防
止用ＰＮダイオードのチップ占有面積の縮小化が可能と
なった。

なお、本実施例では、１つの例えばＮ型下層領域７内に
形成された２つのＮ型上層領域８ａ、８ｂを、それぞれ
２つのボンディングパッド用電極に結線する場合につい
て述べたが、３つ以上のＮ型上層領域を設けて、３つ以
上のボンディングパッド用電極に結線することもできる
。

また、本実施例は下層領域がＰ型とＮ型の両方を有する
場合について述べたが、どちらか一方のみを用いた場合
も存在する。

発明の効果 以上の実施例から明らかなように本発明は、導電型の下
層領域内に複数個の逆導電型の上層領域を設けているの
で、ＰＮダイオード占有面積を大幅に縮小することがで
き、これによって面積効率の高い静電気破壊防止用ＰＮ
ダイオードを有する半導体装置を提供することができる
。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体装置の部分平面図、
第２図は従来の半導体装置の部分平面図である。 １・・・・・・Ｐ型下層領域、２ａ、２ｂ・・・・・・
Ｎ型上層領域、４，５．９・・・・・・ボンディングパ
ッド用電極、６・・・・・・低電位設定電源用配線パタ
ーン、７・・・・・・Ｎ型下層領域、８ａ、８ｂ・・・
・・・Ｐ型上層領域、１０・・・・・・高電位設定電源
用配線パターン。

Claims (2)

【特許請求の範囲】
1. （１）半導体チップ表面に形成されたＰ型とＮ型の下層
   領域と、前記Ｐ型下層領域内に設けられた複数個のＮ型
   上層領域と、前記Ｎ型下層領域内に設けられた複数個の
   Ｐ型上層領域と、前記Ｎ型上層領域およびＰ型上層領域
   の各々１つに結線された複数個のボンディングパッド用
   電極と、前記Ｐ型下層領域に結線された低電位設定電源
   用配線パターンと、前記Ｎ型下層領域に結線された高電
   位設定電源用配線パターンとを有する半導体装置。
2. （２）半導体チップ表面に形成された一導電型の下層領
   域と、その一導電型の下層領域内に設けられた複数個の
   逆導電型の上層領域と、その上層領域の各々１つに結線
   された複数個のボンディングパッド用電極と、前記下層
   領域に結線された低電位または高電位設定電源用配線パ
   ターンを有する半導体装置。