JPH05114847A - 半導体リレー - Google Patents
半導体リレーInfo
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- JPH05114847A JPH05114847A JP4097422A JP9742292A JPH05114847A JP H05114847 A JPH05114847 A JP H05114847A JP 4097422 A JP4097422 A JP 4097422A JP 9742292 A JP9742292 A JP 9742292A JP H05114847 A JPH05114847 A JP H05114847A
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- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
- H03K17/785—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling field-effect transistor switches
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- Power Engineering (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 常閉半導体リレーの遷移状態に対する感知程
度を減少する。 【構成】 本発明の半導体リレーは、入力端子とリレー
の出力（４、４’）に接続される２個の出力端子とを有
し、制御信号に応答する少なくとも一つの出力トランジ
スタ（２、３）と、前記制御信号の解除に応じて、出力
トランジスタ入力端子（１２）を２個の出力端子のうち
の第１の出力端子（１１）に放電する切り替え手段
（９）と、前記切り替え手段に接続されて、前記切り替
え手段により入力端子の放電を緩和する手段（１０また
は１６）とからなり、前記制御信号はリレーが導通状態
または非導通状態かを決定することを特徴とする。
度を減少する。 【構成】 本発明の半導体リレーは、入力端子とリレー
の出力（４、４’）に接続される２個の出力端子とを有
し、制御信号に応答する少なくとも一つの出力トランジ
スタ（２、３）と、前記制御信号の解除に応じて、出力
トランジスタ入力端子（１２）を２個の出力端子のうち
の第１の出力端子（１１）に放電する切り替え手段
（９）と、前記切り替え手段に接続されて、前記切り替
え手段により入力端子の放電を緩和する手段（１０また
は１６）とからなり、前記制御信号はリレーが導通状態
または非導通状態かを決定することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体リレーに関し、特
に常閉節点を有する半導体リレーに関する。
に常閉節点を有する半導体リレーに関する。
【０００２】
【従来の技術】リレーは一般に二つの基本的の型、すな
わち、Ａ型（常開）とＢ型（常閉）とを有する。多くの
半導体リレーは常開型、すなわちＡ型で、リレーは動作
指令が来るまで、非導通である。このタイプのリレーは
モノリシック化ハイブリッドで形成され、個々の要素は
非導通の基板（例えば、セラミック基板またはポリイミ
ド基板）に形成されている。常閉型、すなわちＢ型の半
導体リレーはＡ型に比べて、市販されている数が少な
い。上記の理由で、多くのＢ型のリレーもハイブリッド
構成である。常閉型リレーがモノシリックで形成されな
い主な理由は、それが開いた状態にあるとき、その出力
端子の遷移状態にリレーが影響されやすい（敏感だ）か
らである。
わち、Ａ型（常開）とＢ型（常閉）とを有する。多くの
半導体リレーは常開型、すなわちＡ型で、リレーは動作
指令が来るまで、非導通である。このタイプのリレーは
モノリシック化ハイブリッドで形成され、個々の要素は
非導通の基板（例えば、セラミック基板またはポリイミ
ド基板）に形成されている。常閉型、すなわちＢ型の半
導体リレーはＡ型に比べて、市販されている数が少な
い。上記の理由で、多くのＢ型のリレーもハイブリッド
構成である。常閉型リレーがモノシリックで形成されな
い主な理由は、それが開いた状態にあるとき、その出力
端子の遷移状態にリレーが影響されやすい（敏感だ）か
らである。
【０００３】
【発明が解決しようとする課題】モノリシックで形成さ
れたＢ型の半導体リレーは、充分な量のの遷移状態が、
非導通状態にあるリレーの出力端子に起こると、導通状
態になることが知られている。それ故に、本発明の目的
は常閉半導体リレーの遷移状態に対する感知程度を減少
することである。
れたＢ型の半導体リレーは、充分な量のの遷移状態が、
非導通状態にあるリレーの出力端子に起こると、導通状
態になることが知られている。それ故に、本発明の目的
は常閉半導体リレーの遷移状態に対する感知程度を減少
することである。
【０００４】
【課題を解決するための手段】前記課題を解決する為
に、本発明の半導体リレーは、入力端子とリレーの出力
（４、４’）に接続される２個の出力端子とを有し、制
御信号に応答する少なくとも一つの出力トランジスタ
（２、３）と、前記制御信号の解除に応じて、出力トラ
ンジスタ入力端子（１２）を２個の出力端子のうちの第
１の出力端子（１１）に放電する切り替え手段（９）
と、前記切り替え手段に接続されて、前記切り替え手段
により入力端子の放電を緩和する手段（１０または１
６）とからなり、 前記制御信号はリレーが導通状態ま
たは非導通状態かを決定することを特徴とする。
に、本発明の半導体リレーは、入力端子とリレーの出力
（４、４’）に接続される２個の出力端子とを有し、制
御信号に応答する少なくとも一つの出力トランジスタ
（２、３）と、前記制御信号の解除に応じて、出力トラ
ンジスタ入力端子（１２）を２個の出力端子のうちの第
１の出力端子（１１）に放電する切り替え手段（９）
と、前記切り替え手段に接続されて、前記切り替え手段
により入力端子の放電を緩和する手段（１０または１
６）とからなり、 前記制御信号はリレーが導通状態ま
たは非導通状態かを決定することを特徴とする。
【０００５】
【実施例】まずここでは、信号が入力したときに、リレ
ーは、活性化即ち動作するとする。前述したように、一
般的にリレーは２つの状態、すなわち、非活性状態（通
常状態）と活性状態とを有する。Ｂ型のリレーでは、非
活性状態とは常閉を意味し、その出力端子間は低抵抗で
ある、すなわち、接点は閉じられている。逆にＢ型のリ
レーが活性化されると、出力端子間に高い抵抗のバスが
形成される。すなわち、接点は開いた状態になる。
ーは、活性化即ち動作するとする。前述したように、一
般的にリレーは２つの状態、すなわち、非活性状態（通
常状態）と活性状態とを有する。Ｂ型のリレーでは、非
活性状態とは常閉を意味し、その出力端子間は低抵抗で
ある、すなわち、接点は閉じられている。逆にＢ型のリ
レーが活性化されると、出力端子間に高い抵抗のバスが
形成される。すなわち、接点は開いた状態になる。
【０００６】図１に本発明の一実施例であるリレーを示
す。半導体リレー１は出力端子４、４’に接続された出
力トランジスタ２、３を有する。結合手段であるフォト
ダイオード６は入力端子８、８’からの制御信号を出力
トランジスタ２、３の共通の入力端子（共通入力端子１
２）と出力端子（ノード１１）に接続する。スイッチ９
は、制御信号が取り除かれたとき、ターンオンして、入
力端子（共通入力端子１２）の電荷を出力トランジスタ
２、３の出力端子（ノード１１）に放電させる。スイッ
チ９に直列に抵抗１０が配置され、スイッチ９が出力ト
ランジスタ２、３の入力端子１２を放電するのを遅延さ
せ、半導体リレー１の出力端子４、４’の間に発生する
遷移状態に対する感知度を減少させる。
す。半導体リレー１は出力端子４、４’に接続された出
力トランジスタ２、３を有する。結合手段であるフォト
ダイオード６は入力端子８、８’からの制御信号を出力
トランジスタ２、３の共通の入力端子（共通入力端子１
２）と出力端子（ノード１１）に接続する。スイッチ９
は、制御信号が取り除かれたとき、ターンオンして、入
力端子（共通入力端子１２）の電荷を出力トランジスタ
２、３の出力端子（ノード１１）に放電させる。スイッ
チ９に直列に抵抗１０が配置され、スイッチ９が出力ト
ランジスタ２、３の入力端子１２を放電するのを遅延さ
せ、半導体リレー１の出力端子４、４’の間に発生する
遷移状態に対する感知度を減少させる。
【０００７】上述したように、出力トランジスタ２、３
は半導体リレー１の出力端子４、４’に接続されてい
る。出力トランジスタ２、３は、ここではディプレーシ
ョンモードでＮチャンネルの拡散ＭＯＳ（ＤＭＯＳ）ト
ランジスタである。出力トランジスタ２、３はトランジ
スタをターンオフさせるために、負電圧がそのゲートに
かかるまでは通常導通状態である。そのため、ここで
は、半導体リレー１は常閉（Ｂ型リレー）である。この
２個の出力トランジスタ２、３は直列に配置されて、出
力端子４、４’にかかる電流の極性を制御している。図
示はしてないが、出力トランジスタ２、３のソースとド
レーンの間に組み込みダイオードを配置して、トランジ
スタに逆バイアスがかかった場合、トランジスタを保護
することもできる。この出力トランジスタ２、３は共通
のノード１１（ここでは出力トランジスタ２、３のソー
ス）と共通の入力端子１２とを有し、その間に電圧が出
力トランジスタ２、３を制御するためにかけられる。
は半導体リレー１の出力端子４、４’に接続されてい
る。出力トランジスタ２、３は、ここではディプレーシ
ョンモードでＮチャンネルの拡散ＭＯＳ（ＤＭＯＳ）ト
ランジスタである。出力トランジスタ２、３はトランジ
スタをターンオフさせるために、負電圧がそのゲートに
かかるまでは通常導通状態である。そのため、ここで
は、半導体リレー１は常閉（Ｂ型リレー）である。この
２個の出力トランジスタ２、３は直列に配置されて、出
力端子４、４’にかかる電流の極性を制御している。図
示はしてないが、出力トランジスタ２、３のソースとド
レーンの間に組み込みダイオードを配置して、トランジ
スタに逆バイアスがかかった場合、トランジスタを保護
することもできる。この出力トランジスタ２、３は共通
のノード１１（ここでは出力トランジスタ２、３のソー
ス）と共通の入力端子１２とを有し、その間に電圧が出
力トランジスタ２、３を制御するためにかけられる。
【０００８】フォトダイオード６は光エミッタ７により
照射されたことにより、電圧と電流を生成する。この光
エミッタ７は一般的に光放射ダイオードである。そし
て、光エミッタ７は入力端子８、８’に接続されて、そ
こにリレー制御信号が印加される。フォトダイオード６
による電圧と電流の生成については、公知であるので触
れない。フォトダイオード６はそれが照射されたとき
に、所定の電圧を発生するバッテリとして動作する。た
だし、この所定の電圧は出力トランジスタ２、３を充分
にターンオフする以上の電圧を有している。フォトダイ
オード６により生成された電流は出力トランジスタ２、
３に所定の電圧がかかるまで、出力トランジスタ２、３
のゲート・ソースキヤパシタンスをチャージする。これ
により半導体リレー１を活性化させる。その後、フォト
ダイオード６からの電流はストップする。
照射されたことにより、電圧と電流を生成する。この光
エミッタ７は一般的に光放射ダイオードである。そし
て、光エミッタ７は入力端子８、８’に接続されて、そ
こにリレー制御信号が印加される。フォトダイオード６
による電圧と電流の生成については、公知であるので触
れない。フォトダイオード６はそれが照射されたとき
に、所定の電圧を発生するバッテリとして動作する。た
だし、この所定の電圧は出力トランジスタ２、３を充分
にターンオフする以上の電圧を有している。フォトダイ
オード６により生成された電流は出力トランジスタ２、
３に所定の電圧がかかるまで、出力トランジスタ２、３
のゲート・ソースキヤパシタンスをチャージする。これ
により半導体リレー１を活性化させる。その後、フォト
ダイオード６からの電流はストップする。
【０００９】このスイッチ９はフォトダイオード６に対
しては直列に接続され、出力トランジスタ２、３に対し
ては並列に接続されている。半導体リレー１が活性化さ
れている間、すなわち、フォトダイオード６が光エミッ
タ７により照射されている間は非導通状態である。しか
し、半導体リレー１が非活性化（フォトダイオード６の
照射が除去）されると、スイッチ９がターンオンし、出
力トランジスタ２、３のゲート・ソース間キャパシタン
スを放電する。スイッチ９の利点は半導体リレー１の非
活性化及び活性化に急速に応答できるようにさせる点で
ある。
しては直列に接続され、出力トランジスタ２、３に対し
ては並列に接続されている。半導体リレー１が活性化さ
れている間、すなわち、フォトダイオード６が光エミッ
タ７により照射されている間は非導通状態である。しか
し、半導体リレー１が非活性化（フォトダイオード６の
照射が除去）されると、スイッチ９がターンオンし、出
力トランジスタ２、３のゲート・ソース間キャパシタン
スを放電する。スイッチ９の利点は半導体リレー１の非
活性化及び活性化に急速に応答できるようにさせる点で
ある。
【００１０】スイッチ９は、数メガオームのオーダーの
値を有する電流検知用抵抗１３とトランジスタ１４とを
有する。このトランジスタ１４は、ここではＰーチャン
ネルディプレーションモードトランジスタである。出力
トランジスタ２、３のゲート・ソース間キヤパシタンス
はリレーの初期活性化の間チャージされ、抵抗１３にか
かる電圧ドロップはトランジスタ１４を導通しないよう
に維持する。出力トランジスタ２、３のゲートキヤパシ
タンスが充分にチャージされた後、抵抗１３にかかる電
圧ドロップは減少し、トランジスタ１４が導通するよう
になる。
値を有する電流検知用抵抗１３とトランジスタ１４とを
有する。このトランジスタ１４は、ここではＰーチャン
ネルディプレーションモードトランジスタである。出力
トランジスタ２、３のゲート・ソース間キヤパシタンス
はリレーの初期活性化の間チャージされ、抵抗１３にか
かる電圧ドロップはトランジスタ１４を導通しないよう
に維持する。出力トランジスタ２、３のゲートキヤパシ
タンスが充分にチャージされた後、抵抗１３にかかる電
圧ドロップは減少し、トランジスタ１４が導通するよう
になる。
【００１１】トランジスタ１４による導通量は、抵抗１
３により比較的小さいな値に制限されて、トランジスタ
１４を介して流れる電流に比例する電圧に下落させる。
しかし、一旦フォトダイオード６が電圧と電流を生成し
なくなると、抵抗１３に掛かる電圧ドロップは減少し
て、トランジスタ１４は出力トランジスタ２、３のゲー
トキヤパシタンスを急速に放電させる。
３により比較的小さいな値に制限されて、トランジスタ
１４を介して流れる電流に比例する電圧に下落させる。
しかし、一旦フォトダイオード６が電圧と電流を生成し
なくなると、抵抗１３に掛かる電圧ドロップは減少し
て、トランジスタ１４は出力トランジスタ２、３のゲー
トキヤパシタンスを急速に放電させる。
【００１２】本発明の特徴によれば、抵抗１０を追加す
ることにより、出力トランジスタ２、３のゲート・ソー
ス間キヤパシタンスの放電を緩和させることができる。
これは抵抗１０と出力トランジスタ２、３のゲート・ソ
ース間キヤパシタンスにより生成されるＲＣ時定数に起
因する。ゲート・ソース間キヤパシタンスの放電の緩和
による影響は出力トランジスタ２、３がターンオンする
スピードを減少させる。出力トランジスタ２、３のター
ンオンスピードの減少は、半導体リレー１の遷移状態の
感知度を減少させる。あるいは、抵抗１０はトランジス
タ１４のソースに直列に配置してもよい。
ることにより、出力トランジスタ２、３のゲート・ソー
ス間キヤパシタンスの放電を緩和させることができる。
これは抵抗１０と出力トランジスタ２、３のゲート・ソ
ース間キヤパシタンスにより生成されるＲＣ時定数に起
因する。ゲート・ソース間キヤパシタンスの放電の緩和
による影響は出力トランジスタ２、３がターンオンする
スピードを減少させる。出力トランジスタ２、３のター
ンオンスピードの減少は、半導体リレー１の遷移状態の
感知度を減少させる。あるいは、抵抗１０はトランジス
タ１４のソースに直列に配置してもよい。
【００１３】スイッチ９のターンオン時間を遅延させる
別の手法は図２に記載されている。ここでは、キヤパシ
タンス１６はトランジスタ１４のゲートとソースの間に
配置されて、フォトダイオード６が電圧／電流を生成し
なくなると、トランジスタ１４のターンオンを遅延させ
る。
別の手法は図２に記載されている。ここでは、キヤパシ
タンス１６はトランジスタ１４のゲートとソースの間に
配置されて、フォトダイオード６が電圧／電流を生成し
なくなると、トランジスタ１４のターンオンを遅延させ
る。
【００１４】図３には、スイッチ９の別の構成が示され
ている。電流検知用抵抗／ＪＦＥＴ構成の代わりに、ダ
イオード１７、トランジスタ１８と抵抗１９が用いられ
ている。このダイオード１７は、バイポーラトランジス
タ１８を非導通状態にしている間、フォトダイオード６
が出力トランジスタ２、３のゲートに急速にチャージす
るようにさせる。一旦フォトダイオード６が電圧／電流
を生成しなくなると、トランジスタ１８は抵抗１９を流
れる電流とを出力トランジスタ２、３のゲートキヤパシ
タンスが急速に放電されることにより、トランジスタ１
８は導通する。スイッチ９に直列に抵抗１０を追加する
ことにより、出力トランジスタ２、３のゲートソース間
キヤパシタンスの放電を遅延させ、半導体リレー１の遷
移状態に対する感知度を減少させる。
ている。電流検知用抵抗／ＪＦＥＴ構成の代わりに、ダ
イオード１７、トランジスタ１８と抵抗１９が用いられ
ている。このダイオード１７は、バイポーラトランジス
タ１８を非導通状態にしている間、フォトダイオード６
が出力トランジスタ２、３のゲートに急速にチャージす
るようにさせる。一旦フォトダイオード６が電圧／電流
を生成しなくなると、トランジスタ１８は抵抗１９を流
れる電流とを出力トランジスタ２、３のゲートキヤパシ
タンスが急速に放電されることにより、トランジスタ１
８は導通する。スイッチ９に直列に抵抗１０を追加する
ことにより、出力トランジスタ２、３のゲートソース間
キヤパシタンスの放電を遅延させ、半導体リレー１の遷
移状態に対する感知度を減少させる。
【００１５】半導体リレー１を制御する別の手法が図４
に図示されている。光エミッタ７とフォトダイオード６
の代わりにトランス２０、整流器２１、キャパシタ２２
を具備している。入力端子８、８’に印加されるＡＣ制
御信号は整流器２１に電磁結合され、この整流器２１は
信号を整流して、ＤＣ制御電圧と電流を生成して、出力
トランジスタ２、３を制御する。キャパシター２２は整
流器２１からの制御信号を平滑に整流する。
に図示されている。光エミッタ７とフォトダイオード６
の代わりにトランス２０、整流器２１、キャパシタ２２
を具備している。入力端子８、８’に印加されるＡＣ制
御信号は整流器２１に電磁結合され、この整流器２１は
信号を整流して、ＤＣ制御電圧と電流を生成して、出力
トランジスタ２、３を制御する。キャパシター２２は整
流器２１からの制御信号を平滑に整流する。
【００１６】
【具体的実施例】図１の実施に際し、以下の素子の値を
用いて、モノリシックで３５０ボルト、１５０ｍＡでＢ
型リレーを形成する。 トランジスタ２、３ ６００ｘ２０００μｍ フォトダイオード６ ２５−１８０ｘ１８０μｍアイ
ソレートしたフォトダイオード 抵抗１０ ２ＭΩ 抵抗１３ ２ＭΩ トランジスタ１４ １８０×１８０μｍ
用いて、モノリシックで３５０ボルト、１５０ｍＡでＢ
型リレーを形成する。 トランジスタ２、３ ６００ｘ２０００μｍ フォトダイオード６ ２５−１８０ｘ１８０μｍアイ
ソレートしたフォトダイオード 抵抗１０ ２ＭΩ 抵抗１３ ２ＭΩ トランジスタ１４ １８０×１８０μｍ
【００１７】このリレーはリレー接点が開状態（活性化
された状態）のとき、その出力端子に印加される３５０
ボルト、１０００Ｖ／μｓ遷移速度では活性化されなか
った。抵抗１０を具備しない同一のリレーは出力端子に
印加される３５０ボルト、１５Ｖ／μｓ遷移状態では負
の（導通状態）である。
された状態）のとき、その出力端子に印加される３５０
ボルト、１０００Ｖ／μｓ遷移速度では活性化されなか
った。抵抗１０を具備しない同一のリレーは出力端子に
印加される３５０ボルト、１５Ｖ／μｓ遷移状態では負
の（導通状態）である。
【００１８】ここで示した実施例はＢ型のリレーである
が、本発明は、さらに別のリレー、例えば、Ｃ型リレー
にも適用できる。そして、トランジスタの極性タイプは
単なる一実施例であり、電圧極性を変えてもよい、及び
フォトダイオード６により提供される電圧電流特性を変
えても良い。
が、本発明は、さらに別のリレー、例えば、Ｃ型リレー
にも適用できる。そして、トランジスタの極性タイプは
単なる一実施例であり、電圧極性を変えてもよい、及び
フォトダイオード６により提供される電圧電流特性を変
えても良い。
【００１９】
【発明の効果】以上述べた如く、本発明の常閉半導体リ
レーは、遷移状態に対する感知程度が減少している。
レーは、遷移状態に対する感知程度が減少している。
【図１】本発明の半導体リレーの第一実施例を示す図で
ある。
ある。
【図２】本発明の半導体リレーの第二実施例を示す図で
ある。
ある。
【図３】本発明の半導体リレーの第三実施例を示す図で
ある。
ある。
【図４】本発明の半導体リレーの第四実施例を示す図で
ある。
ある。
１ 半導体リレー ２、３ 出力トランジスタ ４、４’ 出力端子 ６ フォトダイオード ７ 光エミッタ ８、８’ 入力端子 ９ スイッチ １０ 抵抗 １１ 出力端子（ノード） １２ 共通入力端子 １３ 電流検知用抵抗 １４ トランジスタ １６ キヤパシタンス １７ ダイオード １８ トランジスタ １９ 抵抗 ２０ トランス ２１ 整流器 ２２ フィルタキャパシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マ−ク カ−テイス モルガン アメリカ合衆国 18504 ペンシルヴアニ ア スクレントン、ホワイトテイル ドラ イヴ 141 (72)発明者 クレイグ ブライアン ジイ−マ− アメリカ合衆国 17557 ペンシルヴアニ ア ニユ− ホ−ランド、エア−ポ−ト ロ−ド 504
Claims (15)
- 【請求項１】 入力端子とリレーの出力（４、４’）に
接続される２個の出力端子とを有し、制御信号に応答す
る少なくとも一つの出力トランジスタ（２、３）と、 前記制御信号の解除に応じて、出力トランジスタ入力端
子（１２）を２個の出力端子のうちの第１の出力端子
（１１）に放電する切り替え手段（９）と、 前記切り替え手段に接続されて、前記切り替え手段によ
り入力端子の放電を緩和する手段（１０または１６）と
からなり、 前記制御信号はリレーが導通状態または非
導通状態かを決定することを特徴とする半導体リレー。 - 【請求項２】 前記緩和手段は切り換え手段と直列に抵
抗手段（１０）を有することを特徴とする請求項１のリ
レー。 - 【請求項３】 前記緩和手段は切り換え手段と並列に容
量性手段（１６）を有することを特徴とする請求項１の
リレー。 - 【請求項４】 前記出力トランジスタの入力端子に接続
され、制御信号を出力トランジスタに接続する結合手段
（６、７）を有することを特徴とする請求項２または３
のリレー。 - 【請求項５】 前記切り替え手段はトランジスタ（１
４）と検知手段（１３）とを有し、前記トランジスタは
出力トランジスタの入力と出力端子の第１端子との間に
接続され、前記検知手段は結合手段からの制御信号を検
知するために、結合手段と出力トランジスタとの間に配
置されることを特徴とする請求項４のリレー。 - 【請求項６】 前記結合手段は複数のフォトダイオード
（６）であることを特徴とする請求項５のリレー。 - 【請求項７】 検知手段は抵抗であることを特徴とする
請求項６のリレー。 - 【請求項８】 前記トランジスタ（１４）は接合型ＦＥ
Ｔで、出力トランジスタは２個のＭＯＳトランジスタ
で、そのドレーンノードは対応するリレー出力端子に接
続され、共通ゲートノード（１２）と共通ソースノード
（１１）は切り替え手段に接続されることを特徴とする
請求項７のリレー。 - 【請求項９】 １対の出力端子（４、４’）と、 １対の出力トランジスタ（２、３）と、 その出力端子は共通出力端子（１１）を形成するために
直列に接続され、各トランジスタの残りの出力端子は対
応するリレー出力端子に接続され、入力端子は共に共通
の入力端子（１２）を形成するために接続され、 制御信号に応答して、前記出力トランジスタの共通入力
端子に接続されて、出力トランジスタに制御信号を結合
する結合手段（６、７）と、 １対の出力トランジスタの共通入力端子と共通出力端子
に接続されて、制御信号の状況に応じて、選択的に共通
入力を共通出力端子に放電する切り替え手段（９）と、 前記切り替え手段に接続されて、前記切り替え手段によ
る出力トランジスタの共通入力の放電を緩和させる手段
（１０または１６）とを有することを特徴とする半導体
リレー。 - 【請求項１０】 前記緩和手段は切り換え手段と直列に
抵抗手段（１０）を有することを特徴とする請求項９の
リレー。 - 【請求項１１】 前記緩和手段は切り換え手段と並列に
容量性手段（１６）を有することを特徴とする請求項９
のリレー。 - 【請求項１２】 前記切り替え手段はトランジスタ（１
４）と検知手段（１３）とを有し、前記トランジスタは
出力トランジスタの入力と出力端子の第１端子との間に
接続され、前記検知手段は結合手段からの制御信号を検
知するために、結合手段と出力トランジスタとの間に配
置されることを特徴とする請求項１０または１１のリレ
ー。 - 【請求項１３】 前記結合手段は複数のフォトダイオー
ド（６）であることを特徴とする請求項１２のリレー。 - 【請求項１４】 検知手段は抵抗であることを特徴とす
る請求項１３のリレー。 - 【請求項１５】 前記トランジスタ（１４）は接合型Ｆ
ＥＴで、出力トランジスタは２個のＭＯＳトランジスタ
で、そのドレーンノードは対応するリレー出力端子に接
続され、共通ゲートノード（１２）と共通ソースノード
（１１）は切り替え手段に接続されることを特徴とする
請求項１４のリレー。
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