KR20140111063A - 고전자이동도 트랜지스터의 게이트전압 조절 방법 및 장치 - Google Patents

고전자이동도 트랜지스터의 게이트전압 조절 방법 및 장치 Download PDF

Info

Publication number
KR20140111063A
KR20140111063A KR1020130020675A KR20130020675A KR20140111063A KR 20140111063 A KR20140111063 A KR 20140111063A KR 1020130020675 A KR1020130020675 A KR 1020130020675A KR 20130020675 A KR20130020675 A KR 20130020675A KR 20140111063 A KR20140111063 A KR 20140111063A
Authority
KR
South Korea
Prior art keywords
voltage
gate
source electrode
drain electrode
gate voltage
Prior art date
Application number
KR1020130020675A
Other languages
English (en)
Other versions
KR102038625B1 (ko
Inventor
황선규
전우철
김준용
박기열
박영환
신재광
오재준
하종봉
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130020675A priority Critical patent/KR102038625B1/ko
Priority to US14/106,991 priority patent/US9461637B2/en
Publication of KR20140111063A publication Critical patent/KR20140111063A/ko
Application granted granted Critical
Publication of KR102038625B1 publication Critical patent/KR102038625B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06—Modifications for ensuring a fully conducting state
    • H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N27/00—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means
    • G01N27/02—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance
    • G01N27/023—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance where the material is placed in the field of a coil
    • G01N27/025—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance where the material is placed in the field of a coil a current being generated within the material by induction
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N27/00—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means
    • G01N27/02—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance
    • G01N27/04—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance by investigating resistance
    • G01N27/06—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance by investigating resistance of a liquid
    • G01N27/08—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance by investigating resistance of a liquid which is flowing continuously
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Abstract

본 발명은 고전압 스위칭시 고전자이동도 트랜지스터(HEMT)의 게이트전압 조절방법에 있어서, 상기 고전자이동도 트랜지스터의 드레인 전극과 소스 전극 사이의 전압(Vds)을 측정하고, 상기 측정된 전압에 따라서 상기 고전자이동도 트랜지스터에 인가되는 게이트전압을 조절하여 전류 와해를 감소시키거나 게이트 누설 전류를 줄이는 게이트전압 조절 장치 및 방법을 제공한다.

Description

고전자이동도 트랜지스터의 게이트전압 조절 방법 및 장치{Method and apparatus for controlling a gate voltage in High electron mobility transistor}
고전자이동도 트랜지스터의 게이트전압 조절 방법 및 장치에 관한 것으로, 보다 자세하게는 소스-드레인 전압에 따라 게이트전압을 조절하여 고전압 스위칭시 고전자이동도 트랜지스터의 전류 와해를 감소시킬 수 있는 고전자이동도 트랜지스터의 게이트전압 조절 방법 및 장치에 관한 것이다.
각종 모터를 구동하거나, AC to DC, DC to AC, DC to DC 등의 전력 변환 시스템에서는 온/오프 스위칭을 통해 전류의 흐름을 제어할 필요가 있다.
이러한 스위칭 소자로서, 종래에는 실리콘(silicon)을 이용한 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)나 IGBT(Iusulated Gate Bipolar Transistor), BJT(bipolar junction transistor), SBD(schottky barrier diode) 등을 사용하였으나, 실리콘 자체의 재료적인 한계로 인하여 스위칭 소자의 효율에 있어서 한계가 있었다.
이러한 실리콘의 재료적인 한계를 벗어나기 위한 시도로서, 질화갈륨(GaN) 등을 이용한 고전자 이동도 트랜지스터(High electron mobility transistor)(이하, HEMT)에 대한 연구가 활발히 진행되고 있다.
이러한 HEMT 트랜지스터는 고전압 스위칭 동작 시 드레인과 게이트 간에 형성된 전하 등에 의해 온저항이 증가하여, 최대 전류량이 줄어드는 전류 와해(current collapse)현상이 나타날 수 있어 오히려 스위칭 손실이 증가되는 역효과가 발생할 수 있는 문제점이 있었다.
본 발명은 전술한 종래 기술의 문제점을 모두 해결하는 것을 그 목적으로 한다.
본 발명은 스위칭 HEMT의 드레인과 소스간의 전압을 감지하여 전압이 높아질 경우 게이트에 인가되는 펄스의 전압을 높여 전류 와해를 감소시킬 수 있는 고전자이동도 트랜지스터의 게이트전압 조절 방법 및 장치를 제공하는 것을 다른 목적으로 한다.
본 발명은 pGaN형 스위칭 HEMT의 드레인과 소스간의 전압을 감지하여 전압이 설정치 보다 낮아질 경우 게이트에 인가되는 펄스의 전압을 낮춰 누설전류를 줄일 수 있는 고전자이동도 트랜지스터의 게이트전압 조절 방법 및 장치를 제공하는 것을 또 다른 목적으로 한다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 일 측면에 의하면 고전자이동도 트랜지스터(HEMT)의 게이트 전극에 인가되는 게이트전압을 조절하는 방법에 있어서, 상기 고전자이동도 트랜지스터의 드레인 전극과 소스 전극 사이의 전압(Vds)을 측정하는 단계 및 상기 측정된 전압에 따라서 상기 고전자이동도 트랜지스터에 인가되는 게이트전압을 조절하는 단계를 포함하는 고전자이동도 트랜지스터의 게이트전압 조절 방법을 제공한다.
이러한 본 발명의 다른 특징에 의하면, 상기 드레인 전극과 소스 전극 사이의 전압이 설정치보다 높은 경우 상기 게이트전압을 소정치 높일 수 있다.
이러한 본 발명의 또 다른 특징에 의하면, 상기 드레인 전극과 소스 전극 사이의 전압이 상기 설정치에 근접할 때까지 상기 전압 측정 단계 및 상기 전압 조절 단계를 반복하여 수행할 수 있다.
이러한 본 발명의 또 다른 특징에 의하면, 상기 설정치는 상기 고전자이동도 트랜지스터에 전류와해 현상이 상쇠된 것으로 판단될 수 있는 값일 수 있다.
이러한 본 발명의 또 다른 특징에 의하면, 상기 HEMT는 GaN-FET일 수 있다.
이러한 본 발명의 또 다른 특징에 의하면, 상기 HEMT의 게이트 전극은 pGaN게이트형 일 수 있다.
이러한 본 발명의 또 다른 특징에 의하면, 상기 드레인 전극과 소스 전극 사이의 전압이 설정치보다 낮은 경우 상기 게이트전압을 소정치 낮출 수 있다.
이러한 본 발명의 또 다른 특징에 의하면, 상기 설정치는 상기 고전자이동도 트랜지스터의 동작에 장애가 없는 온저항값을 가지는 것으로 판단될 수 있는 값일 수 있다.
이러한 본 발명의 또 다른 특징에 의하면, 저항을 이용하여 상기 드레인 전극과 소스 전극 사이의 전압을 측정할 수 있다.
이러한 본 발명의 또 다른 특징에 의하면, 포토다이오드를 이용하여 상기 드레인 전극과 소스 전극 사이의 전압을 측정할 수 있다.
본 발명의 다른 일 측면에 의하면 고전자이동도 트랜지스터(HEMT)의 게이트 전극에 인가되는 게이트전압을 조절하는 장치에 있어서, 상기 고전자이동도 트랜지스터의 드레인 전극과 소스 전극 사이의 전압(Vds)을 측정하는 전압 측정부 및 상기 측정된 전압에 따라서 상기 고전자이동도 트랜지스터에 인가되는 게이트전압을 조절하는 게이트전압 제어부를 포함하는 고전자이동도 트랜지스터의 게이트전압 조절 장치를 제공한다.
본 발명에 의하면, 고전압 스위칭 고전자이동도 트랜지스터의 드레인 전극과 소스 전극간의 전압을 측정하여 측정된 전압이 설정치보다 높은경우 게이트에 인가되는 펄스의 전압을 높여 전류 와해를 감소시킴으로써 스위칭 손실을 감소시킬 수 있게 된다.
본 발명에 의하면, pGaN형 스위칭 HEMT의 드레인 전극과 소스 전극간의 전압을 측정하여 측정된 전압이 설정치 보다 낮아질 경우 게이트에 인가되는 펄스의 전압을 낮춰 누설전류를 줄일 수 있게 된다.
도 1은 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터(HEMT)를 개략적으로 도시한 것이다.
도 2 및 도3은 전류 와해 현상이 발생하는 메커니즘을 설명기 위해 드레인에 전압 인가시 디플레이션 영역의 확산을 나타내는 단면도이다.
도 4는 전류 와해(current collapse) 발생에 따른 Ids-Vds 변화를 나타낸 그래프 이다.
도 5는 본 발명의 일 실시 예에 따른 HEMT(100)의 게이트전압 조절장치(500)를 개략적으로 나타낸 도 이다.
도 6는 본 발명의 일 실시 예에 따른 게이트전압 증가에 따른 전류 와해 감소 현상을 측정한 그래프 이다.
도 7은 본 발명의 일 실시 예에 따른 드레인 전극과 소스 전극 사이의 사이의 전압을 감지하여 게이트전압을 높혀, 전류 와해를 상쇠하는 과정을 나타내는 막대 그래프 이다.
도 8은 본 발명의 일 실시 예에 따른 드레인 전극과 소스 전극 사이의 사이의 전압을 감지하여 게이트전압을 낮춤으로써, 게이트 누설전류를 감소시키는 과정을 나타내는 막대 그래프 이다.
도 9는 본 발명의 일 실시 예에 따른 고전자이동도 트랜지스터의 게이트전압 조절 방법을 나타내는 순서도 이다.
도 10은 본 발명의 일 실시 예에 따른 고전자이동도 트랜지스터의 게이트전압 조절 방법을 나타내는 순서도 이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명의 실시 예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
먼저, 본 발명의 실시 예에 따른 고전자 이동도 트랜지스터(HEMT). 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시 예에 따른 고전자 이동도 트랜지스터(HEMT)를 개략적으로 도시한 것이다.
도 1을 참조하면, 본 실시 예에 따른 HEMT(100)는 기판(1), 기판(1) 상에 형성된 채널층(10), 채널층(10)상에 형성된 채널 공급층(20), 채널층(10) 상에 형성된 소스 전극(31) 및 드레인 전극(33) 및 소스 전극(31)과 드레인 전극(33) 사이에 배치되는 게이트 전극(40)을 포함할 수 있다. 본 실시예에 따른 HEMT(100)는 도 1에 도시된 구조에 제한되는 것은 아니며 후술하는 특성을 가진 고전자 이동도 트랜지스터를 가진 트랜지스터라면 어떠한 것도 해당할 수 있다.
일반적으로 HEMT(100)는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함한다. HEMT(100)에서 상대적으로 큰 분극률을 갖는 반도체층은 그와 이종 접합된 다른 반도체층에 2차원 전자가스(2-dimensional electron gas)(이하, 2DEG)를 유발할 수 있다. 2DEG는 드레인 전극(33)과 소스 전극(31) 사이의 채널로서 이용되며, 이러한 채널을 흐르는 전류는 게이트 전극(40)에 인가되는 바이어스 전압에 의해 제어된다.
기판(1)은, 예컨대 사파이어(sappihre), 실리콘(Si), 실리콘 카바이드(SiC) 등으로 구성될 수 있다. 기판(1)과 채널층(10) 사이에는 도면상 도시되어 있지 않지만 버퍼층이 구비될 수 있다. 버퍼층은 기판(1)과 채널층(10) 사이의 격자상수 및 열팽창 계수 차이를 완화시켜 후술할 채널층(10)의 결정성 저하를 방지할 수 있다. 버퍼층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 구체적인 예로, 버퍼층은 AlN, GaN, AlGaN, InGaN, AlInN, AlGaInN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다. 상기 기판(1)과 버퍼층은 도 2와 같이 HEMT(100) 제작 후 제거될 수 있다. 다시 말해서, HEMT(100)에서 기판(1)과 버퍼층은 선택적으로 구비될 수 있다.
채널층(10)은 기판(1) 상에 형성되며, 소스 전극(31)과 드레인 전극(33) 사이에 채널을 형성한다. 채널층(10)은 질화물 반도체층일 수 있다. 채널층(10)은, 예를 들어 GaN층, InGaN층, AlGaN층 및 이들의 조합층 중 어느 하나일 수 있다. 하지만, 채널층(10)은 여기에 한정되는 것은 아니며, 채널층(10)은 그 내부에 2DEG 가 형성될 수 있는 물질이라면 다른 물질층일 수도 있다. 채널층(10)은 언도핑된 층일 수 있지만, 경우에 따라서는 소정의 불순물이 도핑된 층일 수 있다.
상기 채널층(10) 상에는 채널 공급층(20)이 마련될 수 있다. 상기 채널 공급층(20)은 채널층(10)에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발할 수 있다. 여기서, 상기 2차원 전자가스(2DEG)는 채널층(10)과 채널 공급층(20)의 계면 아래의 채널층(10) 내에 형성될 수 있다. 상기 채널 공급층(20)은 채널층(10)을 이루는 제1 반도체 물질과는 다른 제2 반도체 물질을 포함할 수 있다. 상기 제2 반도체 물질은 상기 제1 반도체 물질과 분극 특성, 에너지 밴드갭(bandgap) 및 격자상수 중 적어도 하나가 다를 수 있다. 구체적으로, 상기 제2 반도체 물질은 제1 반도체 물질 보다 분극률과 에너지 밴드갭 중 적어도 하나가 제1 반도체 물질보다 클 수 있다.
상기 채널 공급층(20)은 예를 들면, Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 적어도 하나를 포함할 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 구체적인 예로서, 상기 채널 공급층(20)은 AlGaN, AlInN, InGaN, AlN 및 AlInGaN 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 상기 채널 공급층(20)은 미도핑된(undoped) 층일 수 있지만, 소정의 불순물이 도핑된 층일 수도 있다. 이러한 채널 공급층(20)의 두께는 예를 들면, 수십 ㎚ 이하일 수 있다. 예컨대, 채널 공급층(20)의 두께는 약 50㎚ 이하일 수 있지만, 이에 한정되는 것은 아니다.
상기 채널 공급층(20) 양측의 채널층(10) 상에는 소스 전극(31) 및 드레인 전극(33)이 마련될 수 있다. 여기서, 소스 전극(31) 및 드레인 전극(33)은 2차원 전자가스(2DEG)와 전기적으로 연결될 수 있다. 상기 소스 전극(31) 및 드레인 전극(33)은 채널 공급층(20) 상에 마련될 수도 있으며, 상기 채널 공급층(20)의 내부 또는 상기 채널층(10)의 내부까지 삽입되도록 마련되는 것도 가능하다. 이외에도 상기 소스 전극(31) 및 드레인 전극(33)의 구성은 다양하게 변화될 수 있다.
상기 소스 전극(31)과 상기 드레인 전극(33) 사이의 채널공급층 상에는 디플리션 형성층(depletion forming layer, 50)이 소정 두께로 마련될 수 있다. 여기서, 상기 디플리션 형성층(50)은 2차원 전자가스(2DEG)에 디플리션 영역(depletion region)을 형성하는 역할을 할 수 있다. 이러한 디플리션 형성층(50)에 의해 그 아래에 위치하는 채널 공급층(20) 부분의 에너지 밴드갭(energy bandgap)이 높아질 수 있고, 그 결과 디플리션 형성층(50)에 대응하는 채널층(10) 부분에 2차원 전자가스(2DEG)의 디플리션 영역이 형성될 수 있다. 따라서, 2차원 전자가스(2DEG) 중 디플리션 형성층(50)에 대응하는 부분은 끊어지거나 또는 나머지 부분과는 다른 특성(예를 들면, 전자 농도 등)을 가질 수 있다. 상기 2차원 전자가스(2DEG)가 끊어진 영역을 ‘단절 영역’이라 할 수 있으며, 이러한 단절 영역에 의해 고전자이동도 트랜지스터(100)는 노멀리-오프(normally-off) 특성을 가질 수 있다. 즉, 게이트 전극(40)에 문턱전압이 넘는 전압이 인가되지 않으면 소스 전극(31)과 드레인 전극(33)사이에 2DEG가 단절된 상태로 유지되어 전류가 흐르지 않도록 할 수 있다.
상기 디플리션 형성층(50)은 p형 반도체 물질을 포함할 수 있다. 즉, 상기 디플리션 형성층(50)은 p형 반도체층이거나 또는 p형 불순물로 도핑된 반도체층이 될 수 있다. 또한, 상기 디플리션 형성층(50)은 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다. 예를 들면, 상기 디플리션 형성층(50)은 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나를 포함할 수 있고, Mg와 같은 p형 불순물로 도핑될 수 있다. 구체적인 예로서, 상기 디플리션 형성층(50)은 p-GaN층 또는 p-AlGaN층일 수 있다. 이러한 디플리션 형성층(50)에 의해 그 아래의 채널 공급층(20) 부분의 에너지 밴드갭이 높아지면서, 2차원 전자가스(2DEG)의 단절 영역이 형성될 수 있다. 상기 디플리션 형성층(50)은 이에 한정되지는 않으며, 다른 다양한 형상으로 형성될 수 있다.
상기 디플리션 형성층(50) 상에는 게이트 전극(40)이 마련될 수 있다. 상기 게이트 전극(40)은 다양한 금속 물질 또는 금속 화합물 등을 포함할 수 있다. 여기서, 상기 게이트 전극(40)은 디플리션 형성층(50)과 동일한 폭으로 형성될 수 있다. 한편, 상기 게이트 전극(40)은 디플리션 형성층(50) 보다 넓은 폭으로 형성될 수도 있다. 상기 게이트 전극(40)은 드레인 전극(33) 보다 소스 전극(31)에 더 가깝게 위치할 수 있다. 다만, 이는 단지 예시적인 것으로, 상기 게이트 전극(40)의 위치는 다양하게 변형될 수 있다.
이러한 본 발명의 일 실시 예에 따른 스위칭 소자는 종래의 실리콘이 가지고 있던 물성 한계와 제조공정의 한계 등의 재료적인 한계를 벗어나 보다 높은 파워소자의 효율을 증가시킬 수 있다.
하지만, 이러한 HEMT 트랜지스터는 고전압 스위칭 동작 시 드레인과 게이트 간에 형성된 전하 등에 의해 온저항이 증가하여, 최대 전류량이 줄어드는 전류 와해(current collapse)현상이 나타날 수 있어 오히려 스위칭 손실이 증가되는 역효과가 발생하기도 한다. 특히, 전류 와해 현상은 온저항을 대폭적으로 증대시키기 때문에 높은 드레인 전압이 인가되는 파워 트랜지스터에 있어서는 중요한 문제가 된다. 이러한 전류와해 현상에 대해서는 도 2 및 도3을 참조하여 설명한다.
도 2 및 도3은 전류 와해 현상이 발생하는 메커니즘을 설명하기 위해 드레인 전극에 전압 인가시 디플레이션 영역의 확산을 나타내는 단면도이다.
도 2를 참조하면, 예를 들어 오프상태에서(게이트 전극 0V 또는 -1V), 1~2V정도의 낮은 드레인 전압을 인가하면, 상술한 디플리션 형성층(50)의 영향의 의해서 디플리션 영역이 305와 같이 나타날 수 있다.
도 3를 참조하면, 오프상태일 때 예를 들어 60V정도의 높은 드레인 전압을 인가하면, 높은 드레인 전압의 인가에 따라서 게이트 전극(40)의 측방에 도 2의 디플리션 영역(305)보다 넓은 디플리션 영역(오프시 디플리션 영역은 406)이 형성된다. 여기서, 게이트 전극(40) 측방에 형성되는 디플레이션 영역 406이 온상태에서 게이트 전극(40) 측방에 형성되는 디플레이션 영역 407과 동일한 것이 문제된다.
상술한 60V의 드레인 전압이 인가된 오프 상태에서, 예를 들어 게이트 전극(40)에 3V가 인가되는 경우, 디플리션 영역은 표면에 포획(trap)되는 전자 405의 영향을 받아 오프시의 디플리션 영역 406으로부터 온시의 디플리션 영역 407처럼 변화하게 된다. 즉, 표면에 포획되는 전자(405)의 방출 시간이 늦기 때문에, 게이트 전극(40) 하방에서는 채널이 넓어지지만, 게이트 전극(40) 측방에서는 채널이 넓어 지지않아 드레인 전류가 높아지지 않는 현상이 발생한다. 즉, 전압은 증가하지만 온저항이 증가하여, 최대 전류량이 줄어드는 현상이 발생하며 이러한 현상을 전류 와해(current collapse)현상 이라고 한다.
도 4는 전류 와해(current collapse) 발생에 따른 Ids-Vds 변화를 나타낸 그래프 이다.
도 4를 참조하면, 점선으로 나타낸 그래프는 전류 와해 현상이 발생하지 않을 때, 게이트 전압에 따른 드레인 전극과 소스 전극 사이의 전압(Vds) 및 전류(Ids)를 나타내는 그래프이며, 실선으로 나타낸 그래프는 전류 와해 현상이 발생할 때, 게이트 전압에 따른 드레인 전극과 소스 전극 사이의 전압 및 전류 의 관계를 나타낸 것이다.
HEMT(100)의 드레인 전극과 소스 전극 사이에 저전압이 걸린상태에서 스위칭시에는, 예를 들어, 도 4에서 점선으로 나타낸 것과 같이, 게이트 인가전압이 10V가 될 때 까지는 게이트 전압에 비례하여 동일한 Vds에서 드레인 전극과 소스 전극 사이의 전류(Ids)가 증가하는 양상을 나타내며, 게이트 인가전압이 10V를 넘어가면 세츄레이션 되어 게이트전압이 증가하더라도 드레인 전극과 소스 전극 사이의 전류는 더이상 증가하지 않는 형태의 그래프 형태를 갖는다.
하지만, 상술했듯이 HEMT(100)의 드레인 전극과 소스 전극 사이에 고전압이 걸린 상태에서 스위칭시는 전류붕괴현상이 발생하여 다른 양상의 그래프가 나타날 수 있다. 예를 들면, 도 4에서 실선으로 표시한 것과 같이 HEMT(100)의 드레인 전극과 소스 전극 사이에 고전압이 걸린 상태에서 스위칭을 수행하면, 저전압 스위칭시와 동일한 게이트 전압이 인가되더라도 상대적으로 낮은 전류(Ids)가 흐르며, 나아가 게이트 인가전압이 저전압 스위칭시 세츄레이션 전압인 10V를 넘어가더라도 세츄레이션 되지 않는 현상이 나타난다. HEMT(100)의 고전압 스위칭 시에는 전류와해 현상이 발생하여 일시적으로 온저항이 증가하기 때문이다.
한편, 도 4를 참조하면 HEMT(100)의 드레인 전극과 소스 전극 사이에 고전압이 걸린 상태에서 스위칭시(실선) 게이트전압이 높아질수록 드레인 과 소스 사이의 전류(Ids) 증가하는 현상을 확인할 수 있다. 이는 도 3에서 상술했듯이 드레인에 높은 전압이 걸림으로 인해서 확장된 디플리션 영역을 다시 상대적으로 게이트전압을 보다 높임으로써 줄일 수 있기 때문이다.
따라서 본 발명의 일 실시 예 에서는 HEMT(100)의 이러한 특성을 이용하여 고전압 스위칭시 상대적으로 게이트 전압을 높여 전류 와해 현상을 방지함으로써 손실을 줄이도록 하는 게이트전압 조절 방법 및 그 장치를 제공할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 HEMT(100)의 게이트전압 조절장치(500)를 개략적으로 나타낸 도 이다.
도 5를 참조하면, 본 실시 예에 따른 HEMT(100)의 게이트전압 조절장치(500)은 드레인 전극과 소스 전극 사이의 전압(Vds) 검출부(501)과 게이트전압 제어부(502)를 포함할 수 있다.
먼저, 게이트전압 검출부(501)는 HEMT(100)의 드레인 전극과 소스 전극 양단에 연결되어 드레인 전극과 소스 전극 사이의 전압을 측정한다. 이러한 전압측정은 저항을 이용하는 방법, 포토다이오드 커플링을 이용하는 방법 등이 사용될 수 있으며 그 방법에 제한은 없다. 특히 이러한 전압 측정 방법의 구체적인 동작 내용은 당해 기술 분야에서 통상의 지식을 가진 자에게 자명하므로, 이하 구체적인 내용은 생략한다.
다음으로, 검출된 전압은 게이트전압 제어부(502)로 전달되어 드레인 전극 과 소스 전극 사이의 전압이 설정치보다 높은 경우 게이트전압을 높여 후술하듯이 전류 와해현상을 감소 시킬 수 있다.
여기서 설정치는 HEMT(100)소자에 전류와해 현상이 상쇠된 것으로 판단될 수 있는 값이며, 실험을 통해, 그리고 소자의 특성에 따라서 설계자가 경험적으로 설정하는 것도 가능하다. 또한, 게이트전압을 조절하는 방법도 계단 형태로 단계별로 변경된 전압을 인가할 수도 있고, 또는 선형적으로 게이트전압을 변화시키는 것도 가능하다.
도 6는 본 발명의 일 실시 예에 따른 게이트전압 증가에 따른 전류 와해 감소 현상을 측정한 그래프 이다.
도 6을 참조하면, 본 발명의 일 실시 예에 따라 HEMT(100)가 OFF상태에서 동일하게 드레인에 200V의 전압을 인가한 뒤, HEMT(100)가 ON상태가 된 뒤 드레인 전압 변화를 게이트전압을 10V(601), 12V(602), 14V(603), 16V(604), 18V(606)으로 변화시키며 관찰한 그래프 이다.
도 6에서, 601일때는 HEMT(100)가 OFF상태일 때 드레인 전극과 소스 전극 사이의 전압이 상대적으로 매우 높은 것으로 보아, 전류 와해 현상이 발생하고 있음을 짐작할 수 있다. 이것이 종래의 HEMT(100)의 드레인에 높은 전압이 걸렸을 때 발생하는 문제점이다. 그러나, 게이트전압이 점점 높아짐에 따라 온 저항이 줄어들어 전류 와해로 인한 손실이 줄어 드는 것을 확인할 수 있다. 특히 여기서 드레인 전극과 소스 전극 사이의전압의 설정치를 5V 이하 수준으로 설정한다면, 본 발명의 일 실시예에 따른 HEMT(100)의 게이트전압 조절장치(500)가 게이트전압이 16V(604) 보다 크게 유지되도록 제어하여 전류 와해영향을 상쇠시킬 수 있게 되는 것이다.
즉, 이러한 방식으로 게이트전압을 조절하여 대부분의 2DEG를 이용한 GaN 파워소자에 발생되고 있는 전류 와해 현상을 상쇠 시킬 수 있다.
도 7는 본 발명의 일 실시 예에 따른 드레인 전극과 소스 전극 사이의 사이의 전압을 감지하여 게이트전압을 높혀 전류 와해를 상쇠하는 과정을 나타내는 막대 그래프 이다.
도 7을 참조하면, 상술한 바와 같이 드레인 전극과 소스 전극 사이의 전압이 설정치(701)보다 높은지 감지하여 설정치(701) 보다 높다면 게이트전압을 점차적으로 증가시켜 드레인 전극과 소스 전극 사이의 전압을 낮출 수 있다. 여기서, 드레인 전극과 소스 전극 사이의 전압이 설정치 보다 높은지 감지하는 주기 및 게이트전압이 증가하는 정도는 설계자가 임의로 또는 경험적으로 설정할 수 있는 값이다.
한편, 게이트전압이 높아질수록 전류와해 현상이 감소하는 장점만 있는 것은 아니다. 예를 들어, 게이트전압이 높아지면, 게이트 자체에서 손실되는 전력이 많이 지며 나아가 안정성 및 신뢰성이 낮아질 우려가 있다. 특히 P-Gan형 게이트를 사용하는 경우 게이트전압이 높아질수록 온(ON) 동작시에 게이트에 전류가 과도하게 인가 될수 있는 문제점이 있다. 따라서 온(ON) 저항이 일부 증가되어도 시스템에 동작에 영향을 받지 않는 범위에서, 게이트 구동 전압을 낮게 하여 게이트 누설전류를 줄일 수 있다. 즉, 드레인 전극과 소스 전극 사이의 전압이 설정치 보다 낮을 때는, 드레인 전극과 소스 전극 사이의 전압이 설정치가 될 때까지 증가하여 약간의 전류와해 현상이 발생하더라도 시스템 동작에 지장이 없는 범위에서, 게이트전압을 낮춰 게이트 누설전류를 줄일 수 있다.
도 8은 본 발명의 일 실시 예에 따른 드레인 전극과 소스 전극 사이의 사이의 전압을 감지하여 게이트전압을 낮춤으로써, 게이트 누설전류를 감소시키는 과정을 나타내는 막대 그래프 이다.
도 8을 참조하면, 상술한 바와 같이 드레인 전극과 소스 전극 사이의 전압이 설정치(801)보다 낮은지 감지하여 설정치(801) 보다 낮다면 게이트전압을 점차적으로 감소시켜 드레인 전극과 소스 전극 사이의 전압을 높힐 수 있다. 여기서, 드레인 전극과 소스 전극 사이의 전압이 설정치 보다 낮은지 여부를 감지하는 주기, 게이트전압이 증가하는 정도는 설계자가 임의로 또는 경험적으로 설정할 수 있는 값이다.
다시 도 5를 참조하면, 본 발명의 일 실시 예에 따른 게이트전압 제어부(502)는 여러가지 회로를 집적시킨 IC(Integrated Circuit), 또는 PLC(Programmable Logic Controller)형태 일수 있고, 또는 산술논리연산기, 레지스터, 프로그램 카운터, 명령디코더, 제어회로 등의 연산장치와 제어장치를 1개의 작은 실리콘 칩에 모아놓은 처리장치 등, 상술하듯이 검출부(501)에서 검출되는 드레인 소스 전압에 따라 게이트전압을 조절하는 기능을 할 수 있는 어떠한 장치로도 대체 가능하다.
본 발명의 일 실시 예에 따라 게이트전압 검출부(501) 및 게이트전압 제어부(502)는 일체형일 수 있으며, 또는 분리된 형태로 존재할 수 있으며, 본 발명에서 게이트전압 조절 장치의 구성이 이러한 구성에만 한정되지 않는 것은 당해 기술 분야에서 통상의 지식을 가진 자라면 충분히 이해할 것이다.
도 9는 본 발명의 일 실시 예에 따른 고전자이동도 트랜지스터(100)의 게이트전압 조절 방법을 나타내는 순서도 이다.
도 9를 참조하면, 단계 s110에서 고전자이동도 트랜지스터(100)의 드레인 전극과 소스 전극 사이의 전압(Vds)을 측정한다. 전압 측정이 완료되면 단계 s120으로 진행하여 측정된 드레인 전극과 소스 전극 사이의 전압에 따라 게이트전압을 조절하여, 전류 와해를 감소시키거나 게이트 누설 전류를 줄인다.
도 10은 본 발명의 일 실시 예에 따른 고전자이동도 트랜지스터의 게이트전압 조절 방법을 나타내는 순서도 이다.
도 10을 참조하면 단계 s210에서 고전자이동도 트랜지스터(100)의 드레인 전극과 소스 전극 사이의 전압(Vds)을 측정한다. 전압 측정이 완료되면 단계 s220으로 진행하여 드레인 전극과 소스 전극 사이의 전압이 설정치보다 높은지 판단한다. 설정치보다 높다면 전류 와해 현상이 발생하고 있다고 판단하고 단계 s230으로 진행하여 게이트전압을 소정치 높이고, 다시 단계 s220으로 진행하여 드레인 전극과 소스 전극 사이의 전압이 설정치보다 높지 않을 때까지 단계 s220 내지 s230을 반복하여 전류와해 현상을 상쇠 시킬 수 있다.
여기서 설정치는 HEMT(100)소자에 전류와해 현상이 상쇠된 것으로 판단될 수 있는 값이며, 실험을 통해, 그리고 소자의 특성에 따라서 설계자가 경험적으로 판단하여 HEMT(100)의 전류와해가 소자의 동작에 지장이 없을 정도로 줄어들었다고 판단될 수 있는 값으로 설정하는 것이 바람직하다. 또한 전류와해 현상이 발생하고 있다고 판단되었을 때 게이트전압에 인가되는 전압이 변경되는 소정치도 역시, 설계자가 실험을 통해, 그리고 소자의 특성에 따라서 경험적으로 판단하여 시스템에 크게 영향을 주지 않는 범위에서 전류와해 현상을 상쇠시킬 수 있는 설정치에 보다 쉽게 근접할 수 있는 값으로 설정하는 것이 바람직 하다.
한편, 드레인 전극과 소스 전극 사이의 전압이 설정치 보다 높지 않으면 단계 s240으로 진행하여 다시 설정치보다 낮은지를 판단한다. 여기서의 설정치는 s220에서의 설정치와 같은 값일 수 있으며 물론 다른 값일 수도 있으며 온 저항이 증가되더라도 시스템 동작에 지장이 없는 범위에서 설정되는 값이다. 드레인 전극과 소스 전극 사이의 전압이 설정치보다 낮다면 게이트 누설전류가 많이 발생하고 있다고 판단하고, 단계 s250으로 진행하여 게이트전압을 소정치 낮추고, 다시 단계 s240으로 진행하여 드레인 전극과 소스 전극 사이의 전압이 설정치보다 낮지 않을 때까지 단계 s240 내지 s250을 반복하여 게이트 누설 전류를 줄일 수 있다.
본발명의 다른 실시 예에 따라, 상기 단계 s240 및 s250은 항상 적용되는 것이 아니라 pGaN형 게이트를 사용하는 HEMT(100)에만 적용될 수도 있다.
이러한 단계를 거쳐 측정된 드레인 전극과 소스 전극 사이의 전압에 따라 게이트전압을 조절하여, 고전압 스위칭시 HEMT(100)의 전류 와해를 감소시키거나 게이트 누설 전류를 줄일 수 있다.
상기 도면을 참조하여 설명한 본 발명의 실시예에 따른 HEMT(100)는, 예컨대, 파워소자(power device)로 사용될 수 있다. 그러나 본 발명의 실시예에 따른 HEMT(100)의 적용 분야는 파워소자에 한정되지 않고, 다양하게 변화될 수 있다. 즉, 본 발명의 실시예에 따른 HEMT(100)는 파워소자뿐 아니라, 그 밖에 다른 용도로도 사용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도면 상의 HEMT(100)의 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 채널층(10) 및 채널 공급층(20)의 물질로 GaN계 물질 이외에 다른 물질이 적용될 수 있음을 알 수 있을 것이다. 또한, 채널층(10)과 채널공급층의 위치 관계는 뒤바뀔 수 있음을 알 수 있을 것이다. 부가해서, 당업자라면 본 발명의 사상(idea)은 HEMT(100)가 아닌 다른 반도체소자에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시 예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
본 발명에서 설명하는 특정 실행들은 일 실시 예들로서, 어떠한 방법으로도 본 발명의 범위를 한정하는 것은 아니다. 명세서의 간결함을 위하여, 종래 전자적인 구성들, 제어 시스템들, 소프트웨어, 상기 시스템들의 다른 기능적인 측면들의 기재는 생략될 수 있다. 또한, 도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다. 또한, “필수적인”, “중요하게” 등과 같이 구체적인 언급이 없다면 본 발명의 적용을 위하여 반드시 필요한 구성 요소가 아닐 수 있다.
본 발명의 명세서(특히 특허청구범위에서)에서 “상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 또한, 본 발명에서 범위(range)를 기재한 경우 상기 범위에 속하는 개별적인 값을 적용한 발명을 포함하는 것으로서(이에 반하는 기재가 없다면), 발명의 상세한 설명에 상기 범위를 구성하는 각 개별적인 값을 기재한 것과 같다. 마지막으로, 본 발명에 따른 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 상기 단계들은 적당한 순서로 행해질 수 있다. 반드시 상기 단계들의 기재 순서에 따라 본 발명이 한정되는 것은 아니다. 본 발명에서 모든 예들 또는 예시적인 용어(예들 들어, 등등)의 사용은 단순히 본 발명을 상세히 설명하기 위한 것으로서 특허청구범위에 의해 한정되지 않는 이상 상기 예들 또는 예시적인 용어로 인해 본 발명의 범위가 한정되는 것은 아니다. 또한, 당업자는 다양한 수정, 조합 및 변경이 부가된 특허청구범위 또는 그 균등물의 범주 내에서 설계 조건 및 팩터에 따라 구성될 수 있음을 알 수 있다.
100 : 고전자 이동도 트랜지스터(HEMT)
500 : 게이트전압 조절 장치
501 : 전압 검출부
502 : 게이트전압 제어부

Claims (20)

  1. 고전자이동도 트랜지스터(HEMT)의 게이트 전극에 인가되는 게이트전압을 조절하는 방법에 있어서,
    상기 고전자이동도 트랜지스터의 드레인 전극과 소스 전극 사이의 전압(Vds)을 측정하는 단계; 및
    상기 측정된 전압에 따라서 상기 고전자이동도 트랜지스터에 인가되는 게이트전압을 조절하는 단계를 포함하는 고전자이동도 트랜지스터의 게이트전압 조절 방법.
  2. 제 1항에 있어서,
    상기 드레인 전극과 소스 전극 사이의 전압이 설정치보다 높은 경우 상기 게이트전압을 소정치 높이는 것을 특징으로 하는 고전자이동도 트랜지스터의 게이트전압 조절 방법.
  3. 제 2항에 있어서,
    상기 드레인 전극과 소스 전극 사이의 전압이 상기 설정치에 도달한 것으로 판단될 때까지 상기 전압 측정 단계 및 상기 전압 조절 단계를 반복하여 수행하는 것을 특징으로 하는 고전자이동도 트랜지스터의 게이트전압 조절 방법.
  4. 제 2항에 있어서,
    상기 설정치는 상기 고전자이동도 트랜지스터에 전류와해 현상이 상쇠된 것으로 판단될 수 있는 값인 것을 특징으로 하는 고전자이동도 트랜지스터의 게이트전압 조절 방법.
  5. 제 2항에 있어서,
    상기 설정치 및 상기 소정치는 사용자가 임의로 설정할 수 있는 값인 것을 특징으로 하는 고전자이동도 트랜지스터의 게이트전압 조절 방법.
  6. 제 1항에 있어서, 상기 HEMT는 GaN-FET인 것을 특징으로 하는 고전자이동도 트랜지스터의 게이트전압 조절 방법.
  7. 제 1항에 있어서, 상기 HEMT의 게이트 전극은 pGaN게이트형인 것을 특징으로 하는 고전자이동도 트랜지스터의 게이트전압 조절 방법.
  8. 제 7항에 있어서,
    상기 드레인 전극과 소스 전극 사이의 전압이 설정치보다 낮은 경우 상기 게이트전압을 소정치 낮추는 것을 특징으로 하는 고전자이동도 트랜지스터의 게이트전압 조절 방법.
  9. 제 8항에 있어서,
    상기 설정치는 상기 고전자이동도 트랜지스터의 동작에 장애가 없는 온저항값을 가지는 것으로 판단될 수 있는 값인 것을 특징으로 하는 고전자이동도 트랜지스터의 게이트전압 조절 방법.
  10. 제 1항에 있어서, 저항을 이용하여 상기 드레인 전극과 소스 전극 사이의 전압을 측정하는 것을 특징으로 하는 고전자이동도 트랜지스터의 게이트전압 조절 방법.
  11. 제 1항에 있어서, 포토다이오드를 이용하여 상기 드레인 전극과 소스 전극 사이의 전압을 측정하는 것을 특징으로 하는 고전자이동도 트랜지스터의 게이트전압 조절 방법.
  12. 고전자이동도 트랜지스터(HEMT)의 게이트 전극에 인가되는 게이트전압을 조절하는 장치에 있어서,
    상기 고전자이동도 트랜지스터의 드레인 전극과 소스 전극 사이의 전압(Vds)을 측정하는 전압 측정부; 및
    상기 측정된 전압에 따라서 상기 고전자이동도 트랜지스터에 인가되는 게이트전압을 조절하는 게이트전압 제어부를 포함하는 고전자이동도 트랜지스터의 게이트전압 조절 장치.
  13. 제 12항에 있어서,
    상기 게이트 전압 제어부는 드레인 전극과 소스 전극 사이의 전압이 설정치보다 높은 경우 상기 게이트전압을 소정치 높이는 것을 특징으로 하는 고전자이동도 트랜지스터의 게이트전압 조절 장치.
  14. 제 12항에 있어서, 상기 HEMT는 GaN-FET인 것을 특징으로 하는 고전자이동도 트랜지스터의 게이트전압 조절 장치.
  15. 제 12항에 있어서, 상기 HEMT의 게이트 전극은 pGaN게이트형인 것을 특징으로 하는 고전자이동도 트랜지스터의 게이트전압 조절 장치.
  16. 제 15항에 있어서,
    상기 게이트 전압 제어부는 상기 드레인 전극과 소스 전극 사이의 전압이 설정치보다 낮은 경우 상기 게이트전압을 소정치 낮추는 것을 특징으로 하는 고전자이동도 트랜지스터의 게이트전압 조절 장치.
  17. 제 12항에 있어서, 전압 측정부는 저항을 이용하여 상기 드레인 전극과 소스 전극 사이의 전압을 측정하는 것을 특징으로 하는 고전자이동도 트랜지스터의 게이트전압 조절 장치.
  18. 제 12항에 있어서, 전압 측정부는 포토다이오드를 이용하여 상기 드레인 전극과 소스 전극 사이의 전압을 측정하는 것을 특징으로 하는 고전자이동도 트랜지스터의 게이트전압 조절 장치.
  19. 제 12항에 있어서, 상기 전압 측정부 및 상기 게이트전압 제어부는 별도의 장치로 존재하는 것을 특징으로 하는 고전자이동도 트랜지스터의 게이트전압 조절 장치.
  20. 제 12항에 있어서, 상기 고전자이동도 트랜지스터의 게이트전압 조절 장치는 파워소자의 고전압 스위칭 동작시 사용되는 것을 특징으로 하는 고전자이동도 트랜지스터의 게이트전압 조절 장치.
KR1020130020675A 2013-02-26 2013-02-26 고전자이동도 트랜지스터의 게이트전압 조절 방법 및 장치 KR102038625B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130020675A KR102038625B1 (ko) 2013-02-26 2013-02-26 고전자이동도 트랜지스터의 게이트전압 조절 방법 및 장치
US14/106,991 US9461637B2 (en) 2013-02-26 2013-12-16 Method and apparatus for controlling a gate voltage in high electron mobility transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130020675A KR102038625B1 (ko) 2013-02-26 2013-02-26 고전자이동도 트랜지스터의 게이트전압 조절 방법 및 장치

Publications (2)

Publication Number Publication Date
KR20140111063A true KR20140111063A (ko) 2014-09-18
KR102038625B1 KR102038625B1 (ko) 2019-10-30

Family

ID=51387529

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130020675A KR102038625B1 (ko) 2013-02-26 2013-02-26 고전자이동도 트랜지스터의 게이트전압 조절 방법 및 장치

Country Status (2)

Country Link
US (1) US9461637B2 (ko)
KR (1) KR102038625B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6669125B2 (ja) * 2017-04-27 2020-03-18 株式会社デンソー 電力変換装置、および、これを用いた電動パワーステアリング装置
JP7228984B2 (ja) * 2018-10-11 2023-02-27 新電元工業株式会社 突入電流防止回路
US11955960B2 (en) * 2022-08-23 2024-04-09 Chip-Gan Power Semiconductor Corporation Depletion mode GaN transistor control circuit and corresponding method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011205394A (ja) * 2010-03-25 2011-10-13 Panasonic Corp 半導体素子の駆動回路、および駆動回路を有する半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100320448B1 (ko) 1994-06-14 2002-04-06 구자홍 고이동도트랜지스터및제조방법
US7161342B2 (en) * 2002-10-25 2007-01-09 Marvell World Trade Ltd. Low loss DC/DC converter
JP4389482B2 (ja) 2003-05-30 2009-12-24 株式会社デンソー 光制御型発振器
JP4301498B2 (ja) * 2003-11-13 2009-07-22 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｔｆｔを検査する検査装置
JP2007188923A (ja) 2006-01-11 2007-07-26 Toray Ind Inc 電界効果型トランジスタおよびそれを用いた画像表示装置
US7463079B2 (en) * 2006-05-05 2008-12-09 Honeywell International Inc. Short circuit protection by gate voltage sensing
KR100782430B1 (ko) 2006-09-22 2007-12-05 한국과학기술원 고전력을 위한 내부전계전극을 갖는 갈륨나이트라이드기반의 고전자 이동도 트랜지스터 구조
US7948220B2 (en) 2007-04-11 2011-05-24 International Rectifier Corporation Method and apparatus to reduce dynamic Rdson in a power switching circuit having a III-nitride device
JP5711040B2 (ja) * 2011-04-28 2015-04-30 トランスフォーム・ジャパン株式会社 双方向スイッチおよびそれを利用した充放電保護装置
JP5338850B2 (ja) * 2011-05-18 2013-11-13 株式会社デンソー スイッチング素子の駆動回路
US8907686B2 (en) * 2012-02-02 2014-12-09 The United States Of America As Represented By The Secretary Of The Army Method and apparatus for accelerating device degradation and diagnosing the physical changes of the device during the degradation process
US8917062B2 (en) * 2012-08-29 2014-12-23 Richtek Technology Corporation Charging control circuit
JP6075003B2 (ja) * 2012-10-22 2017-02-08 富士通株式会社 トランジスタの制御回路及び電源装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011205394A (ja) * 2010-03-25 2011-10-13 Panasonic Corp 半導体素子の駆動回路、および駆動回路を有する半導体装置

Also Published As

Publication number Publication date
KR102038625B1 (ko) 2019-10-30
US20140240026A1 (en) 2014-08-28
US9461637B2 (en) 2016-10-04

Similar Documents

Publication Publication Date Title
US9853108B2 (en) Nitride semiconductor device using insulating films having different bandgaps to enhance performance
US8890212B2 (en) Normally-off high electron mobility transistor
US8772834B2 (en) High electron mobility transistor and method of driving the same
CA3044512C (en) Semiconductor device and method for designing semiconductor device
US20180151712A1 (en) Enhancement mode hemt device
US10249727B2 (en) Semiconductor device with silicon nitride film over nitride semiconductor layer and between electrodes
US9252255B2 (en) High electron mobility transistor and method of manufacturing the same
US20140346570A1 (en) Semiconductor device
US9245738B2 (en) High electron mobility transistor and method of manufacturing the same
CN107112241B (zh) 半导体装置
KR20140045843A (ko) 고전자 이동도 트랜지스터 및 그 제조방법
EP3902014A1 (en) High electron mobility transistor and method of manufacturing the same
KR20140011791A (ko) 고전자이동도 트랜지스터 및 그 제조방법
US20150263155A1 (en) Semiconductor device
US20200259489A1 (en) Configurations of composite devices comprising of a normally-on fet and a normally-off fet
Taube et al. Temperature-dependent electrical characterization of high-voltage AlGaN/GaN-on-Si HEMTs with Schottky and ohmic drain contacts
Zheng et al. High frequency N-polar GaN planar MIS-HEMTs on sapphire with high breakdown and low dispersion
KR20150065005A (ko) 노멀리 오프 고전자이동도 트랜지스터
KR102038625B1 (ko) 고전자이동도 트랜지스터의 게이트전압 조절 방법 및 장치
Bahat‐Treidel et al. AlGaN/GaN/AlGaN double heterojunction HEMTs on n‐type SiC substrates
JP2012069662A (ja) 電界効果トランジスタ
Meneghini et al. Impact of hot electrons on the reliability of AlGaN/GaN high electron mobility transistors
JP2012054440A (ja) 半導体装置及びこれを用いた電気回路、電気回路の制御方法
KR20230000718A (ko) 고전자이동도 트랜지스터 및 그 제조 방법
Chatterjee et al. Impact of buffer charge on the reliability of carbon doped AlGaN/GaN-on-Si HEMTs

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant