WO2021125111A1 - 電力増幅回路、高周波回路及び通信装置 - Google Patents

Abstract

出力電力を小型かつ低損失で検出する。電力増幅回路（１）は、増幅器と、電圧検出回路（５）と、電流検出回路（６）と、演算回路とを備える。上記増幅器は、電力を増幅する。電圧検出回路（５）は、上記増幅器の出力端の電圧を検出する。電流検出回路（６）は、上記増幅器の出力端の電流を検出する。上記演算回路は、電圧検出回路（５）及び電流検出回路（６）の検出結果を演算して上記増幅器から出力される出力電力を求める。

Description

電力増幅回路、高周波回路及び通信装置

　本発明は、一般に電力増幅回路、高周波回路及び通信装置に関し、より詳細には、電力を増幅する増幅器を備える電力増幅回路、電力増幅回路を備える高周波回路、及び、高周波回路を備える通信装置に関する。

　従来、電力増幅器からの電力をモニタするＲＦ電力増幅器（電力増幅回路）が知られている（例えば、特許文献１参照）。

　特許文献１に記載されたＲＦ電力増幅器は、初段増幅素子と、最終段増幅素子と、出力整合回路と、方向性結合器とを備える。方向性結合器は、出力整合回路に接続されている。特許文献１に記載されたＲＦ電力増幅器は、最終増幅素子と出力整合回路との間でＲＦ電圧を検出する。特許文献１に記載されたＲＦ電力増幅器は、方向性結合器でＲＦ電力増幅器の電力をモニタすると同時にＲＦ電圧振幅をモニタする。これにより、ＲＦ電力増幅器から出力されるＲＦ電力の過多と、ＲＦ電力増幅器の出力側のＲＦ電圧の過多による歪みを低減させる。

特許第４７５０４６３号公報

　しかしながら、特許文献１に記載された従来の電力増幅回路では、出力電力の検出に方向性結合器が用いられているため、出力電力を精度よく検出するためには方向性結合器において高い方向性を有する必要がある。このため、方向性結合器のサイズが大きくなる傾向にある。また、電力の一部を取り出すため、電力損失が生じるという問題があった。

　本発明は上記の点に鑑みてなされた発明であり、本発明の目的は、出力電力を小型かつ低損失で検出することができる電力増幅回路、高周波回路及び通信装置を提供することにある。

　本発明の一態様に係る電力増幅回路は、増幅器と、電圧検出回路と、電流検出回路と、演算回路とを備える。前記増幅器は、電力を増幅する。前記電圧検出回路は、前記増幅器の出力端の電圧を検出する。前記電流検出回路は、前記増幅器の出力端の電流を検出する。前記演算回路は、前記電圧検出回路及び前記電流検出回路の検出結果を演算して前記増幅器から出力される出力電力を求める。

　本発明の一態様に係る高周波回路は、前記電力増幅回路と、フィルタとを備える。前記フィルタは、前記電力増幅回路の前記増幅器にて電力が増幅される送信信号を通す。

　本発明の一態様に係る通信装置は、前記高周波回路と、信号処理回路とを備える。前記信号処理回路は、前記高周波回路に入力される前記送信信号を処理する。

　本発明の上記態様に係る電力増幅回路、高周波回路及び通信装置によれば、電力増幅回路からの出力電力を小型かつ低損失で検出することができる。

図１は、実施形態１に係る電力増幅回路の回路図である。 図２は、同上の電力増幅回路の要部の回路図である。 図３は、同上の電力増幅回路における増幅器からの出力電流を検出する部分の平面図である。 図４は、同上の電力増幅回路における出力電力とＲＦ電流検出値との関係を示すグラフである。 図５は、同上の電力増幅回路における出力電力とＲＦ電圧検出値との関係を示すグラフである。 図６は、同上の電力増幅回路における出力電力とＲＦ電力検出値との関係を示すグラフである。 図７は、実施形態１の変形例に係る電力増幅回路の要部の回路図である。 図８は、実施形態２に係る電力増幅回路の回路図である。 図９は、実施形態３に係る電力増幅回路の回路図である。 図１０は、実施形態４に係る電力増幅回路の回路図である。 図１１は、実施形態５に係る電力増幅回路の要部の回路図である。 図１２は、同上の電力増幅回路の制御回路の要部のブロック図である。 図１３は、同上の電力増幅回路の制御回路の電力範囲コントローラのブロック図である。 図１４は、同上の制御回路のカウンタの動作を説明するためのタイムチャートである。 図１５は、実施形態６に係る通信装置のブロック図である。

　以下、実施形態１～５に係る電力増幅回路及び実施形態６に係る通信装置について、図面を参照して説明する。下記の実施形態等において参照する図３は、模式的な図であり、図中の各構成要素の大きさや厚さそれぞれの比は、必ずしも実際の寸法比を反映しているとは限らない。

　（実施形態１）
　（１）電力増幅回路
　実施形態１に係る電力増幅回路１は、図１に示すように、第１増幅回路２と、第２増幅回路３と、複数（図示例では３つ）の整合回路４１～４３とを備える。また、電力増幅回路１は、電圧検出回路５と、電流検出回路６と、制御回路７とを備える。第１増幅回路２、第２増幅回路３、整合回路４１，４２、電圧検出回路５及び電流検出回路６は、ＰＡＩＣ（Power Amplifier Integrated Circuit）として、１つのチップＣ１で構成されている。制御回路７は、制御ＩＣとして、１つのチップＣ２で構成されている。

　実施形態１に係る電力増幅回路１において、第１増幅回路２は、電力を増幅する回路である。第１増幅回路２は、第２増幅回路３の入力側に設けられている。第２増幅回路３は、電力を増幅する回路である。言い換えると、電力増幅回路１は、二段の増幅回路で構成されている。

　（２）電力増幅回路の各構成要素
　以下、実施形態１に係る電力増幅回路１の各構成要素について、図面を参照して説明する。

　（２．１）第１増幅回路
　第１増幅回路２は、図１に示すように、トランジスタ２１と、バイアス回路２２とを備える。

　トランジスタ２１は、例えばＮＰＮトランジスタである。トランジスタ２１のベースは、キャパシタ１１を介して整合回路４１の出力端に電気的に接続されている。トランジスタ２１のコレクタは、インダクタ１３に電気的に接続されている。トランジスタ２１のエミッタは、接地されている。

　インダクタ１３は、トランジスタ２１のコレクタ及びキャパシタ１４に電気的に接続されている。

　第１増幅回路２では、トランジスタ２１とインダクタ１３とで、エミッタ接地回路を構成する。トランジスタ２１とインダクタ１３とで構成されるエミッタ接地回路には、電源電圧Ｖｃｃ１が印加される。

　バイアス回路２２は、整合回路４１の出力端とトランジスタ２１のベースとの間に接続されている出力端を有する。そして、バイアス回路２２は、トランジスタ２１のベースにバイアス（バイアス電流）を供給するように構成されている。

　第１増幅回路２は、第１増幅回路２の入力端から入力された入力信号の電力を増幅し、増幅された電力を第１増幅回路２の出力端から出力する。

　（２．２）第２増幅回路
　第２増幅回路３は、図１に示すように、トランジスタ３１と、バイアス回路３２とを備える。

　トランジスタ３１は、例えばＮＰＮトランジスタである。トランジスタ３１のベースは、キャパシタ１２を介して整合回路４２の出力端に電気的に接続されている。トランジスタ３１のコレクタは、インダクタ１５に電気的に接続されている。トランジスタ３１のエミッタは、接地されている。

　インダクタ１５は、トランジスタ３１のコレクタ及びキャパシタ１６に電気的に接続されている。

　第２増幅回路３では、トランジスタ３１とインダクタ１５とで、エミッタ接地回路を構成する。トランジスタ３１とインダクタ１５とで構成されるエミッタ接地回路には、電源電圧Ｖｃｃ２が印加される。

　バイアス回路３２は、整合回路４２の出力端とトランジスタ３１のベースとの間に接続されている出力端を有する。そして、バイアス回路３２は、トランジスタ３１のベースにバイアス（バイアス電流）を供給するように構成されている。

　第２増幅回路３は、第２増幅回路３の入力端から入力された入力信号の電力を増幅し、増幅された電力を第２増幅回路３の出力端から出力する。

　（２．３）整合回路
　整合回路４１は、図１に示すように、第１増幅回路２の入力端に接続されており、第１増幅回路２の入力側の回路（例えばＲＦ信号処理回路９４）と第１増幅回路２との間のインピーダンスを整合させるための入力整合回路である。

　整合回路４１は、例えば、インダクタ、キャパシタ及び抵抗器のうちの少なくとも１つで構成されている。

　整合回路４２は、図１に示すように、第１増幅回路２の出力端と第２増幅回路３の入力端との間に接続されており、第１増幅回路２と第２増幅回路３との間のインピーダンスを整合させるための回路である。

　整合回路４２は、例えば、インダクタ、キャパシタ及び抵抗器のうちの少なくとも１つで構成されている。

　整合回路４３は、図１に示すように、第２増幅回路３の出力端に接続されており、第２増幅回路３と第２増幅回路３の出力側の回路（例えばフィルタ８２）との間のインピーダンスを整合させるための出力整合回路である。

　整合回路４３は、例えば、インダクタ、キャパシタ及び抵抗器のうちの少なくとも１つで構成されている。

　（２．４）電圧検出回路
　電圧検出回路５は、図１及び図２に示すように、２つの抵抗５１，５２と、キャパシタ５３，５５と、第１検波回路５４とを備える。

　２つの抵抗５１，５２は、直列に接続されている。２つの抵抗５１，５２の直列回路の一端は、第２増幅回路３の出力端に接続されており、２つの抵抗５１，５２の直列回路の他端は、接地されている。これにより、２つの抵抗５１，５２の両端には、第２増幅回路３の出力端における出力電圧が印加される。

　キャパシタ５３は、抵抗５１と抵抗５２との間のノードに接続されている。さらに、第１検波回路５４は、キャパシタ５３に接続されている。第１検波回路５４は、例えば、トランジスタを用いた回路又はダイオードを用いた回路で構成されている。キャパシタ５５は、抵抗５１と直列に接続されており、かつ、抵抗５２と並列に接続されている。

　上記のような回路構成の電圧検出回路５は、第２増幅回路３の出力端の出力電圧を検出することが可能である。

　（２．５）電流検出回路
　電流検出回路６は、図１及び図２に示すように、インダクタ６１と、第２検波回路６２と、抵抗６３と、キャパシタ６４，６５と、バッファ６６とを備える。

　インダクタ６１は、図１及び図２に示すように、第２増幅回路３の出力側に隣接して設けられている。より詳細には、図３に示すように、インダクタ６１は、配線１８に隣接して設けられている。インダクタ６１の一端は、抵抗６３及びキャパシタ６４が接続されており、インダクタ６１の他端は、接地されている。第２検波回路６２は、例えば、トランジスタを用いた回路又はダイオードを用いた回路で構成されている。抵抗６３は、インダクタ６１と第２検波回路６２との間に設けられている。キャパシタ６４の一端は、インダクタ６１及び抵抗６３に接続されており、キャパシタ６４の他端は、接地されている。キャパシタ６５の一端は、抵抗６３及びバッファ６６に接続されており、キャパシタ６５の他端は、接地されている。

　上記のような回路構成の電流検出回路６は、第２増幅回路３の出力端の出力電流を検出することが可能である。なお、電流検出回路６は、バッファ６６に代えて、電圧増幅器を備えてもよい。電圧増幅器は、インダクタ６１で検出された出力電流の検出値（検出電圧）を増幅することが可能である。

　（２．６）制御回路
　制御回路７は、図１に示すように、第１バッファ７１と、第２バッファ７２と、差動増幅回路７３とを備える。また、制御回路７は、リミッタ回路７４と、バイアス制御回路７５とを備える。さらに、制御回路７は、図２に示すように、２つの減算回路（第１減算回路７６及び第２減算回路７７）を備える。

　第１バッファ７１は、電圧検出回路５の検出結果をリミッタ回路７４へ出力する。すなわち、第１バッファ７１は、第２増幅回路３のＲＦ電圧の検出値であるＲＦ電圧検出信号をリミッタ回路７４へ出力する。

　第２バッファ７２は、電流検出回路６の検出結果をリミッタ回路７４へ出力する。すなわち、第２バッファ７２は、第２増幅回路３のＲＦ電流の検出値であるＲＦ電流検出信号をリミッタ回路７４へ出力する。

　ここで、ＲＦ電圧検出信号としてのアナログ電圧信号における第１検波回路５４のオフセットを除去するために、第１減算回路７６が設けられている。第１減算回路７６は、ＲＦ電圧検出信号から検波回路１７の出力信号（オフセット）を差し引いた値を出力する。また、ＲＦ電流検出信号としてのアナログ電流信号における第２検波回路６２のオフセットを除去するために、第２減算回路７７が設けられている。第２減算回路７７は、ＲＦ電流検出信号から検波回路１７の出力信号（オフセット）を差し引いた値を出力する。検波回路１７は、第１検波回路５４及び第２検波回路６２と同じ構成であることが好ましい。

　差動増幅回路７３は、オペアンプ７３１と、４つの抵抗７３２～７３５とを備える。オペアンプ７３１の反転入力端子には、電圧検出回路５の検出値が入力され、オペアンプ７３１の非反転入力端子には、電流検出回路６の検出値が入力される。抵抗７３２は、オペアンプ７３１の反転入力端子と出力端子とに接続されている。抵抗７３３は、オペアンプ７３１の反転入力端子と電圧検出回路５との間に接続されている。抵抗７３４は、オペアンプ７３１の非反転入力端子と電流検出回路６との間に接続されている。抵抗７３５は、オペアンプ７３１の非反転入力端子に接続されている。

　ここで、電力増幅回路１の出力電力は、一般的には、電力増幅回路１の出力電圧と電力増幅回路１の出力電流との積を求めることによって得られる。

　ただし、第１検波回路５４において、入力と出力との関係が線形の関係ではなく対数の関係となっている。同様に、第２検波回路６２においても、入力と出力との関係が線形の関係ではなく対数の関係となっている。したがって、制御回路７では、差動増幅回路７３における電圧検出回路５の検出値と電流検出回路６の検出値との和によって、電力増幅回路１の出力電力を求めることができる。

　リミッタ回路７４は、第２増幅回路３の出力電力を制限するように構成されている。より詳細には、リミッタ回路７４は、第１増幅回路２のバイアス及び第２増幅回路３のバイアスを制御することによって、上記出力電力が上限値を超えないように、上記出力電力を制限する。リミッタ回路７４は、第１バッファ７１の出力値、第２バッファ７２の出力値、及び差動増幅回路７３の出力値を用いて制御値を生成し、上記制御値をバイアス制御回路７５に出力する。

　バイアス制御回路７５は、第１増幅回路２のバイアス回路２２及び第２増幅回路３のバイアス回路３２を制御するように構成されている。バイアス制御回路７５は、リミッタ回路７４からの制御値に基づいて、バイアス回路２２及びバイアス回路３２を制御する。つまり、バイアス制御回路７５は、第２増幅回路３の出力電力が上限値を超えないように、バイアス回路２２及びバイアス回路３２を制御する。

　（３）計測特性
　次に、電力増幅回路１の出力電力と検出値との関係について、図４～図６を参照して説明する。図４は、電流検出回路６の検出値と電力増幅回路１の出力電力との関係を示す。図５は、電圧検出回路５の検出値と電力増幅回路１の出力電力との関係を示す。図６は、電圧検出回路５の検出値と電流検出回路６の検出値とから求められた出力電力の検出値と電力増幅回路１の出力電力との関係を示す。図４～図６において、特性Ａ１は、負荷インピーダンスが２５Ωのときの特性、特性Ａ２は、負荷インピーダンスが５０Ωのときの特性、特性Ａ３は、負荷インピーダンスが７５Ωのときの特性である。

　図４に示すように、負荷インピーダンスが変動したときの電流検出回路６の検出値の変動が大きい。具体的には、負荷インピーダンスが大きくなるほど、同じ出力電力における電流検出回路６の検出値は大きくなる。

　図５に示すように、負荷インピーダンスが変動したときの電圧検出回路５の検出値の変動が大きい。具体的には、負荷インピーダンスが大きくなるほど、同じ出力電力における電圧検出回路５の検出値は小さくなる。

　一方、出力電力の検出値の変動は、図６に示すように、負荷インピーダンスが変動したときであっても小さい。負荷インピーダンスが大きくなると、電流検出回路６の検出値は大きくなるが、電圧検出回路５の検出値は小さくなる。これにより、出力電力の検出値の変動は小さい。上記より、負荷インピーダンスの変動があっても、出力電力を精度よく検出することができる。

　（４）効果
　実施形態１に係る電力増幅回路１では、電圧検出回路５によって検出された第２増幅回路３（増幅器）の出力端の電圧と、電流検出回路６によって検出された第２増幅回路３の出力端の電流とを演算して、第２増幅回路３から出力される出力電力を求める。これにより、方向性結合器を用いて出力電力を求める場合に比べて、第２増幅回路３からの出力電力を小型かつ低損失で検出することができる。

　実施形態１に係る電力増幅回路１では、リミッタ回路７４（制限部）において、差動増幅回路７３（演算回路）の演算結果を用いて第２増幅回路３（増幅器）の出力電力の大きさを制限する。これにより、上記増幅器の出力電力が上限値を超えないように、フィードバック制御を行うことができる。

　（５）変形例
　実施形態１の変形例として、図７に示すように、電力増幅回路１の制御回路７は、複数のＡ／Ｄコンバータ７８１～７８３を備えてもよい。Ａ／Ｄコンバータ７８１は、電圧検出回路５からのＲＦ電圧検出信号としてのアナログ電圧信号をデジタル電圧信号に変換し、上記デジタル電圧信号をリミッタ回路７４（図１参照）に出力する。Ａ／Ｄコンバータ７８２は、電流検出回路６からのＲＦ電流検出信号としてのアナログ電流信号をデジタル電流信号に変換し、上記デジタル電流信号をリミッタ回路７４に出力する。Ａ／Ｄコンバータ７８３は、検波回路１７からのアナログ基準信号をデジタル基準信号に変換し、上記デジタル基準信号をリミッタ回路７４に出力する。

　（実施形態２）
　実施形態２に係る電力増幅回路１は、図８に示すように、電力増幅回路１に出力される入力電力を制御する点で、実施形態１に係る電力増幅回路１（図１参照）と相違する。

　（１）構成
　実施形態２に係る電力増幅回路１は、実施形態１に係る電力増幅回路１と同様、図８に示すように、第１増幅回路２と、第２増幅回路３と、複数（図示例では３つ）の整合回路４１～４３とを備える。また、電力増幅回路１は、電圧検出回路５と、電流検出回路６と、制御回路７とを備える。なお、実施形態２に係る電力増幅回路１に関し、実施形態１に係る電力増幅回路１と同様の構成要素については、同一の符号を付して説明を省略する。

　実施形態２の制御回路７は、実施形態１の制御回路７（図１参照）と同様、図８に示すように、第１バッファ７１と、第２バッファ７２と、差動増幅回路７３とを備える。また、制御回路７は、リミッタ回路７４を備える。一方、実施形態２の制御回路７は、バイアス制御回路７５（図１参照）を備えていない。

　リミッタ回路７４は、電力増幅回路１の出力電力を制限するように構成されている。より詳細には、実施形態２のリミッタ回路７４は、電力増幅回路１の入力電力を制御することによって、上記出力電力が上限値を超えないように、上記出力電力を制限する。リミッタ回路７４は、第１バッファ７１の出力値、第２バッファ７２の出力値、及び差動増幅回路７３の出力値を用いて制御値を生成し、上記制御値をＡＧＣ（Auto Gain Control：自動利得制御）８１に出力する。

　ＡＧＣ８１は、電力増幅回路１の入力側に設けられており、電力増幅回路１の入力電力の大きさを調整する。より詳細には、ＡＧＣ８１は、電圧検出回路５、電流検出回路６及び制御回路７によって電力増幅回路１の出力電力をフィードバックすることで、入力電力の大きさを調整する。

　（２）効果
　実施形態２に係る電力増幅回路１においても、実施形態１に係る電力増幅回路１（図１参照）と同様、リミッタ回路７４（制限部）において、差動増幅回路７３（演算回路）の演算結果を用いて第２増幅回路３（増幅器）の出力電力の大きさを制限する。これにより、上記増幅器の出力電力が上限値を超えないように、フィードバック制御を行うことができる。

　（実施形態３）
　実施形態３に係る電力増幅回路１は、図９に示すような電力制御回路７９が設けられている点で、実施形態１に係る電力増幅回路１（図１参照）と相違する。

　（１）構成
　実施形態３に係る電力増幅回路１は、実施形態１に係る電力増幅回路１と同様、図９に示すように、第１増幅回路２と、第２増幅回路３と、複数（図示例では３つ）の整合回路４１～４３とを備える。また、電力増幅回路１は、電圧検出回路５と、電流検出回路６と、制御回路７とを備える。なお、実施形態３に係る電力増幅回路１に関し、実施形態１に係る電力増幅回路１と同様の構成要素については、同一の符号を付して説明を省略する。

　実施形態３の制御回路７は、実施形態１の制御回路７（図１参照）と同様、図９に示すように、差動増幅回路７３を備える。一方、制御回路７は、リミッタ回路７４及びバイアス制御回路７５に代えて、電力制御回路７９を備える。

　電力制御回路７９は、コンパレータ７９１を備える。コンパレータ７９１は、差動増幅回路７３の出力値と制御電圧とを比較する。制御電圧は、外部から入力される電圧であり、電力増幅回路１の出力電力の大きさを規定するための電圧である。電力制御回路７９は、差動増幅回路７３の出力値が制御電圧になるように、第１増幅回路２のバイアス回路２２及び第２増幅回路３のバイアス回路３２を制御する。

　（２）効果
　実施形態３に係る電力増幅回路１では、電力制御回路７９（制御部）において、差動増幅回路７３（演算回路）の演算結果を用いて第２増幅回路３（増幅器）の出力電力の大きさを制御する。これにより、第２増幅回路３の出力電力を所望の大きさにすることができる。

　（実施形態４）
　実施形態４に係る電力増幅回路１は、図１０に示すように、電力増幅回路１の入力電力を調整することによって電力増幅回路１の出力電力を制御する点で、実施形態３に係る電力増幅回路１（図９参照）と相違する。

　（１）構成
　実施形態４に係る電力増幅回路１は、実施形態３に係る電力増幅回路１と同様、図１０に示すように、第１増幅回路２と、第２増幅回路３と、複数（図示例では３つ）の整合回路４１～４３とを備える。また、電力増幅回路１は、電圧検出回路５と、電流検出回路６と、制御回路７とを備える。なお、実施形態３に係る電力増幅回路１に関し、実施形態１に係る電力増幅回路１と同様の構成要素については、同一の符号を付して説明を省略する。

　実施形態３の制御回路７は、実施形態３の制御回路７（図９参照）と同様、図１０に示すように、差動増幅回路７３を備える。また、制御回路７は、コンパレータ７９１を備える。

　コンパレータ７９１は、差動増幅回路７３の出力値と制御電圧とを比較する。制御電圧は、外部から入力される電圧であり、電力増幅回路１の出力電力の大きさを規定するための電圧である。コンパレータ７９１の出力値は、ＡＧＣ８１に出力される。

　（２）効果
　実施形態４に係る電力増幅回路１においても、実施形態３に係る電力増幅回路１（図９参照）と同様、電力制御回路７９（制御部）において、差動増幅回路７３（演算回路）の演算結果を用いて第２増幅回路３（増幅器）の出力電力の大きさを制御する。これにより、第２増幅回路３の出力電力を所望の大きさにすることができる。

　（実施形態５）
　（１）構成
　実施形態５に係る電力増幅回路１は、図１１に示すような電圧検出回路５、電流検出回路６及び制御回路７を備える点で、実施形態１に係る電力増幅回路１（図２参照）と相違する。

　（１．１）電圧検出回路
　電圧検出回路５は、図１１に示すように、２つの抵抗５１，５２と、キャパシタ５３，５５と、第１検波回路５４と、第１プリアンプ５６とを備える。

　第１プリアンプ５６は、第１検波回路５４に入力されるアナログ電圧信号を増幅する。第１プリアンプ５６は、制御回路７からの電力範囲信号に応じて、第１検波回路５４に入力されるアナログ電圧信号の増幅率を調整する。

　（１．２）電流検出回路
　電流検出回路６は、図１１に示すように、インダクタ６１と、第２検波回路６２と、抵抗６３と、キャパシタ６４，６５と、第２プリアンプ６７とを備える。

　第２プリアンプ６７は、第２検波回路６２に入力されるアナログ電流信号を増幅する。第２プリアンプ６７は、制御回路７からの電力範囲信号に応じて、第２検波回路６２に入力されるアナログ電流信号の増幅率を調整する。

　（１．３）制御回路
　制御回路７は、図１１に示すように、第１フィルタ７ａと、第２フィルタ７ｂと、第１減算回路７６と、第２減算回路７７と、第１Ａ／Ｄコンバータ７８４と、第２Ａ／Ｄコンバータ７８５と、デジタル加算平均処理回路７００と、電力範囲コントローラ７０８と、電力範囲レジスタ７０９とを備える。

　第１フィルタ７ａは、図１１に示すように、第１検波回路５４から出力されるＲＦ電圧検出信号としてのアナログ電圧信号を通過させるローパスフィルタである。第１フィルタ７ａは、例えば抵抗とキャパシタとで構成されるＲＣフィルタである。ＲＦ電圧検出信号としてのアナログ電圧信号がＡＭ変調波であるため、アナログ電圧信号の振幅が大きく変動する。第１Ａ／Ｄコンバータ７８４のサンプリング周波数と第１Ａ／Ｄコンバータ７８４に入力されるアナログ電圧信号の振幅とを抑えるために、第１フィルタ７ａが設けられている。

　第２フィルタ７ｂは、図１１に示すように、第２検波回路６２から出力されるＲＦ電流検出信号としてのアナログ電流信号を通過させるローパスフィルタである。第２フィルタ７ｂは、例えば抵抗とキャパシタとで構成されるＲＣフィルタである。ＲＦ電流検出信号としてのアナログ電流信号がＡＭ変調波であるため、アナログ電流信号の振幅が大きく変動する。第２Ａ／Ｄコンバータ７８５のサンプリング周波数と第２Ａ／Ｄコンバータ７８５に入力されるアナログ電流信号の振幅とを抑えるために、第２フィルタ７ｂが設けられている。

　第１減算回路７６は、図１１に示すように、ＲＦ電圧検出信号としてのアナログ電圧信号における第１検波回路５４のオフセットを除去するために設けられている。第１減算回路７６は、ＲＦ電圧検出信号としてのアナログ電圧信号から検波回路１７から出力される基準信号（オフセット）を差し引いた値を出力する。

　第２減算回路７７は、図１１に示すように、ＲＦ電流検出信号としてのアナログ電流信号における第２検波回路６２のオフセットを除去するために設けられている。第２減算回路７７は、ＲＦ電流検出信号としてのアナログ電流信号から検波回路１７から出力される基準信号（オフセット）を差し引いた値を出力する。

　図１１及び図１２に示す第１Ａ／Ｄコンバータ７８４は、ＲＦ電圧検出信号と基準信号との差分であるアナログ電圧信号をデジタル電圧信号に変換する。デジタル電圧信号は、２進数かつｎビットのデジタル信号である。図１２の例では、デジタル電圧信号は、２進数かつ８ビットのデジタル信号である。

　図１１及び図１２に示す第２Ａ／Ｄコンバータ７８５は、ＲＦ電流検出信号と基準信号との差分であるアナログ電流信号をデジタル電流信号に変換する。デジタル電流信号は、２進数かつｎビットのデジタル信号である。図１２の例では、デジタル電流信号は、２進数かつ８ビットのデジタル信号である。

　デジタル加算平均処理回路７００は、図１２に示すように、第１加算器７０１と、第２加算器７０２と、レジスタ７０３と、シフト演算器７０４と、出力レジスタ７０５と、カウンタ７０６と、カウントレジスタ７０７とを備える。

　第１加算器７０１は、図１２に示すように、第１Ａ／Ｄコンバータ７８４から出力されるデジタル電圧信号の入力と、第２Ａ／Ｄコンバータ７８５から出力されるデジタル電流信号の入力とを受け付ける。

　第１加算器７０１は、デジタル電圧信号のデジタル値（デジタル電圧値）とデジタル電流信号のデジタル値（デジタル電流値）との和であるデジタル電力値を第２加算器７０２に出力する。デジタル電力値は、２進数かつｎビットのデジタル値である。図１２の例では、デジタル電力値は、２進数かつ８ビットのデジタル値である。また、第１加算器７０１は、オーバーフローが発生した場合、オーバーフロー信号を出力する。

　第２加算器７０２は、図１２に示すように、第１加算器７０１から出力されるデジタル電力値の入力と、レジスタ７０３から出力されるデジタル総和電力値の入力とを受け付ける。

　第２加算器７０２は、デジタル電力値とデジタル総和電力値との和を新たなデジタル総和電力値としてレジスタ７０３に出力する。デジタル総和電力値は、２進数かつｍビットのデジタル値である。図１２の例では、デジタル総和電力値は、２進数かつ１２ビットのデジタル値である。第２加算器７０２は、オーバーフローが発生した場合、オーバーフロー信号を出力する。

　レジスタ７０３は、図１２に示すように、第２加算器７０２から出力されたデジタル総和電力値を格納する。カウンタ７０６から出力される動作信号（図１２の「ＯＰ」）が入力されると、レジスタ７０３は、デジタル総和電力値を格納し、かつ、デジタル総和電力値を第２加算器７０２及びシフト演算器７０４に出力する。一方、カウンタ７０６から出力される開始信号（図１２の「ＳＴＡＲＴ」）が入力されると、レジスタ７０３は、デジタル総和電力値の格納をリセットする。

　シフト演算器７０４は、図１２に示すように、レジスタ７０３から出力されるデジタル総和電力値に対してビットシフトを行う。つまり、シフト演算器７０４は、デジタル総和電力値に対して割り算を行う。より詳細には、シフト演算器７０４は、カウントレジスタ７０７からビット信号が入力される。ビット信号に含まれているビット情報に応じて、デジタル総和電力値に対してビットシフトを行う。言い換えると、ビット情報がＮビットである場合、シフト演算器７０４は、デジタル総和電力値に対してＮビットのビットシフトを行う。例えば、デジタル総和電力値が１６個のデジタル電力値の総和である場合、ビット情報が４ビットとなるから、シフト演算器７０４は、デジタル総和電力値に対して４ビットのビットシフトを行うことによって、デジタル電力値の平均値を算出することができる。シフト演算器７０４は、デジタル電力値の平均値であるデジタル平均電力値を出力レジスタ７０５に出力する。

　出力レジスタ７０５は、図１２に示すように、カウンタ７０６からエンド信号（図１２の「ＥＮＤ」）が入力されると、シフト演算器７０４から出力されたデジタル平均電力値を格納し、かつ出力する。出力レジスタ７０５は、電力範囲コントローラ７０８及びリミッタ回路７４（図１１参照）にデジタル平均電力値を出力する。

　カウンタ７０６は、クロック信号をカウントし、所定のタイミングで動作信号（図１２の「ＯＰ」）又は開始信号（図１２の「ＳＴＡＲＴ」）をレジスタ７０３に出力する。また、カウンタ７０６は、エンド信号（図１２の「ＥＮＤ」）を出力レジスタ７０５に出力する。さらに、カウンタ７０６は、動作信号又はエンド信号を出力したとき、電力範囲コントローラ７０８に信号（図１２の「ＯＲ（ＯＰ，ＥＮＤ）」）を出力する。

　一方、カウンタ７０６は、カウントレジスタ７０７から平均回数の情報（図１２の「ＣＮＴ」）を取得する。さらに、カウンタ７０６は、電力範囲コントローラ７０８から再スタート信号（図１２の「ＲＥＳＴＡＲＴ」）を取得する。

　図１２に示すカウントレジスタ７０７は、デジタル総和電力値を算出する演算の平均回数に応じたビット数をビット情報として格納する。例えば、平均回数が１６回である場合、カウントレジスタ７０７は、ビット情報として４ビットを格納する。平均回数が２回である場合、ビット情報は１ビットであり、平均回数が４回である場合、ビット情報は２ビットであり、平均回数が８回である場合、ビット情報は３ビットである。

　図１２及び図１３に示す電力範囲コントローラ７０８は、電力範囲を制御する。電力範囲コントローラ７０８は、図１３に示すように、ＡＮＤ回路７０８１と、範囲検出部７０８２と、比較部７０８３と、範囲調整部７０８４とを備える。

　図１３に示すＡＮＤ回路７０８１は、第１加算器７０１（図１２参照）及び第２加算器７０２（図１２参照）の少なくとも一方からオーバーフローが入力され、かつ、カウンタ７０６（図１２参照）から操作信号（図１３の「ＯＰ」）又はエンド信号（図１３の「ＥＮＤ」）が入力された場合、論理積信号を出力する。

　範囲検出部７０８２は、図１３に示すように、電力範囲レジスタ７０９から電力範囲情報が入力されると、電力範囲の最大値及び最小値を出力する。

　図１３に示す比較部７０８３は、カウンタ７０６（図１２参照）から操作信号（図１３の「ＯＰ」）及びエンド信号（図１３の「ＥＮＤ」）のいずれも入力されていない場合に動作し、出力レジスタ７０５から出力されるデジタル平均電力値（図１３の「ＯＵＴ」）と電力範囲の最大値及び最小値とを比較する。デジタル平均電力値が電力範囲の最大値よりも大きい場合、比較部７０８３は、オーバーフロー信号（図１３の「Ｏｖｅｒ　Ｆｌｏｗ」）を出力する。一方、デジタル平均電力値が電力範囲の最小値よりも小さい場合、比較部７０８３は、アンダーフロー信号（図１３の「Ｕｎｄｅｒ　Ｆｌｏｗ」）を出力する。

　図１３に示す範囲調整部７０８４は、電力範囲を調整する。比較部７０８３からオーバーフロー信号又はアンダーフロー信号が入力されると、範囲調整部７０８４は、新しい電力範囲を設定する。電力範囲レジスタ７０９が格納する電力範囲を更新させるため、範囲調整部７０８４は、新しい電力範囲を電力範囲レジスタ７０９に出力する。また、新しい電力範囲が設定された場合、範囲調整部７０８４は、再スタート信号（図１３の「ＲＥＳＴＡＲＴ」）をカウンタ７０６（図１２参照）に出力する。

　図１２に示す電力範囲レジスタ７０９は、電力範囲を格納する。電力範囲コントローラ７０８の範囲調整部７０８４から新しい電力範囲を受け取ると、電力範囲レジスタ７０９は、新しい電力範囲を格納する。

　（２）動作
　図１３に示すように、カウンタ７０６がレジスタ７０３に開始信号（図１３の「ＳＴＡＲＴ」）を出力すると、レジスタ７０３はデジタル総和電力値の格納をリセットする。

　時刻ｔ１において、カウンタ７０６がレジスタ７０３に動作信号（図１３の「ＯＲ」）を出力すると、レジスタ７０３はデジタル総和電力値を格納する。カウンタ７０６が動作信号を継続して出力している間、レジスタ７０３は、クロックごとに第２加算器７０２から入力されるデジタル総和電力値の格納を継続する。レジスタ７０３は、クロックごとに、デジタル総和電力値を第２加算器７０２及びシフト演算器７０４に出力する。シフト演算器４は、レジスタ７０３からのデジタル総和電力値に対してビットシフトを行い、デジタル平均電力値を出力レジスタ７０５に出力する。

　時刻ｔ２において、カウンタ７０６が動作信号の出力を停止すると、レジスタ７０３はデジタル総和電力値の格納を停止する。さらに、カウンタ７０６が出力レジスタ７０５にエンド信号（図１３の「ＥＮＤ」）を出力すると、出力レジスタ７０５はデジタル平均電力値（図１１の「ＲＦ電力」）を出力する。

　（３）効果
　実施形態５に係る電力増幅回路１によれば、高周波電力に対するダイナミックレンジを広げることができる。また、ＡＭ変調波に対して平均電力を検出することができる。

　（実施形態６）
　実施形態６では、実施形態１～５のいずれかの電力増幅回路１を用いた高周波回路８及び通信装置９について、図面を参照して説明する。

　高周波回路８は、図１５に示すように、電力増幅回路１と、フィルタ８２とを備える。フィルタ８２は、電力増幅回路１と後述のアンテナ９１との間に設けられており、電力増幅回路１からの送信信号に対して所定のフィルタ処理を行う。

　通信装置９は、図１５に示すように、高周波回路８と、アンテナ９１と、信号処理回路９２とを備える。信号処理回路９２は、ベースバンド信号処理回路９３と、ＲＦ信号処理回路９４とを備える。

　ベースバンド信号処理回路９３は、例えばＢＢＩＣ（Baseband Integrated Circuit）であり、外部からの送信信号に対する所定の信号処理を行う。

　ＲＦ信号処理回路９４は、例えばＲＦＩＣ（Radio Frequency Integrated Circuit）であり、ベースバンド信号処理回路９３からの送信信号に対して所定の信号処理を行う。より詳細には、ＲＦ信号処理回路９４は、ベースバンド信号処理回路９３から出力された送信信号をアップコンバートなどの信号処理を行い、信号処理が行われた送信信号を電力増幅回路１へ出力する。

　（態様）
　本明細書には、以下の態様が開示されている。

　第１の態様に係る電力増幅回路（１）は、増幅器（第１増幅回路２及び第２増幅回路３）と、電圧検出回路（５）と、電流検出回路（６）と、演算回路（差動増幅回路７３；デジタル加算平均処理回路７００）とを備える。上記増幅器は、電力を増幅する。電圧検出回路（５）は、上記増幅器の出力端の電圧を検出する。電流検出回路（６）は、上記増幅器の出力端の電流を検出する。上記演算回路は、電圧検出回路（５）及び電流検出回路（６）の検出結果を演算して上記増幅器から出力される出力電力を求める。

　第１の態様に係る電力増幅回路（１）では、電圧検出回路（５）によって検出された増幅器（第１増幅回路２及び第２増幅回路３）の出力端の電圧と、電流検出回路（６）によって検出された上記増幅器の出力端の電流とを演算して、上記増幅器から出力される出力電力を求める。これにより、方向性結合器を用いて出力電力を求める場合に比べて、上記増幅器からの出力電力を小型かつ低損失で検出することができる。

　第２の態様に係る電力増幅回路（１）は、第１の態様において、制限部（リミッタ回路７４）を更に備える。上記制限部は、演算回路（差動増幅回路７３；デジタル加算平均処理回路７００）の演算結果を用いて増幅器（第１増幅回路２及び第２増幅回路３）から出力される出力電力の大きさを制限する。

　第２の態様に係る電力増幅回路（１）では、制限部（リミッタ回路７４）において、演算回路（差動増幅回路７３；デジタル加算平均処理回路７００）の演算結果を用いて増幅器（第１増幅回路２及び第２増幅回路３）の出力電力の大きさを制限する。これにより、上記増幅器の出力電力が上限値を超えないように、フィードバック制御を行うことができる。

　第３の態様に係る電力増幅回路（１）は、第１の態様において、制御部（電力制御回路７９）を更に備える。上記制御部は、演算回路（差動増幅回路７３；デジタル加算平均処理回路７００）の演算結果を用いて増幅器（第１増幅回路２及び第２増幅回路３）から出力される出力電力の大きさを制御する。

　第３の態様に係る電力増幅回路（１）では、制御部（電力制御回路７９）において、演算回路（差動増幅回路７３；デジタル加算平均処理回路７００）の演算結果を用いて増幅器（第１増幅回路２及び第２増幅回路３）の出力電力の大きさを制御する。これにより、上記増幅器の出力電力を所望の大きさにすることができる。

　第４の態様に係る電力増幅回路（１）では、第１～３の態様のいずれか１つにおいて、電圧検出回路（５）は、第１検波回路（５４）と、第１プリアンプ（５６）とを有する。第１プリアンプ（５６）は、第１検波回路（５４）に入力される信号を増幅する。電流検出回路（６）は、第２検波回路（６２）と、第２プリアンプ（６７）とを有する。第２プリアンプ（６７）は、第２検波回路（６２）に入力される信号を増幅する。電力増幅回路（１）は、調整部（電力範囲コントローラ７０８）を更に備える。上記調整部は、第１プリアンプ（５６）の増幅率及び第２プリアンプ（６７）の増幅率を調整する。

　第５の態様に係る電力増幅回路（１）は、第４の態様において、第１フィルタ（７ａ）と、第２フィルタ（７ｂ）とを更に備える。第１フィルタ（７ａ）は、第１検波回路（５４）から出力されるアナログ電圧信号を通過させる。第２フィルタ（７ｂ）は、第２検波回路（６２）から出力されるアナログ電流信号を通過させる。

　第６の態様に係る高周波回路（８）は、第１～５の態様のいずれか１つの電力増幅回路（１）と、フィルタ（８２）とを備える。フィルタ（８２）は、電力増幅回路（１）の増幅器（第１増幅回路２及び第２増幅回路３）にて電力が増幅される送信信号を通す。

　第６の態様に係る高周波回路（８）では、電力増幅回路（１）において、電圧検出回路（５）によって検出された増幅器（第１増幅回路２及び第２増幅回路３）の出力端の電圧と、電流検出回路（６）によって検出された上記増幅器の出力端の電流とを演算して、上記増幅器から出力される出力電力を求める。これにより、方向性結合器を用いて出力電力を求める場合に比べて、上記増幅器からの出力電力を小型かつ低損失で検出することができる。

　第７の態様に係る通信装置（９）は、第６の態様の高周波回路（８）と、信号処理回路（９２）とを備える。信号処理回路（９２）は、高周波回路（８）に入力される送信信号を処理する。

　第７の態様に係る通信装置（９）では、電力増幅回路（１）において、電圧検出回路（５）によって検出された増幅器（第１増幅回路２及び第２増幅回路３）の出力端の電圧と、電流検出回路（６）によって検出された上記増幅器の出力端の電流とを演算して、上記増幅器から出力される出力電力を求める。これにより、方向性結合器を用いて出力電力を求める場合に比べて、上記増幅器からの出力電力を小型かつ低損失で検出することができる。

　１　電力増幅回路
　１１，１２，１４，１６　キャパシタ
　１３，１５　インダクタ
　１７　検波回路
　１８　配線
　２　第１増幅回路（増幅器）
　２１　トランジスタ
　２２　バイアス回路
　３　第２増幅回路（増幅器）
　３１　トランジスタ
　３２　バイアス回路
　４１，４２，４３　整合回路
　５　電圧検出回路
　５１，５２　抵抗
　５３　キャパシタ
　５４　第１検波回路
　５５　キャパシタ
　５６　第１プリアンプ
　６　電流検出回路
　６１　インダクタ
　６２　第２検波回路
　６３　抵抗
　６４，６５　キャパシタ
　６６　バッファ
　６７　第２プリアンプ
　７　制御回路
　７ａ　第１フィルタ
　７ｂ　第２フィルタ
　７００　デジタル加算平均処理回路（演算回路）
　７０１　第１加算器
　７０２　第２加算器
　７０３　レジスタ
　７０４　シフト演算器
　７０５　出力レジスタ
　７０６　カウンタ
　７０７　カウントレジスタ
　７０８　電力範囲コントローラ（調整部）
　７０８１　ＡＮＤ回路
　７０８２　範囲検出部
　７０８３　比較部
　７０８４　範囲調整部
　７０９　電力範囲レジスタ
　７１　第１バッファ
　７２　第２バッファ
　７３　差動増幅回路（演算回路）
　７３１　オペアンプ
　７３２，７３３，７３４，７３５　抵抗
　７４　リミッタ回路（制限部）
　７５　バイアス制御回路
　７６　第１減算回路
　７７　第２減算回路
　７８１，７８２，７８３　Ａ／Ｄコンバータ
　７８４　第１Ａ／Ｄコンバータ
　７８５　第２Ａ／Ｄコンバータ
　７９　電力制御回路（制御部）
　７９１　コンパレータ
　８　高周波回路
　８１　ＡＧＣ
　８２　フィルタ
　９　通信装置
　９１　アンテナ
　９２　信号処理回路
　９３　ベースバンド信号処理回路
　９４　ＲＦ信号処理回路
　Ｃ１，Ｃ２　チップ
　Ａ１，Ａ２，Ａ３　特性

Claims (7)

1. 　電力を増幅する増幅器と、
   　前記増幅器の出力端の電圧を検出する電圧検出回路と、
   　前記増幅器の出力端の電流を検出する電流検出回路と、
   　前記電圧検出回路及び前記電流検出回路の検出結果を演算して前記増幅器から出力される出力電力を求める演算回路と、を備える、
   　電力増幅回路。
2. 　前記演算回路の演算結果を用いて前記増幅器から出力される前記出力電力の大きさを制限する制限部を更に備える、
   　請求項１に記載の電力増幅回路。
3. 　前記演算回路の演算結果を用いて前記増幅器から出力される前記出力電力の大きさを制御する制御部を更に備える、
   　請求項１に記載の電力増幅回路。
4. 　前記電圧検出回路は、
   　　第１検波回路と、
   　　前記第１検波回路に入力される信号を増幅する第１プリアンプと、を有し、
   　前記電流検出回路は、
   　　第２検波回路と、
   　　前記第２検波回路に入力される信号を増幅する第２プリアンプと、を有し、
   　前記第１プリアンプの増幅率及び前記第２プリアンプの増幅率を調整する調整部を更に備える、
   　請求項１～３のいずれか１項に記載の電力増幅回路。
5. 　前記第１検波回路から出力されるアナログ電圧信号を通過させる第１フィルタと、
   　前記第２検波回路から出力されるアナログ電流信号を通過させる第２フィルタと、を更に備える、
   　請求項４に記載の電力増幅回路。
6. 　請求項１～５のいずれか１項に記載の電力増幅回路と、
   　前記電力増幅回路の前記増幅器にて電力が増幅される送信信号を通すフィルタと、を備える、
   　高周波回路。
7. 　請求項６に記載の高周波回路と、
   　前記高周波回路に入力される前記送信信号を処理する信号処理回路と、を備える、
   　通信装置。

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