JP5365474B2

JP5365474B2 - プログラマブル可変利得増幅器及び無線通信装置

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Publication number: JP5365474B2
Application number: JP2009255362A
Authority: JP
Inventors: 雅幸村中
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2009-11-06
Filing date: 2009-11-06
Publication date: 2013-12-11
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Description

本発明は、半導体装置の可変利得増幅器に関し、特に利得の変化率を一定にする可変利得増幅器に関する。

近年の移動体通信において、基地局と移動局との距離により受信信号の電界強度が大きく変化するため、受信器は広いダイナミックレンジが必要とされるが、受信信号が、受信器のＡ／Ｄ変換部のダイナミックレンジを超えないように、信号強度に応じて増幅器のゲインを調整する必要がある。そのため、受信機の増幅器には、高利得特性、低雑音特性と共に、利得可変機能が求められる。
さらに、受信信号の電界強度の変化に対応して、所望の信号強度を得るには利得変化も短時間で、かつ正確に行なわれることが望まれている。
例えば、特許文献１には、一般的な例として自動利得制御回路を有する無線装置が記載されている。
図９は、特許文献１に記載された無線装置の構成を示す図である。
特許文献１の無線装置において、アンテナ２１１で受信した無線信号はＲＦ部の２つのＢＰＦ２１２とその間にあるＬＮＡ２１３を介してミキサー２１４に送られ、ミキサー２１４で中間周波数帯（ＩＦ部）にダウンコンバートされる。そして、ＩＦ部のＢＰＦ２１２を介してＩＱ分離回路部２１５によりＩ成分とＱ成分に分離したプリアンブル信号に変換される。Ｉ成分とＱ成分に分離したプリアンブル信号は、それぞれの利得制御増幅器２２３（２２３ａ、２２３ｂ）により増幅される。受信信号の先頭のプリアンブル信号がＩ成分、Ｑ成分に分離した状態で利得可変増幅回路部２１６に入力されると、Ｉ成分とＱ成分とで異なった利得によりプリアンブル信号を増幅する。
そして、ＬＰＦ２１７ａ、２１７ｂを介して、Ａ／Ｄコンバータ２２４ａ、２２４ｂでデジタル変換されたＩ、Ｑ成分それぞれのプリアンブル信号は、Ｉ成分とＱ成分とがそれぞれ別の電力算出部２２５（２２５ａ、２２５ｂ）に送られ、利得制御回路部２２６において、その電力値に基づいて修正利得を計算し、利得可変増幅回路部２１６にフィードバックをする。それにより、受信信号強度がＡ／Ｄコンバータ２２４ａ、ｂのダイナミックレンジを超えないように、利得制御増幅器２２３ａ、ｂのゲインを調整することが可能である。

それに加え、特許文献２は、強入力レベルにおいても低歪みを実現し、円滑な利得変化を維持するために、第１の利得制御信号によって利得制御可能である高利得低ノイズの第１の増幅器と、第２の利得制御信号によって利得制御可能である低利得低歪みの第２の増幅器とを設け、両増幅器の出力に第３の増幅器を結合した構成が記載されている。
図１０は、特許文献２に記載された増幅器の構成を示す図である。
図１０に示す増幅器は、第１の増幅器入力および第１の増幅器出力を有するとともに第１の利得制御信号によって利得制御可能である高利得低ノイズの第１の増幅器１１０と、第２の増幅器入力および第２の増幅器出力を有するとともに第２の利得制御信号によって利得制御可能である低利得低歪みの第２の増幅器１２０を備え、第１の増幅器１１０と第２の増幅器１２０とが並列に結合されている。そして、モード切り替え信号により第１の増幅器１１０の出力をオンまたはオフする。第１の増幅器１１０のオン・オフによる利得の変化を第３の増幅器で補正する。このように、並列に設けられた高利得低ノイズの第１の増幅器１１０と低利得低歪みの第２の増幅器１２０のうち、第１の増幅器１１０の出力をモード切り替え信によってオンまたはオフできるようにしているので、強入力時に第１の増幅器１１０をオフにすることにより、強入力時に低歪みとなり、微弱入力から強入力まで広いダイナミックレンジにわたって、線形に近い特性を得ることができる。

しかしながら、特許文献２の構成によっては、入力信号に対して線形な出力信号を出力することが可能であるが、その傾きは、プロセスばらつき、電源電圧ばらつき、温度ばらつき等のデバイスパラメータによってばらつくので、利得の変化率が一定にはならない。
このような事情を鑑みて、本発明では、利得の変化率がデバイスパラメータに依存せず一定とすることが可能なプログラマブル可変利得増幅器を提供することを目的とする。

上記の課題を解決するために、請求項１の発明は、前段のアナログ回路と後段のデジタル回路との間にあって、レジスタ回路の各アドレスに登録された利得の設定値のうち、前記デジタル回路から供給されるゲインセッティング信号により指定された設定値の利得により信号の増幅を行うとともに、前記レジスタ回路に登録される設定値を更新可能なプログラマブル可変利得増幅器であって、複数ビットからなるゲイン調整信号に応じて、前記アナログ回路から入力される第１入力信号を増幅して第１出力信号を前記デジタル回路に出力する可変利得増幅器と、前記可変利得増幅器と同等の構成をなし、前記ゲイン調整信号に基づいて前記第１入力信号と同等の第２入力信号を増幅して第１模擬信号を出力する第１模擬回路と、前記可変利得増幅器と同等の構成をなし、比較ゲイン調整信号に基づいて前記第２入力信号を増幅して第２模擬信号を出力する第２模擬回路と、前記第１模擬信号と前記第２模擬信号との差分信号を出力する差分検出回路と、前記差分信号と、前記デジタル回路から入力される、前記可変利得増幅器の最下位ビット電圧を比較して２値の比較信号を出力するコンパレータ回路と、前記比較信号が２値のうち一方になった回数を数えて、複数ビットからなる第１カウント信号をインクリメントして出力する第１カウント回路と、前記デジタル回路から供給されるクロック信号に同期して前記比較信号が２値のうち一方になった回数を数えて、複数ビットからなる第２カウント信号をインクリメントして出力する第２カウント回路と、前記第２カウント信号と前記ゲイン調整信号とを加算して、前記比較ゲイン調整信号を出力する加算回路と、を備え、前記レジスタ回路は、登録される設定値が更新される際は、前記ゲインセッティング信号で指定されたアドレスの設定値として前記比較ゲイン調整信号が入力されることを特徴とする。

また、請求項２の発明は、請求項１に記載のプログラマブル可変利得増幅器において、前記可変利得増幅器は、前記第１信号が入力され、前記第１出力信号を出力する入出力部と、前記ゲイン調整信号が入力される複数のスイッチを具備するゲイン調整部からなり、前記第１入力信号のゲインは前記複数のスイッチがオンされる数に応じて、単調増加または単調減少することを特徴とする。
また、請求項３の発明は、請求項１又は２に記載のプログラマブル可変利得増幅器において、前記ゲイン調整信号の隣接するビットにおける前記第１入力信号のゲインの電圧差は前記可変利得増幅器の最下位ビット電圧より小さいことを特徴とする。
また、請求項４の発明は、請求項１乃至３の何れか一項に記載のプログラマブル可変利得増幅器において、前記差分検出回路は１つ以上の差動増幅回路からなることを特徴とする。
また、請求項５の発明は、請求項１乃至４の何れか一項に記載のプログラマブル可変利得増幅器において、前記可変利得増幅器に対して、前記ゲイン調整信号は、差動入出力されることを特徴とする。

また、請求項６の発明は、請求項１乃至５の何れか一項に記載のプログラマブル可変利得増幅器を複数個直列に接続したことを特徴とする。
また、請求項７の発明は、請求項６に記載のプログラマブル可変利得増幅器において、複数個直列に接続された請求項１乃至５の何れか一項に記載のプログラマブル可変利得増幅器は、カップリングコンデンサを介して接続されることを特徴とする。
また、請求項８の発明は、請求項６又は７に記載のプログラマブル可変利得増幅器において、直列接続された複数の請求項１乃至５の何れか一項に記載のプログラマブル可変利得増幅器は、ゲインが初段から後段にかけて低く設定されることを特徴とする。
また、請求項９の発明は、請求項１乃至８の何れか一項に記載のプログラマブル可変利得増幅器を備えた無線通信装置を特徴とする。

以上のように構成したので、本発明によれば、利得の変化率に関して制御を行なっているので、プロセスばらつき、電源電圧ばらつき、温度ばらつき等のデバイスパラメータによらず、所望の利得の変化率を得ることが可能である。

本発明の第１の実施形態に係るプログラマブル可変利得増幅器を示す図。図１における各信号のタイミングチャートを示した図。ゲインセッティング信号が３ｂｉｔでゲインが３ｄＢの利得を得る場合のフローチャート。本実施形態に係る可変利得増幅器の一例を示す図。本実施形態に係る差分検出回路の詳細を示す図。本発明のプログラマブル可変利得増幅器の第２の実施形態を示す図。図６の場合における制御系を示す図。本発明のプログラマブル可変利得増幅器の第３の実施形態を示す図。特許文献１に記載された無線装置の構成を示す図。特許文献２に記載された増幅器の構成を示す図。

以下に、図面を参照して本発明に係る実施の形態を詳細に説明する。
図１は、本発明の実施形態に係るプログラマブル可変利得増幅器を示す図である。
図１に示すプログラマブル可変利得増幅器は、その後段に設けられた、プログラマブル可変利得増幅器を上位で制御する不図示のデジタル回路であるゲイン調整回路から入力される利得制御信号を受けて、各アドレスに対応した設定値ごとに異なるゲイン調整信号を出力するレジスタ回路１１を有する。利得調整信号は、可変利得増幅器１０に入力され、ゲイン調整を行う。
図１に示すプログラマブル可変利得増幅器では、レジスタ回路１１から可変利得増幅器１０に入力されるゲイン調整信号２１は複数ビットからなり、このゲイン調整信号２１に応じて、前段の回路からの第１入力信号２２を可変利得増幅器１０に入力して増幅し、第１出力信号２３を、Ａ／Ｄ変換器等後段の回路に出力する。

本実施形態のプログラマブル可変利得増幅器は、大きく分けて、２つの動作モードを有する。すなわち、ゲインステップをゲイン毎に調整するキャリブレーション動作、及び通常動作である。
キャリブレーション動作は、ゲイン調整回路から入力されるライトイネーブル信号（イネーブルか否かで、プログラマブル可変利得増幅器が利得調整状態か否かを決定）がイネーブルである場合に行われるが、その際に動作する構成として、本実施形態のプログラマブル可変利得増幅器は、可変利得増幅器１０と同様の構成を有する第１模擬回路１２、第２模擬回路１３を有している。
第１模擬回路１２は、レジスタ回路１１から出力されたゲイン調整信号２１に応じて第２入力信号２４を増幅して第１模擬信号２５を出力し、第２模擬回路１３は、やはりキャリブレーション時に動作する後述の加算回路１６から出力される比較ゲイン調整信号３０に応じて、第２入力信号２４を増幅して、第２模擬信号２６を出力する。
また、第１、第２模擬回路の後段には差分検出回路１７を設け、差分検出回路１７は第１模擬信号２５と第２模擬信号２６の差分を取り、差分信号３４を出力する。
差分検出回路１７の後段には、キャリブレーション時に動作するコンパレータ回路１８を有する。このコンパレータ回路１８は、ゲイン調整回路から供給されるゲインステップ電圧２８と、差分信号３４とを比較して、２値の比較信号３３を出力する。
なお、ゲインステップ電圧とは、可変利得増幅器の１ＬＳＢ(最下位ビット)の電圧を指す。

第１カウント回路１４は、比較信号３３がＨｉｇｈレベルになった（ゲインステップ電圧２８が差分信号３４よりも高い場合）回数をカウントし、第１カウント信号２７を出力する。
また、第２カウント回路１５は、プログラマブル可変利得増幅器を上位で制御するデジタル回路から供給されるクロックＣＫに同期して、クロックがＨｉｇｈで、かつ、比較信号３３がＬｏｗレベルの時（ゲインステップ電圧２８が差分信号３４よりも高い低い場合）に第２カウント信号２９に１を足し出力する。さらに、比較信号３３がＨｉｇｈレベルになって、再びＬｏｗになった時に第２カウント信号２９を０にリセットする。
加算回路１６はゲイン調整信号２１と第２カウント信号２９を加算して、比較ゲイン調整信号３０を出力する。

また、レジスタ回路１１は、ゲイン調整回路から入力されるライトイネーブル信号３１がＨｉｇｈレベルの時には第１カウント信号＋１（１を足した）で指定されたアドレスに比較ゲイン調整信号３０を設定し、第１カウント信号２７で指定したアドレスの設定値に対応するゲイン調整信号を出力する。
ライトイネーブル信号３１がＬｏｗレベルの時は可変利得増幅器１０とレジスタ回路１１以外はスリープとなり、後段のゲイン調整回路から入力されるゲインセッティング信号３２で指定されたアドレスの設定値に対応するゲイン調整信号を出力する。
なお、ゲインセッティング信号は、（最大ゲイン−最小ゲイン）／ゲインステップ＋１ビットを有して、このゲインセッティング信号によってプログラマブル可変利得増幅器のゲインを決定する。

図２は例えば、ゲイン調整信号が３ｂｉｔでゲインが３ｄＢの利得を得る場合のフローチャートである。
図３は、図１における各信号（第１カウント信号２７、第２カウント信号２９、ゲイン調整信号２１、比較ゲイン調整信号３０、比較信号３３、クロックＣＫ、ライトイネーブル信号３１）のタイミングチャートを示す図である。ただし、ライトイネーブル信号がＨｉｇｈの場合、すなわちプログラマブル可変利得増幅器がキャリブレーションモードにある場合のタイミングチャートである。
図２、３に基づいて本実施形態のプログラマブル可変利得増幅器におけるゲイン設定の流れを説明する。
初期状態でスタート後、レジスタ回路１１に入力されるライトイネーブル信号３１がＨｉｇｈかＬｏｗか、すなわちライトイネーブル信号＝１か否かを判断する（ステップＳ１０１）。
Ｌｏｗの場合（ステップＳ１０１でＮｏ）、キャリブレーションモードではなく通常動作モードであるので、レジスタ回路１１は、ゲインセッティング信号３２の値を読み込む（ステップＳ１０２）。
次にゲイン調整信号にゲインセッティング信号３２に基づく設定値を与え（ステップＳ１０３）、可変利得増幅器１０のゲイン設定を行ない、可変利得増幅器１０が動作を開始して（ステップＳ１０４）、設定は終了する。

ライトイネーブル信号がＨｉｇｈ、すなわち＝１の場合（ステップＳ１０１でＹｅｓ）、はキャリブレーションモードであるので、レジスタ回路１１は、第１カウント信号２７の値を読み（ステップＳ１０６）、第１カウント信号２７のアドレスの設定値を第１模擬回路１２のゲインに設定し（ステップＳ１０７）、第２カウント信号２９を０にする（ステップＳ１０８）。
次に、加算回路１６で、第２カウント信号２９とゲイン調整信号２１の加算を行って比較ゲイン調整信号を得（ステップＳ１０９）、その比較ゲイン調整信号３０を第２模擬回路１３に入力して、第２模擬回路１３のゲイン設定を行う（ステップＳ１１０）。
第２模擬回路のゲイン設定をすると同時に、レジスタ回路１１に比較ゲイン調整信号の値を第１カウント信号＋１のアドレスの設定値に書き込む（ステップＳ１１１）。
差分検出回路１７にて、ステップ１０７で設定した第１模擬回路１２の第１模擬信号とステップ１１０で設定した第２模擬回路１３の第２模擬信号２６の差分信号ＫΔＶを出力する（ステップＳ１１２）。

差分信号ＫΔＶが所望のゲインレベル（ゲインステップ電圧）である√２ΔＶ（Ｖ３ｄＢ）よりも大きいか否かをコンパレータ回路１８で比較する（ステップＳ１１３）。コンパレータ１８の出力が０、すなわちＶ３ｄＢ＞ＫΔＶであれば（ステップＳ１１３でＮｏ）、第２カウント信号２９を＋１（カウントアップ）して、第２模擬回路１３のゲインを上げて（ステップＳ１１４）、ステップＳ１０９に戻る。
コンパレータ１８の出力が１、すなわちＶ３ｄＢ＜ＫΔＶであれば（ステップＳ１１４でＹｅｓ）、第１カウント信号を＋１（カウントアップ）して、比較ゲイン調整信号をカウントアップしたレジスタの設定値に格納する（ステップＳ１１５）。第１カウント信号が７より大きければ（ステップＳ１１６）、設定はすべて終了する。そうでなければ（ステップＳ１１６でＮｏ）、ステップＳ１０６に戻る。
これにより、３ｄＢの利得を得ることができる。
この時、第２カウント信号２９で増加するゲインは３ｄＢより充分小さくする必要がある。
このように、本実施形態によれば、利得の変化率に関して制御を行なっているので、デバイスパラメータ、温度、電源電圧によらず、所望の利得の変化率を得ることが可能である。さらに、単調に利得を増減させることにより、平易な制御が可能となる。

図４は、本実施形態に係る可変利得増幅器の構成の一例を示す図である。
図４に示すように、本実施形態の可変利得増幅器は、ｎ−ｍｏｓトランジスタ４０ｐ〜４３ｐ、４０ｍ〜４３ｍを有している。
ｎ−ｍｏｓトランジスタ４０ｐ／４０ｍはそれぞれ同サイズとし、ゲート幅をＷ０とゲート長Ｌ０とする。
なお、入力信号２２ｐ、２２ｍが差動入力されて、出力信号２３ｐ、２３ｍが出力されるトランジスタ４０ｐ、４０ｍを入出力部と称する。
また、ゲイン調整部としてのｎ−ｍｏｓトランジスタ４１ｐ〜４３ｐは、それぞれのゲート幅のサイズの比を０．８：０．１：０．２とする。ｎ−ｍｏｓトランジスタ４１ｎ〜４３ｎについても同様である。

ｎ−ｍｏｓトランジスタ４１ｐ（ｎ）〜４３ｐ（ｎ）は利得可変信号でオン・オフされるスイッチとして動作し、第１入力信号のゲインは、これら複数のスイッチ（ｎ−ｍｏｓトランジスタ）がオンされる数に応じて、単調増加、又は単調減少する。
なお、利得可変信号は、可変利得増幅器１０の場合はゲイン調整信号２１であり、第２模擬回路の場合は、比較ゲイン調整信号３０である。
この構成の場合、ｎ−ｍｏｓトランジスタ４１ｐ（ｎ）〜４３ｐ（ｎ）がオンしているゲート幅の合計をＷ１とし、ゲート長をＬ１とすると、差動のゲインは√（Ｗ０／Ｌ０）／√（Ｗ１／Ｌ１）で与えられ、利得可変信号によって、ゲインの調整が可能である。従って、この回路は、入力に対する出力の線形性も優れており、高線形性が求められる回路に好適である。
さらに、利得可変信号の隣接するビットにおける第１入力信号のゲインの電圧差はゲインステップ電圧より小さい。

表１に計算上のゲインを示す。
［表１］

表１からわかるように、利得可変信号に従ってオンされるスイッチの数に応じて、ゲインが線形に変化しているのが分かる。
また、可変利得増幅器を差動入力、差動出力にすることにより、低ノイズのプログラマブル可変利得増幅器が提供可能となる。

図５は、本実施形態に係る差分検出回路の詳細を示す図である。
図５に示すように、差分検出回路１７は、オペアンプ５０と、抵抗値の等しいＰｏｌｙ抵抗５１〜５４からなる差動増幅回路からなる。なお、図５では、１つのみの差動増幅回路を示しているが、複数の差動増幅回路を連結して差分検出回路を構成してもよい。
第１模擬信号２５（ｖ１）と第２模擬信号２６（ｖ２）は差分信号３４としてｖ２−ｖ１となって出力される。
第１模擬信号２５及び、第２模擬信号２６が差動でｖ１ｐ、ｖ１ｍ及びｖ２ｐ、ｖ２ｍで与えられる場合、図４の構成のアンプを直列に接続することで、Δｖｄｉｆｆ＝（ｖ２ｐ−ｖ２ｍ）−（ｖ１ｐ−ｖ１ｍ）を得ることができる。
このように、差分検出回路が１つ以上の差動増幅回路からなることにより、差動出力信号の差分検出も可能となる。

図６は、本発明のプログラマブル可変利得増幅器の第２の実施形態を示す図である。
図６に示す実施形態においては、図１に示すプログラマブル可変利得増幅器を複数段直列に接続する。図では、２段直列接続した例を示したが、これに制限されるものではなく、３段以上でも構わない。
図６に示すように、プログラマブル可変利得増幅器６０、６１を接続し、それぞれの可変利得増幅器が最適に動作するためのバイアス電圧６２、６３を印加している。
それぞれの可変利得増幅器の制御は、図３に示したものと同じである。
初段の可変利得増幅器６０のゲインを仕様に応じて高いゲイン設定にすることにより、系全体として低雑音でかつ高利得、高線形のプログラマブル可変利得増幅器が実現可能である。

図７は、図６の場合における制御系を示す図である。
ｎ−ｍｏｓトランジスタ７０及び７１は第１入力信号２２を増幅して第１出力信号２３を出力する可変利得増幅器である。
この構成を差動の構成にすることにより、図４と同様のゲインを得ることができる。
ｎ−ｍｏｓトランジスタ７２及び７３はそれぞれ、ｎ−ｍｏｓトランジスタ７０及び７１と等価の構成であり、７５及び７６は可変利得増幅器を最適に動作させるためのバイアス電圧で等しい電圧である。
アンプ７４はノード７７とバイアス電圧が等しくなるようにトランジスタ７３のゲート電圧を制御し、トランジスタ７２のゲートも同様に制御される。
アンプ７４の帯域は第１入力信号２２の入力周波数より充分遅くなるように設定し、第１出力信号２３のＤＣ成分を第１入力信号２２のバイアス電圧と等しくすることできる。
これによって、可変利得増幅器を複数段連ねても、入力信号及び出力信号のＤＣ電圧
は等しいので、カップリングコンデンサなどが不必要となり、低面積化することができる。
このように、可変利得増幅器を複数個直列に接続することにより、高利得のプログラマブル可変利得増幅器が提供可能となる。また、初段から後段にかけてゲイン設定を低くすることで、低ノイズ、高利得のプログラマブル可変利得増幅器が構成可能となる。

図８は、本発明のプログラマブル可変利得増幅器の第３の実施形態を示す図である。図８に示す実施形態においては、図１に示すプログラマブル可変利得増幅器を２段に直列接続している。
図８に示すように、プログラマブル可変利得増幅器８０、８１を接続し、それぞれの可変利得増幅器が最適に動作するためのバイアス電圧８２、８３を印加している。
それぞれの可変利得増幅器の制御は、図３に示したものと同じである。初段の可変利得増幅器８０のゲインを仕様に応じて高いゲイン設定にすることにより、系全体として低雑音でかつ高利得、高線形のプログラマブル可変利得増幅器が実現可能である。
この実施形態では、カップリングコンデンサを８４〜８７を設けている。これにより、出力信号と入力信号のＤＣ電圧差を解消することができる。
可変利得増幅器を、複数個のカップリングコンデンサを介して直列に接続することにより、高利得のプログラマブル可変利得増幅器を容易に構成可能となる。また、初段から後段にかけて低くすることで、低ノイズ、高利得のプログラマブル可変利得増幅器が構成可能となる。
本発明のプログラマブル可変利得増幅器は、移動体通信に用いる無線通信装置に適用可能である。アンテナから受信した高周波信号（ＲＦ信号）をローカルクロックと混合してベースバンド信号を得るミキサーの後段に、本発明のプログラマブル可変利得増幅器を適用することにより、基地局と移動局の距離によって受信信号の電界強度が大きく変化するような場合でも、その変化に応じて所望の信号強度が得られるとともに、短時間で正確に利得変化が可能な無線通信装置を提供することが出来る。

１０可変利得増幅器、１１レジスタ回路、１２模擬回路、１３模擬回路、１４第１カウント回路、１５第２カウント回路、１６加算回路、１７差分検出回路、１８コンパレータ回路、２１ゲイン調整信号、２２第１入力信号、２３第１出力信号、２４第２入力信号、２５第１模擬信号、２６第２模擬信号、２７第１カウント信号、２８ゲインステップ電圧、２９第２カウント信号、３０比較ゲイン調整信号、３１ライトイネーブル信号、３２ゲインセッティング信号、３３比較信号、３４差分信号、４０ｐ〜４３ｐ、４０ｍ〜４３ｍｎ−ｍｏｓトランジスタ、５０オペアンプ、５１Ｐｏｌｙ抵抗、６２電圧、６３電圧、７０ｍｏｓトランジスタ、７２ｍｏｓトランジスタ、７２トランジスタ、７３トランジスタ、７４アンプ、７７ノード、８２電圧、８３電圧

特開２００５−１１７３９４公報特開２００５−２１７８８７公報

Claims

前段のアナログ回路と後段のデジタル回路との間にあって、レジスタ回路の各アドレスに登録された利得の設定値のうち、前記デジタル回路から供給されるゲインセッティング信号により指定された設定値の利得により信号の増幅を行うとともに、前記レジスタ回路に登録される設定値を更新可能なプログラマブル可変利得増幅器であって、
複数ビットからなるゲイン調整信号に応じて、前記アナログ回路から入力される第１入力信号を増幅して第１出力信号を前記デジタル回路に出力する可変利得増幅器と、
前記可変利得増幅器と同等の構成をなし、前記ゲイン調整信号に基づいて前記第１入力信号と同等の第２入力信号を増幅して第１模擬信号を出力する第１模擬回路と、
前記可変利得増幅器と同等の構成をなし、比較ゲイン調整信号に基づいて前記第２入力信号を増幅して第２模擬信号を出力する第２模擬回路と、
前記第１模擬信号と前記第２模擬信号との差分信号を出力する差分検出回路と、
前記差分信号と、前記デジタル回路から入力される、前記可変利得増幅器の最下位ビット電圧を比較して２値の比較信号を出力するコンパレータ回路と、
前記比較信号が２値のうち一方になった回数を数えて、複数ビットからなる第１カウント信号をインクリメントして出力する第１カウント回路と、
前記デジタル回路から供給されるクロック信号に同期して前記比較信号が２値のうち一方になった回数を数えて、複数ビットからなる第２カウント信号をインクリメントして出力する第２カウント回路と、
前記第２カウント信号と前記ゲイン調整信号とを加算して、前記比較ゲイン調整信号を出力する加算回路と、を備え、
前記レジスタ回路は、登録される設定値が更新される際は、前記ゲインセッティング信号で指定されたアドレスの設定値として前記比較ゲイン調整信号が入力されることを特徴とするプログラマブル可変利得増幅器。
請求項１に記載のプログラマブル可変利得増幅器において、
前記可変利得増幅器は、
前記第１入力信号が入力され、前記第１出力信号を出力する入出力部と、
前記ゲイン調整信号が入力される複数のスイッチを具備するゲイン調整部からなり、
前記第１入力信号のゲインは前記複数のスイッチがオンされる数に応じて、単調増加または単調減少することを特徴とするプログラマブル可変利得増幅器。
請求項１又は２に記載のプログラマブル可変利得増幅器において、
前記ゲイン調整信号の隣接するビットにおける前記第１入力信号のゲインの電圧差は前記可変利得増幅器の最下位ビット電圧より小さいことを特徴とするプログラマブル可変利得増幅器。
請求項１乃至３の何れか一項に記載のプログラマブル可変利得増幅器において、
前記差分検出回路は１つ以上の差動増幅回路からなることを特徴とするプログラマブル可変利得増幅器。
請求項１乃至４の何れか一項に記載のプログラマブル可変利得増幅器において、
前記可変利得増幅器に対して、前記ゲイン調整信号は、差動入出力されることを特徴とするプログラマブル可変利得増幅器。
請求項１乃至５の何れか一項に記載のプログラマブル可変利得増幅器を複数個直列に接続したことを特徴とするプログラマブル可変利得増幅器。
請求項６に記載のプログラマブル可変利得増幅器において、複数個直列に接続された請求項１乃至５の何れか一項に記載のプログラマブル可変利得増幅器は、カップリングコンデンサを介して接続されることを特徴とするプログラマブル可変利得増幅器。
請求項６又は７に記載のプログラマブル可変利得増幅器において、直列接続された複数の請求項１乃至５の何れか一項に記載のプログラマブル可変利得増幅器は、ゲインが初段から後段にかけて低く設定されることを特徴とするプログラマブル可変利得増幅器。
請求項１乃至８の何れか一項に記載のプログラマブル可変利得増幅器を備えたことを特徴とする無線通信装置。