JP3665552B2 - 電流制御型半導体素子用駆動回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、制御端子に流入する電流を制御してターンオン／ターンオフする電流制御型半導体素子に用いられる駆動回路に関する。
【０００２】
【従来の技術】
誘導性負荷を駆動する電流制御型スイッチングトランジスタ素子として、特開平６−２５２４０８号公報に開示されているものが知られている。図１２はこのような従来の電流制御型半導体素子を使用して誘導性負荷を駆動する駆動回路を示している。トランジスタＴｒ１は、不図示の駆動回路から指令されるターンオン／ターンオフ指令により駆動信号入力端子Ｖｃｏｎｔに印加される駆動信号に応じてオン／オフされ、誘導性負荷ＬＯを駆動する。
【０００３】
駆動信号入力端子Ｖｃｏｎｔの印加電圧Ｖｍがハイレベルからローレベルになると、Ｐ型ＭＯＳトランジスタＭ３がオン、Ｎ型ＭＯＳトランジスタＭ１がオフし、ベース電流供給源１０２からトランジスタＴｒ１のベースに電流が流れる。これにより、ベースにキャリアが注入されてトランジスタＴｒ１はオンし、電源１０７から誘導性負荷ＬＯへ電流が流れる。トランジスタＴｒ１に接続されている負荷は誘導性負荷ＬＯであるのでコレクタ電流Ｉcは徐々に増加する。
【０００４】
図１３を参照してトランジスタＴｒ１のターンオフ動作を説明する。駆動信号入力端子Ｖｃｏｎｔの印加電圧Ｖｍがハイレベルになると、Ｐ型ＭＯＳトランジスタＭ３がオフ、Ｎ型ＭＯＳトランジスタＭ１がオンし、トランジスタＴｒ１のベースへの電流の供給が停止される。また、Ｎ型ＭＯＳトランジスタＭ１を介してトランジスタＴｒ１のベースからキャリアが引き抜かれ、トランジスタＴｒ１はターンオフする。
【０００５】
【発明が解決しようとする課題】
しかしながら、図１２に示すトランジスタＴｒ１のターンオフ時には、次の理由によりベース電圧Ｖbeが図１３に示すように振動し、トランジスタＴｒ１が誤ってターンオンすることがある。すなわち、ベース電流が流れる経路には寄生インダクタンス２０１〜２０３のほか、たとえばＮ型ＭＯＳトランジスタＭ１のオン抵抗や配線抵抗および寄生容量成分が存在する。また、トランジスタＴｒ１は、電流駆動型素子であるため大きなベース電流が流れ、しかも極めて短い時間でターンオフする。したがって、ターンオフ時には寄生インダクタンスにたまったエネルギを急激に放出する必要があり、このエネルギと寄生要素のＲＬＣ共振現象が発生して、ベース電圧Ｖbeが激しく振動する。ベース電圧がオン電圧まで上昇すると、図１３に示すように誤ってターンオンしてコレクタ電流Ｉcが流れる。図１３において、Ｉbはベース電流の波形を示し、＋側はベース電極へ流れ込む電流の値であり、−側はベース電極からキャリアが引き抜かれるときに流れる電流である。
【０００６】
なお、ベースからのキャリア引き抜きが急激に行われないようにキャリア引き抜き回路の抵抗を大きくするとベース電圧の振動は抑制できるが、ターンオフ指令から実際にトランジスタＴｒ１がターンオフするまでのストレージ時間ｔｓが長くなってしまう。
【０００７】
本発明の目的は、ストレージ時間を長くすることなくターンオフ時の制御端子の信号の振動を抑制し、誤ってターンオンすることを防止するようにした電流制御型半導体素子用駆動回路を提供することにある。
【０００８】
【課題を解決するための手段】
一実施の形態を示す図１,５,６,８,１０に対応づけて本発明を説明する。
（１）請求項１に記載の発明は、電流制御型半導体素子Ｔｒ１の制御端子に制御電流を供給してターンオンさせ、制御電流の供給を停止するとともに制御端子から電荷引き抜き経路を介して電荷を引き抜いてターンオフさせる電流制御型半導体素子用駆動回路に適用される。そして、インピーダンスが異なる複数の電荷引き抜き経路５１，５２と、電荷引き抜き経路５１，５２を切換えるスイッチング素子Ｍ２と、スイッチング素子Ｍ２に対する切換え信号Ｖｍ２を発生する切換え信号発生手段６と、切換え信号Ｖｍ２の極性を反転して出力する極性反転手段９１と、スイッチング素子Ｍ２の制御端子と電流制御型半導体素子Ｔｒ１の制御端子との間の容量と略同じ容量を有する容量性素子Ｃcとを備え、一方の端子が電流制御型半導体素子Ｔｒ１の制御端子に接続され、他方の端子が極性反転手段９１の出力に接続されるように容量性素子Ｃcを接続することにより、上述した目的を達成する。
（２）請求項２に記載の発明は、請求項１に記載の電流制御型半導体素子用駆動回路において、容量性素子Ｃcは、スイッチング素子Ｍ２の制御端子および電流制御型半導体素子Ｔｒ１の制御端子と略同じデバイス構造を有することを特徴とする。
（３）請求項３に記載の発明は、電流制御型半導体素子Ｔｒ１の制御端子に制御電流を供給してターンオンさせ、制御電流の供給を停止するとともに制御端子から制御端子用電荷引き抜き経路を介して電荷を引き抜いてターンオフさせる電流制御型半導体素子用駆動回路に適用される。そして、インピーダンスが異なる複数の制御端子用電荷引き抜き経路５１，５２と、制御端子用電荷引き抜き経路５１，５２を切換える第１のスイッチング素子Ｍ２と、電流制御型半導体素子Ｔｒ１の主電流端子から電荷を引き抜く主電流端子用電荷引き抜き経路５３と、主電流端子用電荷引き抜き経路５３をオン／オフする第２のスイッチング素子Ｍ４と、第１のスイッチング素子Ｍ２に対する切換え信号Ｖｍ２を発生する切換え信号発生手段６と、切換え信号Ｖｍ２の極性を反転して第２のスイッチング素子Ｍ４に対する切換え信号を出力する極性反転手段９２とを備え、制御端子用電荷引き抜き経路５１，５２と、主電流端子用電荷引き抜き経路５３とが互いに寄生インダクタンスをキャンセルするように配設されることにより、上述した目的を達成する。
（４）請求項４に記載の発明は、電流制御型半導体素子Ｔｒ１の制御端子に制御電流を供給してターンオンさせ、制御電流の供給を停止するとともに制御端子から電荷引き抜き経路を介して電荷を引き抜いてターンオフさせる電流制御型半導体素子用駆動回路に適用される。そして、インピーダンスが異なる複数の電荷引き抜き経路５１，５２と、電荷引き抜き経路の少なくとも１つに介挿され、介挿された電荷引き抜き経路５２をオン／オフするスイッチング素子Ｍ２と、スイッチング素子Ｍ２の制御端子へ印加される制御信号レベルを、当該スイッチング素子がオフする信号レベルへ徐々に近づけるように制御する制御手段６００(６１０,６２０)とを備えることにより、上述した目的を達成する。
（５）請求項５に記載の発明は、請求項４に記載の電流制御型半導体素子用駆動回路において、電流制御型半導体素子Ｔｒ１をオン／オフさせる指令を所定時間遅延する遅延回路と、遅延回路による遅延後の指令によりスイッチング素子に対する切換え信号を発生する切換え信号発生手段とをさらに備えることを特徴とする。
（６）請求項６に記載の発明は、請求項１〜４のいずれかに記載の電流制御型半導体素子用駆動回路において、電流制御型半導体素子Ｔｒ１の主電流端子の状態を検出する状態検出手段４と、状態検出手段４による検出結果に応じてスイッチング素子Ｍ２に対する切換え信号を発生する切換え信号発生手段６とをさらに備えることを特徴とする。
（７）請求項７に記載の発明は、請求項６に記載の電流制御型半導体素子用駆動回路において、状態検出手段４は、電流制御型半導体素子Ｔｒ１の主電流端子の電圧または電流を検出することを特徴とする。
【０００９】
【発明の効果】
（１）請求項１，２，６，７に記載の発明によれば、インピーダンスが異なる電荷引き抜き経路に切換えるスイッチング素子の制御端子と電流制御型半導体素子の制御端子との間の容量と略同じ容量を有する容量性素子を設け、容量性素子の一端に電流制御型半導体素子の制御端子を接続し、容量性素子の他端にスイッチング素子の切換え信号の極性を反転して接続するようにした。容量性素子に電荷が蓄積されるため、スイッチング素子による電荷引き抜き経路切換え時に、スイッチング素子から電流制御型半導体素子への静電気的な結合による電荷の移動を抑えることができる。この結果、電流制御型半導体素子の制御端子における電圧振動を防止できる。
（２）とくに、請求項２に記載の発明では、容量性素子をスイッチング素子および電流制御型半導体素子と略同じデバイス構造にしたので、上記を各素子との間の容量と特性が似た容量性素子を得ることができる。
（３）請求項３，６，７に記載の発明によれば、電流制御型半導体素子の制御端子用電荷引き抜き経路と、電流制御型半導体素子の主電流端子用電荷引き抜き経路とを互いに寄生インダクタンスがキャンセルされるように配設し、制御端子用電荷引き抜き経路を切換える第１のスイッチング素子、および主電流端子用電荷引き抜き経路をオン／オフする第２のスイッチング素子を反転動作させるようにした。したがって、たとえば、第１のスイッチング素子に蓄積された電荷移動に伴う電流が制御端子に流れるとき、これをうち消すように、第２のスイッチング素子に蓄積された電荷移動に伴う電流が主電流端子に流れる。この結果、電流制御型半導体素子の端子間電圧の急激な変化が抑制され、制御端子の電圧振動を防止できる。
（４）請求項４〜７に記載の発明では、インピーダンスが異なる複数の電荷引き抜き経路の１つに介挿されたスイッチング素子の制御端子へ印加される制御信号レベルを、当該スイッチング素子がオフする信号レベルへ徐々に近づけるようにしたので、スイッチング素子における急激な電圧変化を抑えることができる。この結果、スイッチング素子と静電気的に結合している電流制御型半導体素子の制御端子の電圧の変化も抑えることができるから、制御端子の電圧振動を防止できる。
（５）請求項５に記載の発明では、電流制御型半導体素子をオン／オフさせる指令を遅延し、遅延後の指令によりスイッチング素子を切換えるようにしたので、電流制御型半導体素子の電荷が減少する時間に応じた遅延回路にすれば、電荷量に応じて電荷引き抜き経路を切換えることができる。この結果、電流制御型半導体素子のターンオフ遅れ時間を短くすることができる。
（６）請求項６に記載の発明では、電流制御型半導体素子の主電流端子の状態を検出してスイッチング素子を切換えるようにしたので、電流制御型半導体素子のターンオフ動作に応じて電荷引き抜き経路を切換えることができる。この結果、電流制御型半導体素子のターンオフ遅れ時間を短くすることができる。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
−第一の実施の形態−
図１は、駆動信号入力端子Ｖｃｏｎｔの信号レベルにより誘導性負荷ＬＯをオン／オフ駆動する電流制御型半導体素子の駆動回路の一実施の形態を示す。図１において、半導体素子駆動回路は、パワートランジスタＴｒ１のベース電流供給源２と、ベース電流をオン／オフするＰ型ＭＯＳトランジスタＭ３と、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceを検出する電圧検出回路４と、パワートランジスタＴｒ１のベースからキャリアを引き抜くキャリア引き抜き回路Ｍ１，Ｍ２，Ｒ１と、キャリア引き抜き回路Ｍ１，Ｍ２，Ｒ１のキャリア引き抜き速度を制御する論理回路６と、誘導性負荷ＬＯを駆動するための電源７と、還流動作用のダイオード８とを備えている。
【００１１】
キャリア引き抜き回路は、Ｎ型ＭＯＳトランジスタＭ１およびＭ２と、Ｎ型ＭＯＳトランジスタＭ１と直列に接続された抵抗器Ｒ１とを備える。Ｎ型ＭＯＳトランジスタＭ１と抵抗器Ｒ１とが第１のキャリア引き抜き経路５１を形成し、Ｎ型ＭＯＳトランジスタＭ２が第２のキャリア引き抜き経路５２を形成する。第１のキャリア引き抜き経路５１は抵抗器Ｒ１を有するので、第２のキャリア引き抜き経路５２に比べてインピーダンスが高い。
【００１２】
論理回路６は、上述したＮ型ＭＯＳトランジスタＭ１とＭ２とをオン／オフ制御する。論理回路６は、電圧検出回路４からの信号が入力されるＮＯＴゲート６１と、一方の入力端子にＮＯＴゲート６１の出力が供給され、他方の入力端子に駆動信号入力端子Ｖｃｏｎｔからの駆動信号が供給されるＡＮＤゲート６２とを備えている。ＡＮＤゲート６２の出力は、信号Ｖｍ２としてＮ型ＭＯＳトランジスタＭ２のゲート端子へ印加される。駆動信号入力端子Ｖｃｏｎｔから供給される駆動信号はさらに、信号Ｖｍ１としてＮ型ＭＯＳトランジスタＭ１のゲート端子にも印加される。図１において、駆動信号入力端子Ｖｃｏｎｔからの駆動信号がローレベルで、パワートランジスタＴｒ１をターンオンする指令が出力されているとき、信号Ｖｍ１，Ｖｍ２の電位は電圧検出回路４による検出信号のレベルにかかわらずローレベルとなり、Ｎ型ＭＯＳトランジスタＭ１，Ｍ２はともにオフされる。
【００１３】
Ｎ型ＭＯＳトランジスタＭ１、Ｍ２およびＰ型ＭＯＳトランジスタＭ３は大きな電流を流す必要があるので、パワーＭＯＳＦＥＴが用いられる。図２は、一般的なＮ型のパワーＭＯＳＦＥＴの断面構造を説明する図である。図２において、Ｎ型ドレイン領域３１と、Ｐベース領域２９および３０の上部にゲート絶縁膜２４が形成され、ゲート絶縁膜２４の上部にゲート電極２３が形成されている。ゲート電極２３を挟むＰベース領域２９とＰベース領域３０とには、Ｎ＋ソース領域２７とＰ＋ベースコンタクト領域２５、およびＮ＋ソース領域２８とＰ＋ベースコンタクト領域２６がそれぞれ形成されている。Ｎ＋ソース領域２７、Ｐ＋ベースコンタクト領域２５、Ｎ＋ソース領域２８およびＰ＋ベースコンタクト領域２６は、ソース端子２１に接続される。Ｎ型ドレイン領域３１の下側にはＮ＋ドレイン領域３２が形成され、ドレイン端子３３に接続される。このようなＭＯＳＦＥＴでは、ゲート絶縁膜２４を挟んでゲート電極２３とＮ型ドレイン領域３１との間に寄生容量Ｃｓが存在する。なお、Ｐ型のパワーＭＯＳＦＥＴは、Ｎ＋ドレイン領域３１，３２、Ｎ＋ソース領域２７，２８がＰ型に、Ｐベース領域２９，３０、Ｐ＋ベースコンタクト領域２５，２６がＮ型になる。
【００１４】
図１において、Ｎ型ＭＯＳトランジスタＭ２のゲート−ドレイン間に寄生容量ＣｓＭ２が存在し、同様に、パワートランジスタＴｒ１のベース−コレクタ間にも寄生容量ＣｓＴＲ１が存在する。第一の実施の形態では、Ｎ型ＭＯＳトランジスタＭ２のゲート−ドレイン間の寄生容量ＣｓＭ２と同容量のコンデンサＣcを設け、コンデンサＣcの一端をＮ型ＭＯＳトランジスタＭ２のドレイン端子に接続し、コンデンサＣcの他端にＮＯＴゲート９１の出力端子を接続することに特徴がある。このとき、ＮＯＴゲート９１の入力端子には、Ｎ型ＭＯＳトランジスタＭ２のゲート端子に印加する信号Ｖｍ２を入力する。したがって、コンデンサＣcの他端には、Ｎ型ＭＯＳトランジスタＭ２をオン／オフさせる信号Ｖｍ２と論理レベルが反対の信号、すなわち、逆相の信号−Ｖｍ２が入力される。なお、論理回路６内の各ゲート６１，６２およびＮＯＴゲート９１に供給する電源電圧レベルをＶＤＤとＧＮＤとすることにより、信号Ｖｍ２および信号−Ｖｍ２の出力電圧をＶＤＤもしくはＧＮＤにする。
【００１５】
図３の信号波形を参照して図１に示した電流制御型半導体素子の駆動回路の動作を説明する。
−ターンオン動作−
図示しない駆動回路からターンオン指令が出力されると、図３の時点Ｔ０において、駆動信号入力端子Ｖｃｏｎｔの印加信号がハイレベルからローレベルとなり、Ｐ型ＭＯＳトランジスタＭ３がオンされる。このとき、信号Ｖｍ１およびＶｍ２の電位はともにローレベルであり、キャリア引き抜き回路を形成するＮ型ＭＯＳトランジスタＭ１およびＭ２はともにオフされる。これにより、パワートランジスタＴｒ１のベース電極とエミッタ電極との間は遮断状態となって、ベース電流供給源２からパワートランジスタＴｒ１のベースに電流が流れる。パワートランジスタＴｒ１のベース端子から電荷が注入されると、時点Ｔ１においてパワートランジスタＴｒ１がオンし、電源７から誘導性負荷ＬＯへ電流が流れる。このとき、パワートランジスタＴｒ１のコレクタ−エミッタ間電圧Ｖceが低下し、コレクタ電流Ｉcが増加する。
【００１６】
−ターンオフ動作−
図示しない駆動回路からターンオフ指令が出力されると、時点Ｔ２において、駆動信号入力端子Ｖｃｏｎｔの印加信号がローレベルからハイレベルになる。これにより、Ｐ型ＭＯＳトランジスタＭ３がオフしてパワートランジスタＴｒ１へのベース電流の供給が停止される。パワートランジスタＴｒ１がターンオフ動作を開始するまでは、パワートランジスタＴｒ１にコレクタ電流Ｉcが流れている。したがって、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceは低い値になるので、時点Ｔ２における電圧検出回路４の出力はローレベルである。この結果、信号Ｖｍ１、および論理回路６から出力される信号Ｖｍ２の電位はともにハイレベルとなり、Ｎ型ＭＯＳトランジスタＭ１およびＭ２はともにオンされ、第１のキャリア引き抜き経路５１と第２のキャリア引き抜き経路５２の両方の経路によってパワートランジスタＴｒ１のベース電極からキャリアが引き抜かれる。
【００１７】
Ｎ型ＭＯＳトランジスタＭ２がオンしている時点Ｔ２から時点Ｔ３までの間は、Ｎ型ＭＯＳトランジスタＭ２のゲートにＶＤＤレベルの信号Ｖｍ２が印加され、Ｎ型ＭＯＳトランジスタＭ２のドレインにはパワートランジスタＴｒ１がオン状態であるので、約１(Ｖ)の低い電圧(以降、ＶＢＥとする)が印加される。したがって、上述した寄生容量ＣｓＭ２には上記の印加電圧に応じた電荷が蓄積される。わかりやすく説明するために、寄生容量ＣｓＭ２の値を１(Ｆ)と仮定し、Ｎ型ＭＯＳトランジスタＭ２のドレイン電圧を基準として考えると、寄生容量ＣｓＭ２に蓄積される蓄積電荷はＶＤＤ−ＶＢＥ(Ｃ)となる。一方、コンデンサＣcに蓄積される蓄積電荷は、ＮＯＴゲート９１の出力がＧＮＤレベルであるので、容量Ｃcの値を１(Ｆ)と仮定すると、ＧＮＤ−ＶＢＥ＝−ＶＢＥ(Ｃ)となる。
【００１８】
パワートランジスタＴｒ１のベースに蓄積されている電荷が減少してコレクタ電流Ｉcが遮断され始めると、コレクタ−エミッタ端子間電圧Ｖceが上昇し始める。パワートランジスタＴｒ１がターンオフする直前の時点Ｔ３において、コレクタ−エミッタ端子間電圧Ｖceが所定値以上になると、電圧検出回路４がハイレベル検出信号を出力する。電圧検出回路４によるハイレベル信号により、信号Ｖｍ２の電位がローレベルになってＮ型ＭＯＳトランジスタＭ２をオフすると、第２のキャリア引き抜き経路５２が遮断され、第１のキャリア引き抜き経路５１だけが選択される。
【００１９】
Ｎ型ＭＯＳトランジスタＭ２がオフするとき、Ｎ型ＭＯＳトランジスタＭ２のゲートにＧＮＤレベルの信号Ｖｍ２が印加され、Ｎ型ＭＯＳトランジスタＭ２のドレインに電圧ＶＢＥが印加される。この場合の寄生容量ＣｓＭ２の蓄積電荷はＧＮＤ−ＶＢＥ＝−ＶＢＥ(Ｃ)である。一方、コンデンサＣcの蓄積電荷は、ＮＯＴゲート９１の出力がＶＤＤレベルであるので、ＶＤＤ−ＶＢＥ(Ｃ)となる。したがって、Ｎ型ＭＯＳトランジスタＭ２のオン状態とオフ状態とにおいて、すなわち、図３における時点Ｔ３の前後で、寄生容量ＣｓＭ２およびコンデンサＣcに蓄積される蓄積電荷の総和は(ＶＤＤ−ＶＢＥ)＋（−ＶＢＥ）、すなわち、ＶＤＤ−２・ＶＢＥ(Ｃ)のまま変化しない。つまり、コンデンサＣcに電荷を蓄積させることにより、Ｎ型ＭＯＳトランジスタＭ２からパワートランジスタＴｒ１への電荷移動を抑えることができる。
【００２０】
Ｎ型ＭＯＳトランジスタＭ２およびパワートランジスタＴｒ１間の静電気的な結合による電荷移動について説明する。図１４は、上述した図１の駆動回路からコンデンサＣcを省略した場合の回路各部の信号波形を表す図である。Ｎ型ＭＯＳトランジスタＭ２のゲート−ドレイン間静電容量ＣｓＭ２、およびパワートランジスタＴｒ１のベース−コレクタ間静電容量ＣｓＴＲ１などの寄生容量を介し、Ｎ型ＭＯＳトランジスタＭ２のゲートとパワートランジスタＴｒ１のコレクタとの間が静電気的に強く結合されている。このため、コンデンサＣcが省略される場合には、図１４の時点Ｔ３においてローレベルの信号Ｖｍ２がＮ型ＭＯＳトランジスタＭ２のゲート端子へ印加されると、パワートランジスタＴｒ１の上昇途中のコレクタ−エミッタ端子間電圧Ｖceは、静電気的結合によって時点Ｔｘにおいて一旦下降する。この急激な電圧変化ｘは、無駄な電力消費のもとになるとともに、ノイズ発生の原因になる。しかしながら、第一の実施の形態では、コンデンサＣcがＮ型ＭＯＳトランジスタＭ２からパワートランジスタＴｒ１への電荷移動を抑えるようにしたので、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceが上昇途中に下降することはない。
【００２１】
図３において、第１のキャリア引き抜き経路５１のみが選択されてパワートランジスタＴｒ１のキャリア引き抜き速度が遅くされた状態で、パワートランジスタＴｒ１がターンオフ動作を完了する(時点Ｔ４)。 このとき、パワートランジスタＴｒ１内のキャリア変化に伴うｄＩ／ｄｔが緩和され、ｄＩ／ｄｔに起因するサージ電圧の発生が抑えられる。
【００２２】
以上説明したように、図１に示す第一の実施の形態では以下の作用効果が得られる。
（１）パワートランジスタＴｒ１をターンオフする際、はじめはベース電極を低インピーダンスのキャリア引き抜き経路５２に接続し、パワートランジスタＴｒ１がターンオフする直前に、ベース電極を高インピーダンスのキャリア引き抜き経路５１に接続するようにした。したがって、ターンオフが速やかに行われて、ターンオフ遅れ時間を短くできるとともに、ターンオフ時のキャリア引き抜き速度を抑えることにより、パワートランジスタＴｒ１内部の急激なキャリア変化を抑制できる。この結果、ｄＩ／ｄｔが緩和され、ｄＩ／ｄｔに起因するサージ電圧やノイズの発生を防止できる。
（２）インピーダンスが異なるキャリア引き抜き経路５１，５２を切換えるＮ型ＭＯＳトランジスタＭ２のゲート−ドレイン間の寄生容量ＣｓＭ２と同容量のコンデンサＣcを設け、コンデンサＣcの一端をＮ型ＭＯＳトランジスタＭ２のドレイン端子に接続し、コンデンサＣcの他端にＮ型ＭＯＳトランジスタＭ２をオン／オフさせる信号Ｖｍ２と論理レベルが反対の信号−Ｖｍ２を入力するようにした。したがって、Ｎ型ＭＯＳトランジスタＭ２のターンオフ前後で、Ｎ型ＭＯＳトランジスタＭ２からパワートランジスタＴｒ１への静電気的な結合による電荷移動を抑えることができる。この結果、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceの急激な変化が抑制できるから、サージ電圧やノイズの発生を防止できる。。
【００２３】
上述したコンデンサＣcのデバイス構造について、断面構造を説明する図４を参照して説明する。コンデンサＣcは、上述した図２のＭＯＳＦＥＴと同じプロセスによって作成される。図４において、Ｎ型ドレイン領域３１の上部に絶縁膜３６が形成され、絶縁膜３６の上部に電極３５が形成される。電極３５にはキャパシタ端子３４が接続される。電極３５によって形成されるのキャパシタの形状は、デバイスの上方から見て図２のＮ型ドレイン領域３１の形状と同じにする。すなわち、図２のａの長さと図４のｂの長さとを同じにして、Ｎ型ＭＯＳトランジスタＭ２の寄生容量ＣｓＭ２とコンデンサＣcの容量とが同容量になるようにする。なお、コンデンサＣcの構成位置は、Ｎ型ＭＯＳトランジスタＭ２の間近に構成するようにする。コンデンサＣcを、Ｎ型ＭＯＳトランジスタＭ２の間近にＮ型ＭＯＳトランジスタＭ２と同じプロセスで形成することにより、寄生容量ＣｓＭ２の容量値および特性と似た容量値および特性を有するコンデンサＣcを少ない面積で形成することが可能になる。
【００２４】
−第二の実施の形態−
図５は、第二の実施の形態による電流制御型半導体素子の駆動回路を示す図である。第二の実施の形態は、パワートランジスタＴｒ１のベース端子とＮ型ＭＯＳトランジスタＭ２のドレイン端子との間の配線Ｌ１の寄生インダクタンスＬｓ１の影響を減らすために、Ｎ型ＭＯＳトランジスタＭ４を設け、配線Ｌ２でＮ型ＭＯＳトランジスタＭ４のドレイン端子とパワートランジスタＴｒ１のエミッタ端子間を配線するものである。このとき、配線Ｌ１と配線Ｌ２とを平行平板で形成する。Ｎ型ＭＯＳトランジスタＭ４がキャリア引き抜き経路５３を形成する。
【００２５】
図５において、図１と共通するものは同じ符号を記す。ＮＯＴゲート９２の入力端子には、Ｎ型ＭＯＳトランジスタＭ２のゲート端子に印加する信号Ｖｍ２が入力される。ＮＯＴゲート９２の出力端子は、Ｎ型ＭＯＳトランジスタＭ４のゲート端子に接続される。Ｎ型ＭＯＳトランジスタＭ４のゲート−ドレイン間には、寄生容量ＣｓＭ４が存在する。また、論理回路６内の各ゲート６１，６２およびＮＯＴゲート９２に供給する電源電圧レベルをＶＤＤとＧＮＤとすることにより、信号Ｖｍ２およびＮＯＴゲート９２から出力される信号−Ｖｍ２の出力電圧をＶＤＤもしくはＧＮＤにする。
【００２６】
Ｎ型ＭＯＳトランジスタＭ２がオンからオフになるとき、すなわち、上述した図３の信号波形における時点Ｔ３において、信号Ｖｍ２の電位がＶＤＤからＧＮＤになる。このとき、寄生容量ＣｓＭ２に蓄積された電荷移動に伴う電流が配線Ｌ１を介して図５の▲１▼の方向に流れ、Ａ点の電位を押し下げようとする。一方、Ｎ型ＭＯＳトランジスタＭ４のゲート端子の電位はＧＮＤからＶＤＤになるので、寄生容量ＣｓＭ４に蓄積された電荷移動に伴う電流が配線Ｌ２を介して図５の▲２▼の方向に流れ、Ｂ点の電位を押し上げようとする。配線Ｌ１と配線Ｌ２とを平行平板で構成した結果、配線Ｌ１の寄生インダクタンスＬｓ１と配線Ｌ２の寄生インダクタンスＬｓ２とが互いにキャンセルしあって寄生インダクタンスＬｓ１およびＬｓ２の影響が抑えられる。
【００２７】
Ｎ型ＭＯＳトランジスタＭ２がオフする時点Ｔ３は、パワートランジスタＴｒ１がターンオフする以前であることからコレクタ電流Ｉcが流れているので、Ａ点およびＢ点の電位は同電位にされている。したがって、▲１▼の電流と▲２▼の電流とが互いにうち消し合い、パワートランジスタＴｒ１がターンオフする時点Ｔ４までの間にＡ点の電位が変動しない。したがって、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceが急激に変化することもない。
【００２８】
以上説明したように、図５に示す第二の実施の形態によれば、キャリア引き抜き経路５１，５２を切換えるＮ型ＭＯＳトランジスタＭ２の寄生容量ＣｓＭ２に電荷が蓄積され、この電荷移動に伴う電流が配線Ｌ１を介して図５の▲１▼の方向に流れるとき、これをうち消す▲２▼の方向の電流を流すようにＮ型ＭＯＳトランジスタＭ４、配線Ｌ２を設けた。したがって、配線Ｌ１およびＬ２の寄生インダクタンスＬｓ１およびＬｓ２による影響がキャンセルされ、パワートランジスタＴｒ１がターンオフする時点Ｔ４までの間に、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceが急激に変化することを防止できる。
【００２９】
−第三の実施の形態−
図６は、第三の実施の形態による電流制御型半導体素子の駆動回路を示す図である。図６において、上述した図１と共通するものは同じ符号を記す。第三の実施の形態は、キャリア引き抜き経路５２を形成するＮ型ＭＯＳトランジスタＭ２をオンからオフにするとき、Ｎ型ＭＯＳトランジスタＭ２のゲート端子に印加する信号Ｖｍ２の電位を徐々に下げるように微分回路６００を設ける。微分回路６００は、コンデンサＣ６０１、抵抗器Ｒ６０２およびダイオードＤ６０３とで構成される。論理回路６の出力端子とＮ型ＭＯＳトランジスタＭ２のゲート端子との間にコンデンサＣ６０１が介挿され、Ｎ型ＭＯＳトランジスタＭ２のゲート端子と所定の電位Ｖｓとの間に抵抗器Ｒ６０２およびダイオードＤ６０３が接続される。
【００３０】
図７は、図６に示した電流制御型半導体素子の駆動回路の信号波形を表す図である。図７において、時点Ｔ２までの動作は上述した図３の動作と同様であるので説明を省略する。
【００３１】
図示しない駆動回路からターンオフ指令が出力されると、時点Ｔ２において、駆動信号入力端子Ｖｃｏｎｔの印加信号がローレベルからハイレベルになる。これにより、Ｐ型ＭＯＳトランジスタＭ３がオフしてパワートランジスタＴｒ１へのベース電流の供給が停止される。パワートランジスタＴｒ１がターンオフ動作を開始するまでは、パワートランジスタＴｒ１にコレクタ電流Ｉcが流れている。したがって、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceは低い値になるので、時点Ｔ２における電圧検出回路４の出力はローレベルである。この結果、信号Ｖｍ１の電位、および論理回路６から出力される信号の電位はともにハイレベルとなる。微分回路６００から出力される信号Ｖｍ２の電位も直ちにハイレベルになるので、Ｎ型ＭＯＳトランジスタＭ１およびＭ２はともにオンされ、第１のキャリア引き抜き経路５１と第２のキャリア引き抜き経路５２の両方の経路からパワートランジスタＴｒ１のベース電極のキャリアが引抜かれる。
【００３２】
微分回路６００から出力される信号Ｖｍ２の電位は、ハイレベルに立ち上がった後、時定数ＣＲにより電位Ｖｓに向かって徐々に低下する。微分回路６００の時定数は、次のようにあらかじめ定めておく。すなわち、パワートランジスタＴｒ１のベース電荷が減少し、電圧検出回路４がコレクタ−エミッタ端子間電圧Ｖceの上昇を検出してハイレベルの検出信号を出力する頃に、信号Ｖｍ２の電位がＮ型ＭＯＳトランジスタＭ２をターンオフする閾値Ｖｔの近傍まで低下するように定める。
【００３３】
時点Ｔ３において、電圧検出回路４がハイレベルの検出信号を出力することにより、論理回路６がローレベルの信号を出力すると、微分回路６００内のダイオード６０３によって信号Ｖｍ２が急峻に立ち下がる。このため、Ｎ型ＭＯＳトランジスタＭ２がオフされて第２のキャリア引き抜き経路５２が遮断され、第１のキャリア引き抜き経路５１だけが選択される。Ｎ型ＭＯＳトランジスタＭ２がオフされるとき、信号Ｖｍ２の電位がＮ型ＭＯＳトランジスタＭ２をターンオフする閾値Ｖｔの近傍まで下がっているので、Ｎ型ＭＯＳトランジスタＭ２のゲート電位の変化が小さい。したがって、Ｎ型ＭＯＳトランジスタＭ２のゲートと静電気的に強く結合しているパワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceの変化も抑えられる。
【００３４】
その後、第１のキャリア引き抜き経路５１のみが選択されてパワートランジスタＴｒ１のキャリア引き抜き速度が遅くされた状態で、パワートランジスタＴｒ１がターンオフ動作を完了する(時点Ｔ４)。
【００３５】
以上説明したように、図６に示す第三の実施の形態によれば、Ｎ型ＭＯＳトランジスタＭ２のゲート端子に微分回路６００を介してオン／オフ信号を入力するようにした。したがって、図７の時点Ｔ３においてＮ型ＭＯＳトランジスタＭ２をオフするとき、ダイオード６０３により急峻にオフすることができるから、回路の動作を十分に速めることができる。さらに、オフ時の信号Ｖｍ２の電位を、Ｎ型ＭＯＳトランジスタＭ２の閾値Ｖｔの近傍に下げているので、Ｎ型ＭＯＳトランジスタＭ２のゲート電位の変化が小さくなる結果、パワートランジスタＴｒ１がターンオフする時点Ｔ４までの間に、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceが急激に変化することを防止できる。
【００３６】
−第四の実施の形態−
上述した図６において、Ｎ型ＭＯＳトランジスタＭ１とＮ型ＭＯＳトランジスタＭ２とを直列に接続することもできる。図８は、第四の実施の形態による電流制御型半導体素子の駆動回路を示す図である。図８において、上述した図６と共通するものは同じ符号を記す。第四の実施の形態では、Ｎ型ＭＯＳトランジスタＭ１およびＭ２をオンするとき、Ｎ型ＭＯＳトランジスタＭ１とＮ型ＭＯＳトランジスタＭ２とを介して、パワートランジスタＴｒ１のベースから電荷が引き抜かれる。Ｎ型ＭＯＳトランジスタＭ２のみをオフにするとき、Ｎ型ＭＯＳトランジスタＭ１と抵抗器Ｒ１とを介して、パワートランジスタＴｒ１のベースから電荷が引き抜かれる。
【００３７】
第四の実施の形態でも第三の実施の形態と同様に、信号Ｖｍ２の立ち下がりを急峻にしてＮ型ＭＯＳトランジスタＭ２をオフする動作を十分に速めることができる。さらに、信号Ｖｍ２の電位を徐々に低下してオフ時のＮ型ＭＯＳトランジスタＭ２のゲート電位の変化を小さくできる結果、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceの急激な変化を防止できる。
【００３８】
−第五の実施の形態−
上述した図８において、微分回路６００を別の回路に置き換えることもできる。図９は、第五の実施の形態による電流制御型半導体素子の駆動回路を示す図である。図９において、上述した図８と共通するものは同じ符号を記す。第五の実施の形態では、増幅器６１４と、増幅器６１４の反転入力端子側に設けられた積分回路６１１〜６１３とで構成されるＭ２制御回路６１０によって、Ｎ型ＭＯＳトランジスタＭ２のオン／オフが制御される。積分回路は、コンデンサ６１１，抵抗器６１２およびダイオード６１３により構成される。
【００３９】
第五の実施の形態でも、第三および第四の実施の形態と同様の作用効果を得ることができる。すなわち、Ｎ型ＭＯＳトランジスタＭ２をオフする信号Ｖｍ２の立ち下がりを急峻にするとともに、Ｎ型ＭＯＳトランジスタＭ２をオフする前に信号Ｖｍ２の電位を徐々に低下するものであれば、どんな回路構成でもよい。
【００４０】
−第六の実施の形態−
図１０は、第六の実施の形態による電流制御型半導体素子の駆動回路を示す図である。図１０において、Ｍ２制御回路６２０は、所定時間ｔが経過するまで信号Ｖｍ２の電位を一定に保ち、所定時間ｔが経過すると信号Ｖｍ２の電位を徐々に低下させる。Ｍ２制御回路６２０は、ＮＯＴゲート６２５と、コンデンサ６２１および抵抗器６２２からなる第１の微分回路と、第１のダイオード６２３と、Ｐ型ＭＯＳトランジスタ６２４と、コンデンサ６３１および抵抗器６３２からなる第２の微分回路と、第２のダイオード６３３とを有する。
【００４１】
図１１の信号波形を参照してＭ２制御回路６２０の動作を説明する。時点Ｔ２において、論理回路６からハイレベルの信号が出力されると、ＮＯＴゲート６２５の出力端子からローレベルの信号が出力され、Ｐ型ＭＯＳトランジスタ６２４がオンする。したがって、Ｎ型ＭＯＳトランジスタＭ２のゲート端子に電源Ｖｄが供給される。第１の微分回路によりＰ型ＭＯＳトランジスタ６２４のゲート電位が上昇すると、所定時間ｔが経過後にＰ型ＭＯＳトランジスタ６２４がオフする。この時点から、第２の微分回路によってＮ型ＭＯＳトランジスタＭ２のゲート端子の電位、すなわち、信号Ｖｍ２の電位が徐々に低下される。
【００４２】
Ｎ型ＭＯＳトランジスタＭ２のゲート端子の電位が閾値Ｖｔに近づいた時点Ｔ３において、電圧検出回路４がハイレベルの検出信号を出力することにより、論理回路６がローレベルの信号を出力すると、ダイオード６３３によって信号Ｖｍ２の電位が急峻に立ち下がる。このため、Ｎ型ＭＯＳトランジスタＭ２がオフされて第２のキャリア引き抜き経路５２が遮断され、第１のキャリア引き抜き経路５１だけが選択される。
【００４３】
その後、第１のキャリア引き抜き経路５１のみが選択されてパワートランジスタＴｒ１のキャリア引き抜き速度が遅くされた状態で、パワートランジスタＴｒ１がターンオフ動作を完了する(時点Ｔ４)。
【００４４】
以上説明したように第六の実施の形態によれば、図１１の時点Ｔ２から所定時間ｔが経過するまで信号Ｖｍ２の電位をハイレベルに保ち、Ｎ型ＭＯＳトランジスタＭ２のドレイン電流を多くしてパワートランジスタＴｒ１のベースから電荷をより多く引き抜くようにした。したがって、時点Ｔ２から徐々に信号Ｖｍ２の電位を低下する場合に比べて、パワートランジスタＴｒ１がターンオフするまでのターンオフ遅れ時間を減らすことができる。また、所定時間ｔが経過後は、信号Ｖｍ２の電位を徐々に低下してＮ型ＭＯＳトランジスタＭ２の閾値Ｖｔの近傍に下げるので、Ｎ型ＭＯＳトランジスタＭ２のゲート電位の変化が小さくなる結果、パワートランジスタＴｒ１がターンオフする時点Ｔ４までの間に、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceが急激に変化することを防止できる。
【００４５】
第六の実施の形態では、信号Ｖｍ２の電位の低下率を途中で変えて「折れ線」のように低下させるようにしたが、たとえば、二次曲線のように低下するようにしてもよい。
【００４６】
以上の説明では、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceを検出する電圧検出回路４を設け、電圧検出回路４の検出信号を論理回路６に入力することにより、パワートランジスタＴｒ１がターンオフする直前の時点Ｔ３において、Ｎ型ＭＯＳトランジスタＭ２をオフしてキャリア引き抜き経路５１および５２を切換えるようにした。電圧検出回路４の検出信号を論理回路６に入力する代わりに外部から経路切換え信号を入力し、キャリア引き抜き経路５１および５２を切換えるようにしてもよい。外部からの経路切換え信号は、たとえば、パワートランジスタＴｒ１をオフさせるオフ指令を、所定時間だけ遅延させて作ることができる。すなわち、図３を例にとれば、時点Ｔ２から所定時間経過後に論理回路６に入力されるように経路切換え信号を作ればよい。
【００４７】
本発明による駆動回路は、一般的なバイポーラトランジスタだけに使用されるものではなく、ベース電極からキャリアを引き抜いてターンオフさせるときに、キャリア引き抜き速度が速すぎてベース信号が振動を起こすような種々の半導体素子に適用できる。とくに、トランジスタの動作が速く、ｄＩ／ｄｔによるサージが発生しやすい半導体素子に対して本発明による駆動方法が有効である。
【００４８】
また、以上の説明では、パワーバイポーラトランジスタの駆動回路への応用について説明したが、たとえば、高周波回路において、パワーＭＯＳＦＥＴの寄生キャパシタの影響を抑える場合にも本発明を適用することができる。
【００４９】
上述した説明では、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceを電圧検出回路４によって検出し、この電圧Ｖceに基づいて切換え信号を発生させるようにしていたが、コレクタ−エミッタ端子間電圧Ｖceの検出に代えて、パワートランジスタＴｒ１のコレクタ電流を検出し、検出したコレクタ電流に基づいて切換え信号を発生させるようにしても同様の効果を得ることができる。
【００５０】
特許請求の範囲における各構成要素と、発明の実施の形態における各構成要素との対応について説明すると、パワートランジスタＴｒ１が電流制御型半導体素子に、電流制御型半導体素子の制御端子がベース端子に、Ｎ型ＭＯＳトランジスタＭ２がスイッチング素子および第１のスイッチング素子に、論理回路６が切換え信号発生手段に、ＮＯＴゲート９１,９２が極性反転手段に、コンデンサＣcが容量性素子に、電流制御型半導体素子の主電流端子がエミッタ端子に、Ｎ型ＭＯＳトランジスタＭ４が第２のスイッチング素子に、微分回路６００、Ｍ２制御回路６１０および６２０が制御手段に、電圧検出回路４が状態検出手段に、それぞれ対応する。
【図面の簡単な説明】
【図１】第一の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図２】パワーＭＯＳＦＥＴの断面構造を説明する図である。
【図３】図１の回路各部の信号波形を表す図である。
【図４】コンデンサの断面構造を説明する図である。
【図５】第二の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図６】第三の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図７】図６の回路各部の信号波形を表す図である。
【図８】第四の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図９】第五の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図１０】第六の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図１１】図１０の回路各部の信号波形を表す図である。
【図１２】従来の技術による電流制御型半導体素子の駆動回路を示す図である。
【図１３】図１２の回路各部の信号波形を表す図である。
【図１４】図１のコンデンサを省略した場合の回路各部の信号波形を表す図である。
【符号の説明】
２…ベース電流供給源、 ４…電圧検出回路、
６…論理回路、 ７…電源、
５１，５２…第１および第２のキャリア引き抜き経路、
６１,９１,９２…ＮＯＴゲート、 ６２…ＡＮＤゲート、
６００…微分回路、 ６１０,６２０…Ｍ２制御回路、
Ｃc…コンデンサ、 ＣｓＭ２,ＣｓＴＲ１,ＣｓＭ４…寄生容量、
Ｌ１,Ｌ２…配線、 ＬＯ…誘導性負荷、
Ｍ１,Ｍ２…Ｎ型ＭＯＳトランジスタ、Ｍ３…Ｐ型ＭＯＳトランジスタ、
Ｒ１…抵抗器、 Ｔｒ１…パワートランジスタ
【発明の属する技術分野】
本発明は、制御端子に流入する電流を制御してターンオン／ターンオフする電流制御型半導体素子に用いられる駆動回路に関する。
【０００２】
【従来の技術】
誘導性負荷を駆動する電流制御型スイッチングトランジスタ素子として、特開平６−２５２４０８号公報に開示されているものが知られている。図１２はこのような従来の電流制御型半導体素子を使用して誘導性負荷を駆動する駆動回路を示している。トランジスタＴｒ１は、不図示の駆動回路から指令されるターンオン／ターンオフ指令により駆動信号入力端子Ｖｃｏｎｔに印加される駆動信号に応じてオン／オフされ、誘導性負荷ＬＯを駆動する。
【０００３】
駆動信号入力端子Ｖｃｏｎｔの印加電圧Ｖｍがハイレベルからローレベルになると、Ｐ型ＭＯＳトランジスタＭ３がオン、Ｎ型ＭＯＳトランジスタＭ１がオフし、ベース電流供給源１０２からトランジスタＴｒ１のベースに電流が流れる。これにより、ベースにキャリアが注入されてトランジスタＴｒ１はオンし、電源１０７から誘導性負荷ＬＯへ電流が流れる。トランジスタＴｒ１に接続されている負荷は誘導性負荷ＬＯであるのでコレクタ電流Ｉcは徐々に増加する。
【０００４】
図１３を参照してトランジスタＴｒ１のターンオフ動作を説明する。駆動信号入力端子Ｖｃｏｎｔの印加電圧Ｖｍがハイレベルになると、Ｐ型ＭＯＳトランジスタＭ３がオフ、Ｎ型ＭＯＳトランジスタＭ１がオンし、トランジスタＴｒ１のベースへの電流の供給が停止される。また、Ｎ型ＭＯＳトランジスタＭ１を介してトランジスタＴｒ１のベースからキャリアが引き抜かれ、トランジスタＴｒ１はターンオフする。
【０００５】
【発明が解決しようとする課題】
しかしながら、図１２に示すトランジスタＴｒ１のターンオフ時には、次の理由によりベース電圧Ｖbeが図１３に示すように振動し、トランジスタＴｒ１が誤ってターンオンすることがある。すなわち、ベース電流が流れる経路には寄生インダクタンス２０１〜２０３のほか、たとえばＮ型ＭＯＳトランジスタＭ１のオン抵抗や配線抵抗および寄生容量成分が存在する。また、トランジスタＴｒ１は、電流駆動型素子であるため大きなベース電流が流れ、しかも極めて短い時間でターンオフする。したがって、ターンオフ時には寄生インダクタンスにたまったエネルギを急激に放出する必要があり、このエネルギと寄生要素のＲＬＣ共振現象が発生して、ベース電圧Ｖbeが激しく振動する。ベース電圧がオン電圧まで上昇すると、図１３に示すように誤ってターンオンしてコレクタ電流Ｉcが流れる。図１３において、Ｉbはベース電流の波形を示し、＋側はベース電極へ流れ込む電流の値であり、−側はベース電極からキャリアが引き抜かれるときに流れる電流である。
【０００６】
なお、ベースからのキャリア引き抜きが急激に行われないようにキャリア引き抜き回路の抵抗を大きくするとベース電圧の振動は抑制できるが、ターンオフ指令から実際にトランジスタＴｒ１がターンオフするまでのストレージ時間ｔｓが長くなってしまう。
【０００７】
本発明の目的は、ストレージ時間を長くすることなくターンオフ時の制御端子の信号の振動を抑制し、誤ってターンオンすることを防止するようにした電流制御型半導体素子用駆動回路を提供することにある。
【０００８】
【課題を解決するための手段】
一実施の形態を示す図１,５,６,８,１０に対応づけて本発明を説明する。
（１）請求項１に記載の発明は、電流制御型半導体素子Ｔｒ１の制御端子に制御電流を供給してターンオンさせ、制御電流の供給を停止するとともに制御端子から電荷引き抜き経路を介して電荷を引き抜いてターンオフさせる電流制御型半導体素子用駆動回路に適用される。そして、インピーダンスが異なる複数の電荷引き抜き経路５１，５２と、電荷引き抜き経路５１，５２を切換えるスイッチング素子Ｍ２と、スイッチング素子Ｍ２に対する切換え信号Ｖｍ２を発生する切換え信号発生手段６と、切換え信号Ｖｍ２の極性を反転して出力する極性反転手段９１と、スイッチング素子Ｍ２の制御端子と電流制御型半導体素子Ｔｒ１の制御端子との間の容量と略同じ容量を有する容量性素子Ｃcとを備え、一方の端子が電流制御型半導体素子Ｔｒ１の制御端子に接続され、他方の端子が極性反転手段９１の出力に接続されるように容量性素子Ｃcを接続することにより、上述した目的を達成する。
（２）請求項２に記載の発明は、請求項１に記載の電流制御型半導体素子用駆動回路において、容量性素子Ｃcは、スイッチング素子Ｍ２の制御端子および電流制御型半導体素子Ｔｒ１の制御端子と略同じデバイス構造を有することを特徴とする。
（３）請求項３に記載の発明は、電流制御型半導体素子Ｔｒ１の制御端子に制御電流を供給してターンオンさせ、制御電流の供給を停止するとともに制御端子から制御端子用電荷引き抜き経路を介して電荷を引き抜いてターンオフさせる電流制御型半導体素子用駆動回路に適用される。そして、インピーダンスが異なる複数の制御端子用電荷引き抜き経路５１，５２と、制御端子用電荷引き抜き経路５１，５２を切換える第１のスイッチング素子Ｍ２と、電流制御型半導体素子Ｔｒ１の主電流端子から電荷を引き抜く主電流端子用電荷引き抜き経路５３と、主電流端子用電荷引き抜き経路５３をオン／オフする第２のスイッチング素子Ｍ４と、第１のスイッチング素子Ｍ２に対する切換え信号Ｖｍ２を発生する切換え信号発生手段６と、切換え信号Ｖｍ２の極性を反転して第２のスイッチング素子Ｍ４に対する切換え信号を出力する極性反転手段９２とを備え、制御端子用電荷引き抜き経路５１，５２と、主電流端子用電荷引き抜き経路５３とが互いに寄生インダクタンスをキャンセルするように配設されることにより、上述した目的を達成する。
（４）請求項４に記載の発明は、電流制御型半導体素子Ｔｒ１の制御端子に制御電流を供給してターンオンさせ、制御電流の供給を停止するとともに制御端子から電荷引き抜き経路を介して電荷を引き抜いてターンオフさせる電流制御型半導体素子用駆動回路に適用される。そして、インピーダンスが異なる複数の電荷引き抜き経路５１，５２と、電荷引き抜き経路の少なくとも１つに介挿され、介挿された電荷引き抜き経路５２をオン／オフするスイッチング素子Ｍ２と、スイッチング素子Ｍ２の制御端子へ印加される制御信号レベルを、当該スイッチング素子がオフする信号レベルへ徐々に近づけるように制御する制御手段６００(６１０,６２０)とを備えることにより、上述した目的を達成する。
（５）請求項５に記載の発明は、請求項４に記載の電流制御型半導体素子用駆動回路において、電流制御型半導体素子Ｔｒ１をオン／オフさせる指令を所定時間遅延する遅延回路と、遅延回路による遅延後の指令によりスイッチング素子に対する切換え信号を発生する切換え信号発生手段とをさらに備えることを特徴とする。
（６）請求項６に記載の発明は、請求項１〜４のいずれかに記載の電流制御型半導体素子用駆動回路において、電流制御型半導体素子Ｔｒ１の主電流端子の状態を検出する状態検出手段４と、状態検出手段４による検出結果に応じてスイッチング素子Ｍ２に対する切換え信号を発生する切換え信号発生手段６とをさらに備えることを特徴とする。
（７）請求項７に記載の発明は、請求項６に記載の電流制御型半導体素子用駆動回路において、状態検出手段４は、電流制御型半導体素子Ｔｒ１の主電流端子の電圧または電流を検出することを特徴とする。
【０００９】
【発明の効果】
（１）請求項１，２，６，７に記載の発明によれば、インピーダンスが異なる電荷引き抜き経路に切換えるスイッチング素子の制御端子と電流制御型半導体素子の制御端子との間の容量と略同じ容量を有する容量性素子を設け、容量性素子の一端に電流制御型半導体素子の制御端子を接続し、容量性素子の他端にスイッチング素子の切換え信号の極性を反転して接続するようにした。容量性素子に電荷が蓄積されるため、スイッチング素子による電荷引き抜き経路切換え時に、スイッチング素子から電流制御型半導体素子への静電気的な結合による電荷の移動を抑えることができる。この結果、電流制御型半導体素子の制御端子における電圧振動を防止できる。
（２）とくに、請求項２に記載の発明では、容量性素子をスイッチング素子および電流制御型半導体素子と略同じデバイス構造にしたので、上記を各素子との間の容量と特性が似た容量性素子を得ることができる。
（３）請求項３，６，７に記載の発明によれば、電流制御型半導体素子の制御端子用電荷引き抜き経路と、電流制御型半導体素子の主電流端子用電荷引き抜き経路とを互いに寄生インダクタンスがキャンセルされるように配設し、制御端子用電荷引き抜き経路を切換える第１のスイッチング素子、および主電流端子用電荷引き抜き経路をオン／オフする第２のスイッチング素子を反転動作させるようにした。したがって、たとえば、第１のスイッチング素子に蓄積された電荷移動に伴う電流が制御端子に流れるとき、これをうち消すように、第２のスイッチング素子に蓄積された電荷移動に伴う電流が主電流端子に流れる。この結果、電流制御型半導体素子の端子間電圧の急激な変化が抑制され、制御端子の電圧振動を防止できる。
（４）請求項４〜７に記載の発明では、インピーダンスが異なる複数の電荷引き抜き経路の１つに介挿されたスイッチング素子の制御端子へ印加される制御信号レベルを、当該スイッチング素子がオフする信号レベルへ徐々に近づけるようにしたので、スイッチング素子における急激な電圧変化を抑えることができる。この結果、スイッチング素子と静電気的に結合している電流制御型半導体素子の制御端子の電圧の変化も抑えることができるから、制御端子の電圧振動を防止できる。
（５）請求項５に記載の発明では、電流制御型半導体素子をオン／オフさせる指令を遅延し、遅延後の指令によりスイッチング素子を切換えるようにしたので、電流制御型半導体素子の電荷が減少する時間に応じた遅延回路にすれば、電荷量に応じて電荷引き抜き経路を切換えることができる。この結果、電流制御型半導体素子のターンオフ遅れ時間を短くすることができる。
（６）請求項６に記載の発明では、電流制御型半導体素子の主電流端子の状態を検出してスイッチング素子を切換えるようにしたので、電流制御型半導体素子のターンオフ動作に応じて電荷引き抜き経路を切換えることができる。この結果、電流制御型半導体素子のターンオフ遅れ時間を短くすることができる。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
−第一の実施の形態−
図１は、駆動信号入力端子Ｖｃｏｎｔの信号レベルにより誘導性負荷ＬＯをオン／オフ駆動する電流制御型半導体素子の駆動回路の一実施の形態を示す。図１において、半導体素子駆動回路は、パワートランジスタＴｒ１のベース電流供給源２と、ベース電流をオン／オフするＰ型ＭＯＳトランジスタＭ３と、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceを検出する電圧検出回路４と、パワートランジスタＴｒ１のベースからキャリアを引き抜くキャリア引き抜き回路Ｍ１，Ｍ２，Ｒ１と、キャリア引き抜き回路Ｍ１，Ｍ２，Ｒ１のキャリア引き抜き速度を制御する論理回路６と、誘導性負荷ＬＯを駆動するための電源７と、還流動作用のダイオード８とを備えている。
【００１１】
キャリア引き抜き回路は、Ｎ型ＭＯＳトランジスタＭ１およびＭ２と、Ｎ型ＭＯＳトランジスタＭ１と直列に接続された抵抗器Ｒ１とを備える。Ｎ型ＭＯＳトランジスタＭ１と抵抗器Ｒ１とが第１のキャリア引き抜き経路５１を形成し、Ｎ型ＭＯＳトランジスタＭ２が第２のキャリア引き抜き経路５２を形成する。第１のキャリア引き抜き経路５１は抵抗器Ｒ１を有するので、第２のキャリア引き抜き経路５２に比べてインピーダンスが高い。
【００１２】
論理回路６は、上述したＮ型ＭＯＳトランジスタＭ１とＭ２とをオン／オフ制御する。論理回路６は、電圧検出回路４からの信号が入力されるＮＯＴゲート６１と、一方の入力端子にＮＯＴゲート６１の出力が供給され、他方の入力端子に駆動信号入力端子Ｖｃｏｎｔからの駆動信号が供給されるＡＮＤゲート６２とを備えている。ＡＮＤゲート６２の出力は、信号Ｖｍ２としてＮ型ＭＯＳトランジスタＭ２のゲート端子へ印加される。駆動信号入力端子Ｖｃｏｎｔから供給される駆動信号はさらに、信号Ｖｍ１としてＮ型ＭＯＳトランジスタＭ１のゲート端子にも印加される。図１において、駆動信号入力端子Ｖｃｏｎｔからの駆動信号がローレベルで、パワートランジスタＴｒ１をターンオンする指令が出力されているとき、信号Ｖｍ１，Ｖｍ２の電位は電圧検出回路４による検出信号のレベルにかかわらずローレベルとなり、Ｎ型ＭＯＳトランジスタＭ１，Ｍ２はともにオフされる。
【００１３】
Ｎ型ＭＯＳトランジスタＭ１、Ｍ２およびＰ型ＭＯＳトランジスタＭ３は大きな電流を流す必要があるので、パワーＭＯＳＦＥＴが用いられる。図２は、一般的なＮ型のパワーＭＯＳＦＥＴの断面構造を説明する図である。図２において、Ｎ型ドレイン領域３１と、Ｐベース領域２９および３０の上部にゲート絶縁膜２４が形成され、ゲート絶縁膜２４の上部にゲート電極２３が形成されている。ゲート電極２３を挟むＰベース領域２９とＰベース領域３０とには、Ｎ＋ソース領域２７とＰ＋ベースコンタクト領域２５、およびＮ＋ソース領域２８とＰ＋ベースコンタクト領域２６がそれぞれ形成されている。Ｎ＋ソース領域２７、Ｐ＋ベースコンタクト領域２５、Ｎ＋ソース領域２８およびＰ＋ベースコンタクト領域２６は、ソース端子２１に接続される。Ｎ型ドレイン領域３１の下側にはＮ＋ドレイン領域３２が形成され、ドレイン端子３３に接続される。このようなＭＯＳＦＥＴでは、ゲート絶縁膜２４を挟んでゲート電極２３とＮ型ドレイン領域３１との間に寄生容量Ｃｓが存在する。なお、Ｐ型のパワーＭＯＳＦＥＴは、Ｎ＋ドレイン領域３１，３２、Ｎ＋ソース領域２７，２８がＰ型に、Ｐベース領域２９，３０、Ｐ＋ベースコンタクト領域２５，２６がＮ型になる。
【００１４】
図１において、Ｎ型ＭＯＳトランジスタＭ２のゲート−ドレイン間に寄生容量ＣｓＭ２が存在し、同様に、パワートランジスタＴｒ１のベース−コレクタ間にも寄生容量ＣｓＴＲ１が存在する。第一の実施の形態では、Ｎ型ＭＯＳトランジスタＭ２のゲート−ドレイン間の寄生容量ＣｓＭ２と同容量のコンデンサＣcを設け、コンデンサＣcの一端をＮ型ＭＯＳトランジスタＭ２のドレイン端子に接続し、コンデンサＣcの他端にＮＯＴゲート９１の出力端子を接続することに特徴がある。このとき、ＮＯＴゲート９１の入力端子には、Ｎ型ＭＯＳトランジスタＭ２のゲート端子に印加する信号Ｖｍ２を入力する。したがって、コンデンサＣcの他端には、Ｎ型ＭＯＳトランジスタＭ２をオン／オフさせる信号Ｖｍ２と論理レベルが反対の信号、すなわち、逆相の信号−Ｖｍ２が入力される。なお、論理回路６内の各ゲート６１，６２およびＮＯＴゲート９１に供給する電源電圧レベルをＶＤＤとＧＮＤとすることにより、信号Ｖｍ２および信号−Ｖｍ２の出力電圧をＶＤＤもしくはＧＮＤにする。
【００１５】
図３の信号波形を参照して図１に示した電流制御型半導体素子の駆動回路の動作を説明する。
−ターンオン動作−
図示しない駆動回路からターンオン指令が出力されると、図３の時点Ｔ０において、駆動信号入力端子Ｖｃｏｎｔの印加信号がハイレベルからローレベルとなり、Ｐ型ＭＯＳトランジスタＭ３がオンされる。このとき、信号Ｖｍ１およびＶｍ２の電位はともにローレベルであり、キャリア引き抜き回路を形成するＮ型ＭＯＳトランジスタＭ１およびＭ２はともにオフされる。これにより、パワートランジスタＴｒ１のベース電極とエミッタ電極との間は遮断状態となって、ベース電流供給源２からパワートランジスタＴｒ１のベースに電流が流れる。パワートランジスタＴｒ１のベース端子から電荷が注入されると、時点Ｔ１においてパワートランジスタＴｒ１がオンし、電源７から誘導性負荷ＬＯへ電流が流れる。このとき、パワートランジスタＴｒ１のコレクタ−エミッタ間電圧Ｖceが低下し、コレクタ電流Ｉcが増加する。
【００１６】
−ターンオフ動作−
図示しない駆動回路からターンオフ指令が出力されると、時点Ｔ２において、駆動信号入力端子Ｖｃｏｎｔの印加信号がローレベルからハイレベルになる。これにより、Ｐ型ＭＯＳトランジスタＭ３がオフしてパワートランジスタＴｒ１へのベース電流の供給が停止される。パワートランジスタＴｒ１がターンオフ動作を開始するまでは、パワートランジスタＴｒ１にコレクタ電流Ｉcが流れている。したがって、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceは低い値になるので、時点Ｔ２における電圧検出回路４の出力はローレベルである。この結果、信号Ｖｍ１、および論理回路６から出力される信号Ｖｍ２の電位はともにハイレベルとなり、Ｎ型ＭＯＳトランジスタＭ１およびＭ２はともにオンされ、第１のキャリア引き抜き経路５１と第２のキャリア引き抜き経路５２の両方の経路によってパワートランジスタＴｒ１のベース電極からキャリアが引き抜かれる。
【００１７】
Ｎ型ＭＯＳトランジスタＭ２がオンしている時点Ｔ２から時点Ｔ３までの間は、Ｎ型ＭＯＳトランジスタＭ２のゲートにＶＤＤレベルの信号Ｖｍ２が印加され、Ｎ型ＭＯＳトランジスタＭ２のドレインにはパワートランジスタＴｒ１がオン状態であるので、約１(Ｖ)の低い電圧(以降、ＶＢＥとする)が印加される。したがって、上述した寄生容量ＣｓＭ２には上記の印加電圧に応じた電荷が蓄積される。わかりやすく説明するために、寄生容量ＣｓＭ２の値を１(Ｆ)と仮定し、Ｎ型ＭＯＳトランジスタＭ２のドレイン電圧を基準として考えると、寄生容量ＣｓＭ２に蓄積される蓄積電荷はＶＤＤ−ＶＢＥ(Ｃ)となる。一方、コンデンサＣcに蓄積される蓄積電荷は、ＮＯＴゲート９１の出力がＧＮＤレベルであるので、容量Ｃcの値を１(Ｆ)と仮定すると、ＧＮＤ−ＶＢＥ＝−ＶＢＥ(Ｃ)となる。
【００１８】
パワートランジスタＴｒ１のベースに蓄積されている電荷が減少してコレクタ電流Ｉcが遮断され始めると、コレクタ−エミッタ端子間電圧Ｖceが上昇し始める。パワートランジスタＴｒ１がターンオフする直前の時点Ｔ３において、コレクタ−エミッタ端子間電圧Ｖceが所定値以上になると、電圧検出回路４がハイレベル検出信号を出力する。電圧検出回路４によるハイレベル信号により、信号Ｖｍ２の電位がローレベルになってＮ型ＭＯＳトランジスタＭ２をオフすると、第２のキャリア引き抜き経路５２が遮断され、第１のキャリア引き抜き経路５１だけが選択される。
【００１９】
Ｎ型ＭＯＳトランジスタＭ２がオフするとき、Ｎ型ＭＯＳトランジスタＭ２のゲートにＧＮＤレベルの信号Ｖｍ２が印加され、Ｎ型ＭＯＳトランジスタＭ２のドレインに電圧ＶＢＥが印加される。この場合の寄生容量ＣｓＭ２の蓄積電荷はＧＮＤ−ＶＢＥ＝−ＶＢＥ(Ｃ)である。一方、コンデンサＣcの蓄積電荷は、ＮＯＴゲート９１の出力がＶＤＤレベルであるので、ＶＤＤ−ＶＢＥ(Ｃ)となる。したがって、Ｎ型ＭＯＳトランジスタＭ２のオン状態とオフ状態とにおいて、すなわち、図３における時点Ｔ３の前後で、寄生容量ＣｓＭ２およびコンデンサＣcに蓄積される蓄積電荷の総和は(ＶＤＤ−ＶＢＥ)＋（−ＶＢＥ）、すなわち、ＶＤＤ−２・ＶＢＥ(Ｃ)のまま変化しない。つまり、コンデンサＣcに電荷を蓄積させることにより、Ｎ型ＭＯＳトランジスタＭ２からパワートランジスタＴｒ１への電荷移動を抑えることができる。
【００２０】
Ｎ型ＭＯＳトランジスタＭ２およびパワートランジスタＴｒ１間の静電気的な結合による電荷移動について説明する。図１４は、上述した図１の駆動回路からコンデンサＣcを省略した場合の回路各部の信号波形を表す図である。Ｎ型ＭＯＳトランジスタＭ２のゲート−ドレイン間静電容量ＣｓＭ２、およびパワートランジスタＴｒ１のベース−コレクタ間静電容量ＣｓＴＲ１などの寄生容量を介し、Ｎ型ＭＯＳトランジスタＭ２のゲートとパワートランジスタＴｒ１のコレクタとの間が静電気的に強く結合されている。このため、コンデンサＣcが省略される場合には、図１４の時点Ｔ３においてローレベルの信号Ｖｍ２がＮ型ＭＯＳトランジスタＭ２のゲート端子へ印加されると、パワートランジスタＴｒ１の上昇途中のコレクタ−エミッタ端子間電圧Ｖceは、静電気的結合によって時点Ｔｘにおいて一旦下降する。この急激な電圧変化ｘは、無駄な電力消費のもとになるとともに、ノイズ発生の原因になる。しかしながら、第一の実施の形態では、コンデンサＣcがＮ型ＭＯＳトランジスタＭ２からパワートランジスタＴｒ１への電荷移動を抑えるようにしたので、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceが上昇途中に下降することはない。
【００２１】
図３において、第１のキャリア引き抜き経路５１のみが選択されてパワートランジスタＴｒ１のキャリア引き抜き速度が遅くされた状態で、パワートランジスタＴｒ１がターンオフ動作を完了する(時点Ｔ４)。 このとき、パワートランジスタＴｒ１内のキャリア変化に伴うｄＩ／ｄｔが緩和され、ｄＩ／ｄｔに起因するサージ電圧の発生が抑えられる。
【００２２】
以上説明したように、図１に示す第一の実施の形態では以下の作用効果が得られる。
（１）パワートランジスタＴｒ１をターンオフする際、はじめはベース電極を低インピーダンスのキャリア引き抜き経路５２に接続し、パワートランジスタＴｒ１がターンオフする直前に、ベース電極を高インピーダンスのキャリア引き抜き経路５１に接続するようにした。したがって、ターンオフが速やかに行われて、ターンオフ遅れ時間を短くできるとともに、ターンオフ時のキャリア引き抜き速度を抑えることにより、パワートランジスタＴｒ１内部の急激なキャリア変化を抑制できる。この結果、ｄＩ／ｄｔが緩和され、ｄＩ／ｄｔに起因するサージ電圧やノイズの発生を防止できる。
（２）インピーダンスが異なるキャリア引き抜き経路５１，５２を切換えるＮ型ＭＯＳトランジスタＭ２のゲート−ドレイン間の寄生容量ＣｓＭ２と同容量のコンデンサＣcを設け、コンデンサＣcの一端をＮ型ＭＯＳトランジスタＭ２のドレイン端子に接続し、コンデンサＣcの他端にＮ型ＭＯＳトランジスタＭ２をオン／オフさせる信号Ｖｍ２と論理レベルが反対の信号−Ｖｍ２を入力するようにした。したがって、Ｎ型ＭＯＳトランジスタＭ２のターンオフ前後で、Ｎ型ＭＯＳトランジスタＭ２からパワートランジスタＴｒ１への静電気的な結合による電荷移動を抑えることができる。この結果、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceの急激な変化が抑制できるから、サージ電圧やノイズの発生を防止できる。。
【００２３】
上述したコンデンサＣcのデバイス構造について、断面構造を説明する図４を参照して説明する。コンデンサＣcは、上述した図２のＭＯＳＦＥＴと同じプロセスによって作成される。図４において、Ｎ型ドレイン領域３１の上部に絶縁膜３６が形成され、絶縁膜３６の上部に電極３５が形成される。電極３５にはキャパシタ端子３４が接続される。電極３５によって形成されるのキャパシタの形状は、デバイスの上方から見て図２のＮ型ドレイン領域３１の形状と同じにする。すなわち、図２のａの長さと図４のｂの長さとを同じにして、Ｎ型ＭＯＳトランジスタＭ２の寄生容量ＣｓＭ２とコンデンサＣcの容量とが同容量になるようにする。なお、コンデンサＣcの構成位置は、Ｎ型ＭＯＳトランジスタＭ２の間近に構成するようにする。コンデンサＣcを、Ｎ型ＭＯＳトランジスタＭ２の間近にＮ型ＭＯＳトランジスタＭ２と同じプロセスで形成することにより、寄生容量ＣｓＭ２の容量値および特性と似た容量値および特性を有するコンデンサＣcを少ない面積で形成することが可能になる。
【００２４】
−第二の実施の形態−
図５は、第二の実施の形態による電流制御型半導体素子の駆動回路を示す図である。第二の実施の形態は、パワートランジスタＴｒ１のベース端子とＮ型ＭＯＳトランジスタＭ２のドレイン端子との間の配線Ｌ１の寄生インダクタンスＬｓ１の影響を減らすために、Ｎ型ＭＯＳトランジスタＭ４を設け、配線Ｌ２でＮ型ＭＯＳトランジスタＭ４のドレイン端子とパワートランジスタＴｒ１のエミッタ端子間を配線するものである。このとき、配線Ｌ１と配線Ｌ２とを平行平板で形成する。Ｎ型ＭＯＳトランジスタＭ４がキャリア引き抜き経路５３を形成する。
【００２５】
図５において、図１と共通するものは同じ符号を記す。ＮＯＴゲート９２の入力端子には、Ｎ型ＭＯＳトランジスタＭ２のゲート端子に印加する信号Ｖｍ２が入力される。ＮＯＴゲート９２の出力端子は、Ｎ型ＭＯＳトランジスタＭ４のゲート端子に接続される。Ｎ型ＭＯＳトランジスタＭ４のゲート−ドレイン間には、寄生容量ＣｓＭ４が存在する。また、論理回路６内の各ゲート６１，６２およびＮＯＴゲート９２に供給する電源電圧レベルをＶＤＤとＧＮＤとすることにより、信号Ｖｍ２およびＮＯＴゲート９２から出力される信号−Ｖｍ２の出力電圧をＶＤＤもしくはＧＮＤにする。
【００２６】
Ｎ型ＭＯＳトランジスタＭ２がオンからオフになるとき、すなわち、上述した図３の信号波形における時点Ｔ３において、信号Ｖｍ２の電位がＶＤＤからＧＮＤになる。このとき、寄生容量ＣｓＭ２に蓄積された電荷移動に伴う電流が配線Ｌ１を介して図５の▲１▼の方向に流れ、Ａ点の電位を押し下げようとする。一方、Ｎ型ＭＯＳトランジスタＭ４のゲート端子の電位はＧＮＤからＶＤＤになるので、寄生容量ＣｓＭ４に蓄積された電荷移動に伴う電流が配線Ｌ２を介して図５の▲２▼の方向に流れ、Ｂ点の電位を押し上げようとする。配線Ｌ１と配線Ｌ２とを平行平板で構成した結果、配線Ｌ１の寄生インダクタンスＬｓ１と配線Ｌ２の寄生インダクタンスＬｓ２とが互いにキャンセルしあって寄生インダクタンスＬｓ１およびＬｓ２の影響が抑えられる。
【００２７】
Ｎ型ＭＯＳトランジスタＭ２がオフする時点Ｔ３は、パワートランジスタＴｒ１がターンオフする以前であることからコレクタ電流Ｉcが流れているので、Ａ点およびＢ点の電位は同電位にされている。したがって、▲１▼の電流と▲２▼の電流とが互いにうち消し合い、パワートランジスタＴｒ１がターンオフする時点Ｔ４までの間にＡ点の電位が変動しない。したがって、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceが急激に変化することもない。
【００２８】
以上説明したように、図５に示す第二の実施の形態によれば、キャリア引き抜き経路５１，５２を切換えるＮ型ＭＯＳトランジスタＭ２の寄生容量ＣｓＭ２に電荷が蓄積され、この電荷移動に伴う電流が配線Ｌ１を介して図５の▲１▼の方向に流れるとき、これをうち消す▲２▼の方向の電流を流すようにＮ型ＭＯＳトランジスタＭ４、配線Ｌ２を設けた。したがって、配線Ｌ１およびＬ２の寄生インダクタンスＬｓ１およびＬｓ２による影響がキャンセルされ、パワートランジスタＴｒ１がターンオフする時点Ｔ４までの間に、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceが急激に変化することを防止できる。
【００２９】
−第三の実施の形態−
図６は、第三の実施の形態による電流制御型半導体素子の駆動回路を示す図である。図６において、上述した図１と共通するものは同じ符号を記す。第三の実施の形態は、キャリア引き抜き経路５２を形成するＮ型ＭＯＳトランジスタＭ２をオンからオフにするとき、Ｎ型ＭＯＳトランジスタＭ２のゲート端子に印加する信号Ｖｍ２の電位を徐々に下げるように微分回路６００を設ける。微分回路６００は、コンデンサＣ６０１、抵抗器Ｒ６０２およびダイオードＤ６０３とで構成される。論理回路６の出力端子とＮ型ＭＯＳトランジスタＭ２のゲート端子との間にコンデンサＣ６０１が介挿され、Ｎ型ＭＯＳトランジスタＭ２のゲート端子と所定の電位Ｖｓとの間に抵抗器Ｒ６０２およびダイオードＤ６０３が接続される。
【００３０】
図７は、図６に示した電流制御型半導体素子の駆動回路の信号波形を表す図である。図７において、時点Ｔ２までの動作は上述した図３の動作と同様であるので説明を省略する。
【００３１】
図示しない駆動回路からターンオフ指令が出力されると、時点Ｔ２において、駆動信号入力端子Ｖｃｏｎｔの印加信号がローレベルからハイレベルになる。これにより、Ｐ型ＭＯＳトランジスタＭ３がオフしてパワートランジスタＴｒ１へのベース電流の供給が停止される。パワートランジスタＴｒ１がターンオフ動作を開始するまでは、パワートランジスタＴｒ１にコレクタ電流Ｉcが流れている。したがって、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceは低い値になるので、時点Ｔ２における電圧検出回路４の出力はローレベルである。この結果、信号Ｖｍ１の電位、および論理回路６から出力される信号の電位はともにハイレベルとなる。微分回路６００から出力される信号Ｖｍ２の電位も直ちにハイレベルになるので、Ｎ型ＭＯＳトランジスタＭ１およびＭ２はともにオンされ、第１のキャリア引き抜き経路５１と第２のキャリア引き抜き経路５２の両方の経路からパワートランジスタＴｒ１のベース電極のキャリアが引抜かれる。
【００３２】
微分回路６００から出力される信号Ｖｍ２の電位は、ハイレベルに立ち上がった後、時定数ＣＲにより電位Ｖｓに向かって徐々に低下する。微分回路６００の時定数は、次のようにあらかじめ定めておく。すなわち、パワートランジスタＴｒ１のベース電荷が減少し、電圧検出回路４がコレクタ−エミッタ端子間電圧Ｖceの上昇を検出してハイレベルの検出信号を出力する頃に、信号Ｖｍ２の電位がＮ型ＭＯＳトランジスタＭ２をターンオフする閾値Ｖｔの近傍まで低下するように定める。
【００３３】
時点Ｔ３において、電圧検出回路４がハイレベルの検出信号を出力することにより、論理回路６がローレベルの信号を出力すると、微分回路６００内のダイオード６０３によって信号Ｖｍ２が急峻に立ち下がる。このため、Ｎ型ＭＯＳトランジスタＭ２がオフされて第２のキャリア引き抜き経路５２が遮断され、第１のキャリア引き抜き経路５１だけが選択される。Ｎ型ＭＯＳトランジスタＭ２がオフされるとき、信号Ｖｍ２の電位がＮ型ＭＯＳトランジスタＭ２をターンオフする閾値Ｖｔの近傍まで下がっているので、Ｎ型ＭＯＳトランジスタＭ２のゲート電位の変化が小さい。したがって、Ｎ型ＭＯＳトランジスタＭ２のゲートと静電気的に強く結合しているパワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceの変化も抑えられる。
【００３４】
その後、第１のキャリア引き抜き経路５１のみが選択されてパワートランジスタＴｒ１のキャリア引き抜き速度が遅くされた状態で、パワートランジスタＴｒ１がターンオフ動作を完了する(時点Ｔ４)。
【００３５】
以上説明したように、図６に示す第三の実施の形態によれば、Ｎ型ＭＯＳトランジスタＭ２のゲート端子に微分回路６００を介してオン／オフ信号を入力するようにした。したがって、図７の時点Ｔ３においてＮ型ＭＯＳトランジスタＭ２をオフするとき、ダイオード６０３により急峻にオフすることができるから、回路の動作を十分に速めることができる。さらに、オフ時の信号Ｖｍ２の電位を、Ｎ型ＭＯＳトランジスタＭ２の閾値Ｖｔの近傍に下げているので、Ｎ型ＭＯＳトランジスタＭ２のゲート電位の変化が小さくなる結果、パワートランジスタＴｒ１がターンオフする時点Ｔ４までの間に、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceが急激に変化することを防止できる。
【００３６】
−第四の実施の形態−
上述した図６において、Ｎ型ＭＯＳトランジスタＭ１とＮ型ＭＯＳトランジスタＭ２とを直列に接続することもできる。図８は、第四の実施の形態による電流制御型半導体素子の駆動回路を示す図である。図８において、上述した図６と共通するものは同じ符号を記す。第四の実施の形態では、Ｎ型ＭＯＳトランジスタＭ１およびＭ２をオンするとき、Ｎ型ＭＯＳトランジスタＭ１とＮ型ＭＯＳトランジスタＭ２とを介して、パワートランジスタＴｒ１のベースから電荷が引き抜かれる。Ｎ型ＭＯＳトランジスタＭ２のみをオフにするとき、Ｎ型ＭＯＳトランジスタＭ１と抵抗器Ｒ１とを介して、パワートランジスタＴｒ１のベースから電荷が引き抜かれる。
【００３７】
第四の実施の形態でも第三の実施の形態と同様に、信号Ｖｍ２の立ち下がりを急峻にしてＮ型ＭＯＳトランジスタＭ２をオフする動作を十分に速めることができる。さらに、信号Ｖｍ２の電位を徐々に低下してオフ時のＮ型ＭＯＳトランジスタＭ２のゲート電位の変化を小さくできる結果、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceの急激な変化を防止できる。
【００３８】
−第五の実施の形態−
上述した図８において、微分回路６００を別の回路に置き換えることもできる。図９は、第五の実施の形態による電流制御型半導体素子の駆動回路を示す図である。図９において、上述した図８と共通するものは同じ符号を記す。第五の実施の形態では、増幅器６１４と、増幅器６１４の反転入力端子側に設けられた積分回路６１１〜６１３とで構成されるＭ２制御回路６１０によって、Ｎ型ＭＯＳトランジスタＭ２のオン／オフが制御される。積分回路は、コンデンサ６１１，抵抗器６１２およびダイオード６１３により構成される。
【００３９】
第五の実施の形態でも、第三および第四の実施の形態と同様の作用効果を得ることができる。すなわち、Ｎ型ＭＯＳトランジスタＭ２をオフする信号Ｖｍ２の立ち下がりを急峻にするとともに、Ｎ型ＭＯＳトランジスタＭ２をオフする前に信号Ｖｍ２の電位を徐々に低下するものであれば、どんな回路構成でもよい。
【００４０】
−第六の実施の形態−
図１０は、第六の実施の形態による電流制御型半導体素子の駆動回路を示す図である。図１０において、Ｍ２制御回路６２０は、所定時間ｔが経過するまで信号Ｖｍ２の電位を一定に保ち、所定時間ｔが経過すると信号Ｖｍ２の電位を徐々に低下させる。Ｍ２制御回路６２０は、ＮＯＴゲート６２５と、コンデンサ６２１および抵抗器６２２からなる第１の微分回路と、第１のダイオード６２３と、Ｐ型ＭＯＳトランジスタ６２４と、コンデンサ６３１および抵抗器６３２からなる第２の微分回路と、第２のダイオード６３３とを有する。
【００４１】
図１１の信号波形を参照してＭ２制御回路６２０の動作を説明する。時点Ｔ２において、論理回路６からハイレベルの信号が出力されると、ＮＯＴゲート６２５の出力端子からローレベルの信号が出力され、Ｐ型ＭＯＳトランジスタ６２４がオンする。したがって、Ｎ型ＭＯＳトランジスタＭ２のゲート端子に電源Ｖｄが供給される。第１の微分回路によりＰ型ＭＯＳトランジスタ６２４のゲート電位が上昇すると、所定時間ｔが経過後にＰ型ＭＯＳトランジスタ６２４がオフする。この時点から、第２の微分回路によってＮ型ＭＯＳトランジスタＭ２のゲート端子の電位、すなわち、信号Ｖｍ２の電位が徐々に低下される。
【００４２】
Ｎ型ＭＯＳトランジスタＭ２のゲート端子の電位が閾値Ｖｔに近づいた時点Ｔ３において、電圧検出回路４がハイレベルの検出信号を出力することにより、論理回路６がローレベルの信号を出力すると、ダイオード６３３によって信号Ｖｍ２の電位が急峻に立ち下がる。このため、Ｎ型ＭＯＳトランジスタＭ２がオフされて第２のキャリア引き抜き経路５２が遮断され、第１のキャリア引き抜き経路５１だけが選択される。
【００４３】
その後、第１のキャリア引き抜き経路５１のみが選択されてパワートランジスタＴｒ１のキャリア引き抜き速度が遅くされた状態で、パワートランジスタＴｒ１がターンオフ動作を完了する(時点Ｔ４)。
【００４４】
以上説明したように第六の実施の形態によれば、図１１の時点Ｔ２から所定時間ｔが経過するまで信号Ｖｍ２の電位をハイレベルに保ち、Ｎ型ＭＯＳトランジスタＭ２のドレイン電流を多くしてパワートランジスタＴｒ１のベースから電荷をより多く引き抜くようにした。したがって、時点Ｔ２から徐々に信号Ｖｍ２の電位を低下する場合に比べて、パワートランジスタＴｒ１がターンオフするまでのターンオフ遅れ時間を減らすことができる。また、所定時間ｔが経過後は、信号Ｖｍ２の電位を徐々に低下してＮ型ＭＯＳトランジスタＭ２の閾値Ｖｔの近傍に下げるので、Ｎ型ＭＯＳトランジスタＭ２のゲート電位の変化が小さくなる結果、パワートランジスタＴｒ１がターンオフする時点Ｔ４までの間に、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceが急激に変化することを防止できる。
【００４５】
第六の実施の形態では、信号Ｖｍ２の電位の低下率を途中で変えて「折れ線」のように低下させるようにしたが、たとえば、二次曲線のように低下するようにしてもよい。
【００４６】
以上の説明では、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceを検出する電圧検出回路４を設け、電圧検出回路４の検出信号を論理回路６に入力することにより、パワートランジスタＴｒ１がターンオフする直前の時点Ｔ３において、Ｎ型ＭＯＳトランジスタＭ２をオフしてキャリア引き抜き経路５１および５２を切換えるようにした。電圧検出回路４の検出信号を論理回路６に入力する代わりに外部から経路切換え信号を入力し、キャリア引き抜き経路５１および５２を切換えるようにしてもよい。外部からの経路切換え信号は、たとえば、パワートランジスタＴｒ１をオフさせるオフ指令を、所定時間だけ遅延させて作ることができる。すなわち、図３を例にとれば、時点Ｔ２から所定時間経過後に論理回路６に入力されるように経路切換え信号を作ればよい。
【００４７】
本発明による駆動回路は、一般的なバイポーラトランジスタだけに使用されるものではなく、ベース電極からキャリアを引き抜いてターンオフさせるときに、キャリア引き抜き速度が速すぎてベース信号が振動を起こすような種々の半導体素子に適用できる。とくに、トランジスタの動作が速く、ｄＩ／ｄｔによるサージが発生しやすい半導体素子に対して本発明による駆動方法が有効である。
【００４８】
また、以上の説明では、パワーバイポーラトランジスタの駆動回路への応用について説明したが、たとえば、高周波回路において、パワーＭＯＳＦＥＴの寄生キャパシタの影響を抑える場合にも本発明を適用することができる。
【００４９】
上述した説明では、パワートランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceを電圧検出回路４によって検出し、この電圧Ｖceに基づいて切換え信号を発生させるようにしていたが、コレクタ−エミッタ端子間電圧Ｖceの検出に代えて、パワートランジスタＴｒ１のコレクタ電流を検出し、検出したコレクタ電流に基づいて切換え信号を発生させるようにしても同様の効果を得ることができる。
【００５０】
特許請求の範囲における各構成要素と、発明の実施の形態における各構成要素との対応について説明すると、パワートランジスタＴｒ１が電流制御型半導体素子に、電流制御型半導体素子の制御端子がベース端子に、Ｎ型ＭＯＳトランジスタＭ２がスイッチング素子および第１のスイッチング素子に、論理回路６が切換え信号発生手段に、ＮＯＴゲート９１,９２が極性反転手段に、コンデンサＣcが容量性素子に、電流制御型半導体素子の主電流端子がエミッタ端子に、Ｎ型ＭＯＳトランジスタＭ４が第２のスイッチング素子に、微分回路６００、Ｍ２制御回路６１０および６２０が制御手段に、電圧検出回路４が状態検出手段に、それぞれ対応する。
【図面の簡単な説明】
【図１】第一の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図２】パワーＭＯＳＦＥＴの断面構造を説明する図である。
【図３】図１の回路各部の信号波形を表す図である。
【図４】コンデンサの断面構造を説明する図である。
【図５】第二の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図６】第三の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図７】図６の回路各部の信号波形を表す図である。
【図８】第四の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図９】第五の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図１０】第六の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図１１】図１０の回路各部の信号波形を表す図である。
【図１２】従来の技術による電流制御型半導体素子の駆動回路を示す図である。
【図１３】図１２の回路各部の信号波形を表す図である。
【図１４】図１のコンデンサを省略した場合の回路各部の信号波形を表す図である。
【符号の説明】
２…ベース電流供給源、 ４…電圧検出回路、
６…論理回路、 ７…電源、
５１，５２…第１および第２のキャリア引き抜き経路、
６１,９１,９２…ＮＯＴゲート、 ６２…ＡＮＤゲート、
６００…微分回路、 ６１０,６２０…Ｍ２制御回路、
Ｃc…コンデンサ、 ＣｓＭ２,ＣｓＴＲ１,ＣｓＭ４…寄生容量、
Ｌ１,Ｌ２…配線、 ＬＯ…誘導性負荷、
Ｍ１,Ｍ２…Ｎ型ＭＯＳトランジスタ、Ｍ３…Ｐ型ＭＯＳトランジスタ、
Ｒ１…抵抗器、 Ｔｒ１…パワートランジスタ
Claims (7)
- 電流制御型半導体素子の制御端子に制御電流を供給してターンオンさせ、前記制御電流の供給を停止するとともに前記制御端子から電荷引き抜き経路を介して電荷を引き抜いてターンオフさせる電流制御型半導体素子用駆動回路において、
インピーダンスが異なる複数の電荷引き抜き経路と、
前記電荷引き抜き経路を切換えるスイッチング素子と、
前記スイッチング素子に対する切換え信号を発生する切換え信号発生手段と、
前記切換え信号の極性を反転して出力する極性反転手段と、
前記スイッチング素子の制御端子と前記電流制御型半導体素子の制御端子との間の容量と略同じ容量を有する容量性素子とを備え、
前記容量性素子は、一方の端子が前記電流制御型半導体素子の制御端子に接続され、他方の端子が前記極性反転手段の出力に接続されることを特徴とする電流制御型半導体素子用駆動回路。 - 請求項１に記載の電流制御型半導体素子用駆動回路において、
前記容量性素子は、前記スイッチング素子の制御端子および前記電流制御型半導体素子の制御端子と略同じデバイス構造を有することを特徴とする電流制御型半導体素子用駆動回路。 - 電流制御型半導体素子の制御端子に制御電流を供給してターンオンさせ、前記制御電流の供給を停止するとともに前記制御端子から制御端子用電荷引き抜き経路を介して電荷を引き抜いてターンオフさせる電流制御型半導体素子用駆動回路において、
インピーダンスが異なる複数の制御端子用電荷引き抜き経路と、
前記制御端子用電荷引き抜き経路を切換える第１のスイッチング素子と、
前記電流制御型半導体素子の主電流端子から電荷を引き抜く主電流端子用電荷引き抜き経路と、
前記主電流端子用電荷引き抜き経路をオン／オフする第２のスイッチング素子と、
前記第１のスイッチング素子に対する切換え信号を発生する切換え信号発生手段と、
前記切換え信号の極性を反転して前記第２のスイッチング素子に対する切換え信号を出力する極性反転手段とを備え、
前記制御端子用電荷引き抜き経路と、前記主電流端子用電荷引き抜き経路とが互いに寄生インダクタンスをキャンセルするように配設されることを特徴とする電流制御型半導体素子用駆動回路。 - 電流制御型半導体素子の制御端子に制御電流を供給してターンオンさせ、前記制御電流の供給を停止するとともに前記制御端子から電荷引き抜き経路を介して電荷を引き抜いてターンオフさせる電流制御型半導体素子用駆動回路において、
インピーダンスが異なる複数の電荷引き抜き経路と、
前記電荷引き抜き経路の少なくとも１つに介挿され、介挿された電荷引き抜き経路をオン／オフするスイッチング素子と、
前記スイッチング素子の制御端子へ印加される制御信号レベルを、当該スイッチング素子がオフする信号レベルへ徐々に近づけるように制御する制御手段とを備えることを特徴とする電流制御型半導体素子用駆動回路。 - 請求項４に記載の電流制御型半導体素子用駆動回路において、
前記電流制御型半導体素子をオン／オフさせる指令を所定時間遅延する遅延回路と、
前記遅延回路による遅延後の指令により前記スイッチング素子に対する切換え信号を発生する切換え信号発生手段とをさらに備えることを特徴とする電流制御型半導体素子用駆動回路。 - 請求項１〜４のいずれかに記載の電流制御型半導体素子用駆動回路において、
前記電流制御型半導体素子の主電流端子の状態を検出する状態検出手段と、
前記状態検出手段による検出結果に応じて前記スイッチング素子に対する切換え信号を発生する切換え信号発生手段とをさらに備えることを特徴とする電流制御型半導体素子用駆動回路。 - 請求項６に記載の電流制御型半導体素子用駆動回路において、
前記状態検出手段は、前記電流制御型半導体素子の主電流端子の電圧または電流を検出することを特徴とする電流制御型半導体素子用駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2000304505A JP3665552B2 (ja) | 2000-10-04 | 2000-10-04 | 電流制御型半導体素子用駆動回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102201196B (zh) * | 2003-06-06 | 2014-03-26 | 株式会社半导体能源研究所 | 半导体装置 |
| JP4610446B2 (ja) * | 2005-08-29 | 2011-01-12 | パナソニック株式会社 | 電流出力回路 |
| FR2969850B1 (fr) * | 2010-12-22 | 2013-09-27 | IFP Energies Nouvelles | Convertisseur d'equilibrage des cellules d'une batterie electrique |
-
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| Publication number | Publication date |
|---|---|
| JP2002111462A (ja) | 2002-04-12 |
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