JP2002111462A - 電流制御型半導体素子用駆動回路 - Google Patents

Abstract

(57)【要約】 【課題】ターンオフする際に、コレクタ−エミッタ端子
間電圧が急激に変化することを防止するようにした電流
制御型半導体素子用駆動回路を提供する。 【解決手段】パワートランジスタＴｒ１をターンオフす
る際、ベース電極を低インピーダンスのキャリア引き抜
き経路５２に接続し、パワートランジスタＴｒ１がター
ンオフする直前に、ベース電極を高インピーダンスのキ
ャリア引き抜き経路５１に接続する。キャリア引き抜き
経路５１，５２を切換えるＮ型ＭＯＳトランジスタＭ２
のゲート−ドレイン間の寄生容量ＣｓＭ２と同容量のコ
ンデンサＣcを設け、コンデンサＣcの一端をＮ型ＭＯＳ
トランジスタＭ２のドレイン端子に接続し、コンデンサ
Ｃcの他端にＮ型ＭＯＳトランジスタＭ２をオン／オフ
させる信号Ｖｍ２と論理レベルが反対の信号−Ｖｍ２を
入力する。この結果、Ｎ型ＭＯＳトランジスタＭ２のタ
ーンオフ前後で、パワートランジスタＴｒ１に対する電
荷の移動が抑えられ、パワートランジスタＴｒ１のコレ
クタ−エミッタ端子間電圧Ｖceが急激に変化することが
ない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、制御端子に流入す
る電流を制御してターンオン／ターンオフする電流制御
型半導体素子に用いられる駆動回路に関する。

【０００２】

【従来の技術】誘導性負荷を駆動する電流制御型スイッ
チングトランジスタ素子として、特開平６−２５２４０
８号公報に開示されているものが知られている。図１２
はこのような従来の電流制御型半導体素子を使用して誘
導性負荷を駆動する駆動回路を示している。トランジス
タＴｒ１は、不図示の駆動回路から指令されるターンオ
ン／ターンオフ指令により駆動信号入力端子Ｖｃｏｎｔ
に印加される駆動信号に応じてオン／オフされ、誘導性
負荷ＬＯを駆動する。

【０００３】駆動信号入力端子Ｖｃｏｎｔの印加電圧Ｖ
ｍがハイレベルからローレベルになると、Ｐ型ＭＯＳト
ランジスタＭ３がオン、Ｎ型ＭＯＳトランジスタＭ１が
オフし、ベース電流供給源１０２からトランジスタＴｒ
１のベースに電流が流れる。これにより、ベースにキャ
リアが注入されてトランジスタＴｒ１はオンし、電源１
０７から誘導性負荷ＬＯへ電流が流れる。トランジスタ
Ｔｒ１に接続されている負荷は誘導性負荷ＬＯであるの
でコレクタ電流Ｉcは徐々に増加する。

【０００４】図１３を参照してトランジスタＴｒ１のタ
ーンオフ動作を説明する。駆動信号入力端子Ｖｃｏｎｔ
の印加電圧Ｖｍがハイレベルになると、Ｐ型ＭＯＳトラ
ンジスタＭ３がオフ、Ｎ型ＭＯＳトランジスタＭ１がオ
ンし、トランジスタＴｒ１のベースへの電流の供給が停
止される。また、Ｎ型ＭＯＳトランジスタＭ１を介して
トランジスタＴｒ１のベースからキャリアが引き抜か
れ、トランジスタＴｒ１はターンオフする。

【０００５】

【発明が解決しようとする課題】しかしながら、図１２
に示すトランジスタＴｒ１のターンオフ時には、次の理
由によりベース電圧Ｖbeが図１３に示すように振動し、
トランジスタＴｒ１が誤ってターンオンすることがあ
る。すなわち、ベース電流が流れる経路には寄生インダ
クタンス２０１〜２０３のほか、たとえばＮ型ＭＯＳト
ランジスタＭ１のオン抵抗や配線抵抗および寄生容量成
分が存在する。また、トランジスタＴｒ１は、電流駆動
型素子であるため大きなベース電流が流れ、しかも極め
て短い時間でターンオフする。したがって、ターンオフ
時には寄生インダクタンスにたまったエネルギを急激に
放出する必要があり、このエネルギと寄生要素のＲＬＣ
共振現象が発生して、ベース電圧Ｖbeが激しく振動す
る。ベース電圧がオン電圧まで上昇すると、図１３に示
すように誤ってターンオンしてコレクタ電流Ｉcが流れ
る。図１３において、Ｉbはベース電流の波形を示し、
＋側はベース電極へ流れ込む電流の値であり、−側はベ
ース電極からキャリアが引き抜かれるときに流れる電流
である。

【０００６】なお、ベースからのキャリア引き抜きが急
激に行われないようにキャリア引き抜き回路の抵抗を大
きくするとベース電圧の振動は抑制できるが、ターンオ
フ指令から実際にトランジスタＴｒ１がターンオフする
までのストレージ時間ｔｓが長くなってしまう。

【０００７】本発明の目的は、ストレージ時間を長くす
ることなくターンオフ時の制御端子の信号の振動を抑制
し、誤ってターンオンすることを防止するようにした電
流制御型半導体素子用駆動回路を提供することにある。

【０００８】

【課題を解決するための手段】一実施の形態を示す図
１,５,６,８,１０に対応づけて本発明を説明する。 （１）請求項１に記載の発明は、電流制御型半導体素子
Ｔｒ１の制御端子に制御電流を供給してターンオンさ
せ、制御電流の供給を停止するとともに制御端子から電
荷引き抜き経路を介して電荷を引き抜いてターンオフさ
せる電流制御型半導体素子用駆動回路に適用される。そ
して、インピーダンスが異なる複数の電荷引き抜き経路
５１，５２と、電荷引き抜き経路５１，５２を切換える
スイッチング素子Ｍ２と、スイッチング素子Ｍ２に対す
る切換え信号Ｖｍ２を発生する切換え信号発生手段６
と、切換え信号Ｖｍ２の極性を反転して出力する極性反
転手段９１と、スイッチング素子Ｍ２の制御端子と電流
制御型半導体素子Ｔｒ１の制御端子との間の容量と略同
じ容量を有する容量性素子Ｃcとを備え、一方の端子が
電流制御型半導体素子Ｔｒ１の制御端子に接続され、他
方の端子が極性反転手段９１の出力に接続されるように
容量性素子Ｃcを接続することにより、上述した目的を
達成する。 （２）請求項２に記載の発明は、請求項１に記載の電流
制御型半導体素子用駆動回路において、容量性素子Ｃc
は、スイッチング素子Ｍ２の制御端子および電流制御型
半導体素子Ｔｒ１の制御端子と略同じデバイス構造を有
することを特徴とする。 （３）請求項３に記載の発明は、電流制御型半導体素子
Ｔｒ１の制御端子に制御電流を供給してターンオンさ
せ、制御電流の供給を停止するとともに制御端子から制
御端子用電荷引き抜き経路を介して電荷を引き抜いてタ
ーンオフさせる電流制御型半導体素子用駆動回路に適用
される。そして、インピーダンスが異なる複数の制御端
子用電荷引き抜き経路５１，５２と、制御端子用電荷引
き抜き経路５１，５２を切換える第１のスイッチング素
子Ｍ２と、電流制御型半導体素子Ｔｒ１の主電流端子か
ら電荷を引き抜く主電流端子用電荷引き抜き経路５３
と、主電流端子用電荷引き抜き経路５３をオン／オフす
る第２のスイッチング素子Ｍ４と、第１のスイッチング
素子Ｍ２に対する切換え信号Ｖｍ２を発生する切換え信
号発生手段６と、切換え信号Ｖｍ２の極性を反転して第
２のスイッチング素子Ｍ４に対する切換え信号を出力す
る極性反転手段９２とを備え、制御端子用電荷引き抜き
経路５１，５２と、主電流端子用電荷引き抜き経路５３
とが互いに寄生インダクタンスをキャンセルするように
配設されることにより、上述した目的を達成する。 （４）請求項４に記載の発明は、電流制御型半導体素子
Ｔｒ１の制御端子に制御電流を供給してターンオンさ
せ、制御電流の供給を停止するとともに制御端子から電
荷引き抜き経路を介して電荷を引き抜いてターンオフさ
せる電流制御型半導体素子用駆動回路に適用される。そ
して、インピーダンスが異なる複数の電荷引き抜き経路
５１，５２と、電荷引き抜き経路の少なくとも１つに介
挿され、介挿された電荷引き抜き経路５２をオン／オフ
するスイッチング素子Ｍ２と、スイッチング素子Ｍ２が
徐々にオフするように制御する制御手段６００(６１０,
６２０)とを備えることにより、上述した目的を達成す
る。 （５）請求項５に記載の発明は、請求項４に記載の電流
制御型半導体素子用駆動回路において、電流制御型半導
体素子Ｔｒ１をオン／オフさせる指令を所定時間遅延す
る遅延回路と、遅延回路による遅延後の指令によりスイ
ッチング素子に対する切換え信号を発生する切換え信号
発生手段とをさらに備えることを特徴とする。 （６）請求項６に記載の発明は、請求項１〜４のいずれ
かに記載の電流制御型半導体素子用駆動回路において、
電流制御型半導体素子Ｔｒ１の主電流端子の状態を検出
する状態検出手段４と、状態検出手段４による検出結果
に応じてスイッチング素子Ｍ２に対する切換え信号を発
生する切換え信号発生手段６とをさらに備えることを特
徴とする。 （７）請求項７に記載の発明は、請求項６に記載の電流
制御型半導体素子用駆動回路において、状態検出手段４
は、電流制御型半導体素子Ｔｒ１の主電流端子の電圧ま
たは電流を検出することを特徴とする。

【０００９】

【発明の効果】（１）請求項１，２，６，７に記載の発
明によれば、インピーダンスが異なる電荷引き抜き経路
に切換えるスイッチング素子の制御端子と電流制御型半
導体素子の制御端子との間の容量と略同じ容量を有する
容量性素子を設け、容量性素子の一端に電流制御型半導
体素子の制御端子を接続し、容量性素子の他端にスイッ
チング素子の切換え信号の極性を反転して接続するよう
にした。容量性素子に電荷が蓄積されるため、スイッチ
ング素子による電荷引き抜き経路切換え時に、スイッチ
ング素子から電流制御型半導体素子への静電気的な結合
による電荷の移動を抑えることができる。この結果、電
流制御型半導体素子の制御端子における電圧振動を防止
できる。 （２）とくに、請求項２に記載の発明では、容量性素子
をスイッチング素子および電流制御型半導体素子と略同
じデバイス構造にしたので、上記を各素子との間の容量
と特性が似た容量性素子を得ることができる。 （３）請求項３，６，７に記載の発明によれば、電流制
御型半導体素子の制御端子用電荷引き抜き経路と、電流
制御型半導体素子の主電流端子用電荷引き抜き経路とを
互いに寄生インダクタンスがキャンセルされるように配
設し、制御端子用電荷引き抜き経路を切換える第１のス
イッチング素子、および主電流端子用電荷引き抜き経路
をオン／オフする第２のスイッチング素子を反転動作さ
せるようにした。したがって、たとえば、第１のスイッ
チング素子に蓄積された電荷移動に伴う電流が制御端子
に流れるとき、これをうち消すように、第２のスイッチ
ング素子に蓄積された電荷移動に伴う電流が主電流端子
に流れる。この結果、電流制御型半導体素子の端子間電
圧の急激な変化が抑制され、制御端子の電圧振動を防止
できる。 （４）請求項４〜７に記載の発明では、インピーダンス
が異なる複数の電荷引き抜き経路の１つに介挿されたス
イッチング素子を徐々にオフするようにしたので、スイ
ッチング素子における急激な電圧変化を抑えることがで
きる。この結果、スイッチング素子と静電気的に結合し
ている電流制御型半導体素子の制御端子の電圧の変化も
抑えることができるから、制御端子の電圧振動を防止で
きる。。 （５）請求項５に記載の発明では、電流制御型半導体素
子をオン／オフさせる指令を遅延し、遅延後の指令によ
りスイッチング素子を切換えるようにしたので、電流制
御型半導体素子の電荷が減少する時間に応じた遅延回路
にすれば、電荷量に応じて電荷引き抜き経路を切換える
ことができる。この結果、電流制御型半導体素子のター
ンオフ遅れ時間を短くすることができる。 （６）請求項６に記載の発明では、電流制御型半導体素
子の主電流端子の状態を検出してスイッチング素子を切
換えるようにしたので、電流制御型半導体素子のターン
オフ動作に応じて電荷引き抜き経路を切換えることがで
きる。この結果、電流制御型半導体素子のターンオフ遅
れ時間を短くすることができる。

【００１０】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。 −第一の実施の形態− 図１は、駆動信号入力端子Ｖｃｏｎｔの信号レベルによ
り誘導性負荷ＬＯをオン／オフ駆動する電流制御型半導
体素子の駆動回路の一実施の形態を示す。図１におい
て、半導体素子駆動回路は、パワートランジスタＴｒ１
のベース電流供給源２と、ベース電流をオン／オフする
Ｐ型ＭＯＳトランジスタＭ３と、パワートランジスタＴ
ｒ１のコレクタ−エミッタ端子間電圧Ｖceを検出する電
圧検出回路４と、パワートランジスタＴｒ１のベースか
らキャリアを引き抜くキャリア引き抜き回路Ｍ１，Ｍ
２，Ｒ１と、キャリア引き抜き回路Ｍ１，Ｍ２，Ｒ１の
キャリア引き抜き速度を制御する論理回路６と、誘導性
負荷ＬＯを駆動するための電源７と、還流動作用のダイ
オード８とを備えている。

【００１１】キャリア引き抜き回路は、Ｎ型ＭＯＳトラ
ンジスタＭ１およびＭ２と、Ｎ型ＭＯＳトランジスタＭ
１と直列に接続された抵抗器Ｒ１とを備える。Ｎ型ＭＯ
ＳトランジスタＭ１と抵抗器Ｒ１とが第１のキャリア引
き抜き経路５１を形成し、Ｎ型ＭＯＳトランジスタＭ２
が第２のキャリア引き抜き経路５２を形成する。第１の
キャリア引き抜き経路５１は抵抗器Ｒ１を有するので、
第２のキャリア引き抜き経路５２に比べてインピーダン
スが高い。

【００１２】論理回路６は、上述したＮ型ＭＯＳトラン
ジスタＭ１とＭ２とをオン／オフ制御する。論理回路６
は、電圧検出回路４からの信号が入力されるＮＯＴゲー
ト６１と、一方の入力端子にＮＯＴゲート６１の出力が
供給され、他方の入力端子に駆動信号入力端子Ｖｃｏｎ
ｔからの駆動信号が供給されるＡＮＤゲート６２とを備
えている。ＡＮＤゲート６２の出力は、信号Ｖｍ２とし
てＮ型ＭＯＳトランジスタＭ２のゲート端子へ印加され
る。駆動信号入力端子Ｖｃｏｎｔから供給される駆動信
号はさらに、信号Ｖｍ１としてＮ型ＭＯＳトランジスタ
Ｍ１のゲート端子にも印加される。図１において、駆動
信号入力端子Ｖｃｏｎｔからの駆動信号がローレベル
で、パワートランジスタＴｒ１をターンオンする指令が
出力されているとき、信号Ｖｍ１，Ｖｍ２の電位は電圧
検出回路４による検出信号のレベルにかかわらずローレ
ベルとなり、Ｎ型ＭＯＳトランジスタＭ１，Ｍ２はとも
にオフされる。

【００１３】Ｎ型ＭＯＳトランジスタＭ１、Ｍ２および
Ｐ型ＭＯＳトランジスタＭ３は大きな電流を流す必要が
あるので、パワーＭＯＳＦＥＴが用いられる。図２は、
一般的なＮ型のパワーＭＯＳＦＥＴの断面構造を説明す
る図である。図２において、Ｎ型ドレイン領域３１と、
Ｐベース領域２９および３０の上部にゲート絶縁膜２４
が形成され、ゲート絶縁膜２４の上部にゲート電極２３
が形成されている。ゲート電極２３を挟むＰベース領域
２９とＰベース領域３０とには、Ｎ＋ソース領域２７と
Ｐ＋ベースコンタクト領域２５、およびＮ＋ソース領域
２８とＰ＋ベースコンタクト領域２６がそれぞれ形成さ
れている。Ｎ＋ソース領域２７、Ｐ＋ベースコンタクト
領域２５、Ｎ＋ソース領域２８およびＰ＋ベースコンタ
クト領域２６は、ソース端子２１に接続される。Ｎ型ド
レイン領域３１の下側にはＮ＋ドレイン領域３２が形成
され、ドレイン端子３３に接続される。このようなＭＯ
ＳＦＥＴでは、ゲート絶縁膜２４を挟んでゲート電極２
３とＮ型ドレイン領域３１との間に寄生容量Ｃｓが存在
する。なお、Ｐ型のパワーＭＯＳＦＥＴは、Ｎ＋ドレイ
ン領域３１，３２、Ｎ＋ソース領域２７，２８がＰ型
に、Ｐベース領域２９，３０、Ｐ＋ベースコンタクト領
域２５，２６がＮ型になる。

【００１４】図１において、Ｎ型ＭＯＳトランジスタＭ
２のゲート−ドレイン間に寄生容量ＣｓＭ２が存在し、
同様に、パワートランジスタＴｒ１のベース−コレクタ
間にも寄生容量ＣｓＴＲ１が存在する。第一の実施の形
態では、Ｎ型ＭＯＳトランジスタＭ２のゲート−ドレイ
ン間の寄生容量ＣｓＭ２と同容量のコンデンサＣcを設
け、コンデンサＣcの一端をＮ型ＭＯＳトランジスタＭ
２のドレイン端子に接続し、コンデンサＣcの他端にＮ
ＯＴゲート９１の出力端子を接続することに特徴があ
る。このとき、ＮＯＴゲート９１の入力端子には、Ｎ型
ＭＯＳトランジスタＭ２のゲート端子に印加する信号Ｖ
ｍ２を入力する。したがって、コンデンサＣcの他端に
は、Ｎ型ＭＯＳトランジスタＭ２をオン／オフさせる信
号Ｖｍ２と論理レベルが反対の信号、すなわち、逆相の
信号−Ｖｍ２が入力される。なお、論理回路６内の各ゲ
ート６１，６２およびＮＯＴゲート９１に供給する電源
電圧レベルをＶＤＤとＧＮＤとすることにより、信号Ｖ
ｍ２および信号−Ｖｍ２の出力電圧をＶＤＤもしくはＧ
ＮＤにする。

【００１５】図３の信号波形を参照して図１に示した電
流制御型半導体素子の駆動回路の動作を説明する。 −ターンオン動作− 図示しない駆動回路からターンオン指令が出力される
と、図３の時点Ｔ０において、駆動信号入力端子Ｖｃｏ
ｎｔの印加信号がハイレベルからローレベルとなり、Ｐ
型ＭＯＳトランジスタＭ３がオンされる。このとき、信
号Ｖｍ１およびＶｍ２の電位はともにローレベルであ
り、キャリア引き抜き回路を形成するＮ型ＭＯＳトラン
ジスタＭ１およびＭ２はともにオフされる。これによ
り、パワートランジスタＴｒ１のベース電極とエミッタ
電極との間は遮断状態となって、ベース電流供給源２か
らパワートランジスタＴｒ１のベースに電流が流れる。
パワートランジスタＴｒ１のベース端子から電荷が注入
されると、時点Ｔ１においてパワートランジスタＴｒ１
がオンし、電源７から誘導性負荷ＬＯへ電流が流れる。
このとき、パワートランジスタＴｒ１のコレクタ−エミ
ッタ間電圧Ｖceが低下し、コレクタ電流Ｉcが増加す
る。

【００１６】−ターンオフ動作− 図示しない駆動回路からターンオフ指令が出力される
と、時点Ｔ２において、駆動信号入力端子Ｖｃｏｎｔの
印加信号がローレベルからハイレベルになる。これによ
り、Ｐ型ＭＯＳトランジスタＭ３がオフしてパワートラ
ンジスタＴｒ１へのベース電流の供給が停止される。パ
ワートランジスタＴｒ１がターンオフ動作を開始するま
では、パワートランジスタＴｒ１にコレクタ電流Ｉcが
流れている。したがって、パワートランジスタＴｒ１の
コレクタ−エミッタ端子間電圧Ｖceは低い値になるの
で、時点Ｔ２における電圧検出回路４の出力はローレベ
ルである。この結果、信号Ｖｍ１、および論理回路６か
ら出力される信号Ｖｍ２の電位はともにハイレベルとな
り、Ｎ型ＭＯＳトランジスタＭ１およびＭ２はともにオ
ンされ、第１のキャリア引き抜き経路５１と第２のキャ
リア引き抜き経路５２の両方の経路によってパワートラ
ンジスタＴｒ１のベース電極からキャリアが引き抜かれ
る。

【００１７】Ｎ型ＭＯＳトランジスタＭ２がオンしてい
る時点Ｔ２から時点Ｔ３までの間は、Ｎ型ＭＯＳトラン
ジスタＭ２のゲートにＶＤＤレベルの信号Ｖｍ２が印加
され、Ｎ型ＭＯＳトランジスタＭ２のドレインにはパワ
ートランジスタＴｒ１がオン状態であるので、約１(Ｖ)
の低い電圧(以降、ＶＢＥとする)が印加される。したが
って、上述した寄生容量ＣｓＭ２には上記の印加電圧に
応じた電荷が蓄積される。わかりやすく説明するため
に、寄生容量ＣｓＭ２の値を１(Ｆ)と仮定し、Ｎ型ＭＯ
ＳトランジスタＭ２のドレイン電圧を基準として考える
と、寄生容量ＣｓＭ２に蓄積される蓄積電荷はＶＤＤ−
ＶＢＥ(Ｃ)となる。一方、コンデンサＣcに蓄積される
蓄積電荷は、ＮＯＴゲート９１の出力がＧＮＤレベルで
あるので、容量Ｃcの値を１(Ｆ)と仮定すると、ＧＮＤ
−ＶＢＥ＝−ＶＢＥ(Ｃ)となる。

【００１８】パワートランジスタＴｒ１のベースに蓄積
されている電荷が減少してコレクタ電流Ｉcが遮断され
始めると、コレクタ−エミッタ端子間電圧Ｖceが上昇し
始める。パワートランジスタＴｒ１がターンオフする直
前の時点Ｔ３において、コレクタ−エミッタ端子間電圧
Ｖceが所定値以上になると、電圧検出回路４がハイレベ
ル検出信号を出力する。電圧検出回路４によるハイレベ
ル信号により、信号Ｖｍ２の電位がローレベルになって
Ｎ型ＭＯＳトランジスタＭ２をオフすると、第２のキャ
リア引き抜き経路５２が遮断され、第１のキャリア引き
抜き経路５１だけが選択される。

【００１９】Ｎ型ＭＯＳトランジスタＭ２がオフすると
き、Ｎ型ＭＯＳトランジスタＭ２のゲートにＧＮＤレベ
ルの信号Ｖｍ２が印加され、Ｎ型ＭＯＳトランジスタＭ
２のドレインに電圧ＶＢＥが印加される。この場合の寄
生容量ＣｓＭ２の蓄積電荷はＧＮＤ−ＶＢＥ＝−ＶＢＥ
(Ｃ)である。一方、コンデンサＣcの蓄積電荷は、ＮＯ
Ｔゲート９１の出力がＶＤＤレベルであるので、ＶＤＤ
−ＶＢＥ(Ｃ)となる。したがって、Ｎ型ＭＯＳトランジ
スタＭ２のオン状態とオフ状態とにおいて、すなわち、
図３における時点Ｔ３の前後で、寄生容量ＣｓＭ２およ
びコンデンサＣcに蓄積される蓄積電荷の総和は(ＶＤＤ
−ＶＢＥ)＋（−ＶＢＥ）、すなわち、ＶＤＤ−２・ＶＢ
Ｅ(Ｃ)のまま変化しない。つまり、コンデンサＣcに電
荷を蓄積させることにより、Ｎ型ＭＯＳトランジスタＭ
２からパワートランジスタＴｒ１への電荷移動を抑える
ことができる。

【００２０】Ｎ型ＭＯＳトランジスタＭ２およびパワー
トランジスタＴｒ１間の静電気的な結合による電荷移動
について説明する。図１４は、上述した図１の駆動回路
からコンデンサＣcを省略した場合の回路各部の信号波
形を表す図である。Ｎ型ＭＯＳトランジスタＭ２のゲー
ト−ドレイン間静電容量ＣｓＭ２、およびパワートラン
ジスタＴｒ１のベース−コレクタ間静電容量ＣｓＴＲ１
などの寄生容量を介し、Ｎ型ＭＯＳトランジスタＭ２の
ゲートとパワートランジスタＴｒ１のコレクタとの間が
静電気的に強く結合されている。このため、コンデンサ
Ｃcが省略される場合には、図１４の時点Ｔ３において
ローレベルの信号Ｖｍ２がＮ型ＭＯＳトランジスタＭ２
のゲート端子へ印加されると、パワートランジスタＴｒ
１の上昇途中のコレクタ−エミッタ端子間電圧Ｖceは、
静電気的結合によって時点Ｔｘにおいて一旦下降する。
この急激な電圧変化ｘは、無駄な電力消費のもとになる
とともに、ノイズ発生の原因になる。しかしながら、第
一の実施の形態では、コンデンサＣcがＮ型ＭＯＳトラ
ンジスタＭ２からパワートランジスタＴｒ１への電荷移
動を抑えるようにしたので、パワートランジスタＴｒ１
のコレクタ−エミッタ端子間電圧Ｖceが上昇途中に下降
することはない。

【００２１】図３において、第１のキャリア引き抜き経
路５１のみが選択されてパワートランジスタＴｒ１のキ
ャリア引き抜き速度が遅くされた状態で、パワートラン
ジスタＴｒ１がターンオフ動作を完了する(時点Ｔ４)。
このとき、パワートランジスタＴｒ１内のキャリア変
化に伴うｄＩ／ｄｔが緩和され、ｄＩ／ｄｔに起因する
サージ電圧の発生が抑えられる。

【００２２】以上説明したように、図１に示す第一の実
施の形態では以下の作用効果が得られる。 （１）パワートランジスタＴｒ１をターンオフする際、
はじめはベース電極を低インピーダンスのキャリア引き
抜き経路５２に接続し、パワートランジスタＴｒ１がタ
ーンオフする直前に、ベース電極を高インピーダンスの
キャリア引き抜き経路５１に接続するようにした。した
がって、ターンオフが速やかに行われて、ターンオフ遅
れ時間を短くできるとともに、ターンオフ時のキャリア
引き抜き速度を抑えることにより、パワートランジスタ
Ｔｒ１内部の急激なキャリア変化を抑制できる。この結
果、ｄＩ／ｄｔが緩和され、ｄＩ／ｄｔに起因するサー
ジ電圧やノイズの発生を防止できる。 （２）インピーダンスが異なるキャリア引き抜き経路５
１，５２を切換えるＮ型ＭＯＳトランジスタＭ２のゲー
ト−ドレイン間の寄生容量ＣｓＭ２と同容量のコンデン
サＣcを設け、コンデンサＣcの一端をＮ型ＭＯＳトラン
ジスタＭ２のドレイン端子に接続し、コンデンサＣcの
他端にＮ型ＭＯＳトランジスタＭ２をオン／オフさせる
信号Ｖｍ２と論理レベルが反対の信号−Ｖｍ２を入力す
るようにした。したがって、Ｎ型ＭＯＳトランジスタＭ
２のターンオフ前後で、Ｎ型ＭＯＳトランジスタＭ２か
らパワートランジスタＴｒ１への静電気的な結合による
電荷移動を抑えることができる。この結果、パワートラ
ンジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceの
急激な変化が抑制できるから、サージ電圧やノイズの発
生を防止できる。。

【００２３】上述したコンデンサＣcのデバイス構造に
ついて、断面構造を説明する図４を参照して説明する。
コンデンサＣcは、上述した図２のＭＯＳＦＥＴと同じ
プロセスによって作成される。図４において、Ｎ型ドレ
イン領域３１の上部に絶縁膜３６が形成され、絶縁膜３
６の上部に電極３５が形成される。電極３５にはキャパ
シタ端子３４が接続される。電極３５によって形成され
るのキャパシタの形状は、デバイスの上方から見て図２
のＮ型ドレイン領域３１の形状と同じにする。すなわ
ち、図２のａの長さと図４のｂの長さとを同じにして、
Ｎ型ＭＯＳトランジスタＭ２の寄生容量ＣｓＭ２とコン
デンサＣcの容量とが同容量になるようにする。なお、
コンデンサＣcの構成位置は、Ｎ型ＭＯＳトランジスタ
Ｍ２の間近に構成するようにする。コンデンサＣcを、
Ｎ型ＭＯＳトランジスタＭ２の間近にＮ型ＭＯＳトラン
ジスタＭ２と同じプロセスで形成することにより、寄生
容量ＣｓＭ２の容量値および特性と似た容量値および特
性を有するコンデンサＣcを少ない面積で形成すること
が可能になる。

【００２４】−第二の実施の形態− 図５は、第二の実施の形態による電流制御型半導体素子
の駆動回路を示す図である。第二の実施の形態は、パワ
ートランジスタＴｒ１のベース端子とＮ型ＭＯＳトラン
ジスタＭ２のドレイン端子との間の配線Ｌ１の寄生イン
ダクタンスＬｓ１の影響を減らすために、Ｎ型ＭＯＳト
ランジスタＭ４を設け、配線Ｌ２でＮ型ＭＯＳトランジ
スタＭ４のドレイン端子とパワートランジスタＴｒ１の
エミッタ端子間を配線するものである。このとき、配線
Ｌ１と配線Ｌ２とを平行平板で形成する。Ｎ型ＭＯＳト
ランジスタＭ４がキャリア引き抜き経路５３を形成す
る。

【００２５】図５において、図１と共通するものは同じ
符号を記す。ＮＯＴゲート９２の入力端子には、Ｎ型Ｍ
ＯＳトランジスタＭ２のゲート端子に印加する信号Ｖｍ
２が入力される。ＮＯＴゲート９２の出力端子は、Ｎ型
ＭＯＳトランジスタＭ４のゲート端子に接続される。Ｎ
型ＭＯＳトランジスタＭ４のゲート−ドレイン間には、
寄生容量ＣｓＭ４が存在する。また、論理回路６内の各
ゲート６１，６２およびＮＯＴゲート９２に供給する電
源電圧レベルをＶＤＤとＧＮＤとすることにより、信号
Ｖｍ２およびＮＯＴゲート９２から出力される信号−Ｖ
ｍ２の出力電圧をＶＤＤもしくはＧＮＤにする。

【００２６】Ｎ型ＭＯＳトランジスタＭ２がオンからオ
フになるとき、すなわち、上述した図３の信号波形にお
ける時点Ｔ３において、信号Ｖｍ２の電位がＶＤＤから
ＧＮＤになる。このとき、寄生容量ＣｓＭ２に蓄積され
た電荷移動に伴う電流が配線Ｌ１を介して図５のの方
向に流れ、Ａ点の電位を押し下げようとする。一方、Ｎ
型ＭＯＳトランジスタＭ４のゲート端子の電位はＧＮＤ
からＶＤＤになるので、寄生容量ＣｓＭ４に蓄積された
電荷移動に伴う電流が配線Ｌ２を介して図５のの方向
に流れ、Ｂ点の電位を押し上げようとする。配線Ｌ１と
配線Ｌ２とを平行平板で構成した結果、配線Ｌ１の寄生
インダクタンスＬｓ１と配線Ｌ２の寄生インダクタンス
Ｌｓ２とが互いにキャンセルしあって寄生インダクタン
スＬｓ１およびＬｓ２の影響が抑えられる。

【００２７】Ｎ型ＭＯＳトランジスタＭ２がオフする時
点Ｔ３は、パワートランジスタＴｒ１がターンオフする
以前であることからコレクタ電流Ｉcが流れているの
で、Ａ点およびＢ点の電位は同電位にされている。した
がって、の電流との電流とが互いにうち消し合い、
パワートランジスタＴｒ１がターンオフする時点Ｔ４ま
での間にＡ点の電位が変動しない。したがって、パワー
トランジスタＴｒ１のコレクタ−エミッタ端子間電圧Ｖ
ceが急激に変化することもない。

【００２８】以上説明したように、図５に示す第二の実
施の形態によれば、キャリア引き抜き経路５１，５２を
切換えるＮ型ＭＯＳトランジスタＭ２の寄生容量ＣｓＭ
２に電荷が蓄積され、この電荷移動に伴う電流が配線Ｌ
１を介して図５のの方向に流れるとき、これをうち消
すの方向の電流を流すようにＮ型ＭＯＳトランジスタ
Ｍ４、配線Ｌ２を設けた。したがって、配線Ｌ１および
Ｌ２の寄生インダクタンスＬｓ１およびＬｓ２による影
響がキャンセルされ、パワートランジスタＴｒ１がター
ンオフする時点Ｔ４までの間に、パワートランジスタＴ
ｒ１のコレクタ−エミッタ端子間電圧Ｖceが急激に変化
することを防止できる。

【００２９】−第三の実施の形態− 図６は、第三の実施の形態による電流制御型半導体素子
の駆動回路を示す図である。図６において、上述した図
１と共通するものは同じ符号を記す。第三の実施の形態
は、キャリア引き抜き経路５２を形成するＮ型ＭＯＳト
ランジスタＭ２をオンからオフにするとき、Ｎ型ＭＯＳ
トランジスタＭ２のゲート端子に印加する信号Ｖｍ２の
電位を徐々に下げるように微分回路６００を設ける。微
分回路６００は、コンデンサＣ６０１、抵抗器Ｒ６０２
およびダイオードＤ６０３とで構成される。論理回路６
の出力端子とＮ型ＭＯＳトランジスタＭ２のゲート端子
との間にコンデンサＣ６０１が介挿され、Ｎ型ＭＯＳト
ランジスタＭ２のゲート端子と所定の電位Ｖｓとの間に
抵抗器Ｒ６０２およびダイオードＤ６０３が接続され
る。

【００３０】図７は、図６に示した電流制御型半導体素
子の駆動回路の信号波形を表す図である。図７におい
て、時点Ｔ２までの動作は上述した図３の動作と同様で
あるので説明を省略する。

【００３１】図示しない駆動回路からターンオフ指令が
出力されると、時点Ｔ２において、駆動信号入力端子Ｖ
ｃｏｎｔの印加信号がローレベルからハイレベルにな
る。これにより、Ｐ型ＭＯＳトランジスタＭ３がオフし
てパワートランジスタＴｒ１へのベース電流の供給が停
止される。パワートランジスタＴｒ１がターンオフ動作
を開始するまでは、パワートランジスタＴｒ１にコレク
タ電流Ｉcが流れている。したがって、パワートランジ
スタＴｒ１のコレクタ−エミッタ端子間電圧Ｖceは低い
値になるので、時点Ｔ２における電圧検出回路４の出力
はローレベルである。この結果、信号Ｖｍ１の電位、お
よび論理回路６から出力される信号の電位はともにハイ
レベルとなる。微分回路６００から出力される信号Ｖｍ
２の電位も直ちにハイレベルになるので、Ｎ型ＭＯＳト
ランジスタＭ１およびＭ２はともにオンされ、第１のキ
ャリア引き抜き経路５１と第２のキャリア引き抜き経路
５２の両方の経路からパワートランジスタＴｒ１のベー
ス電極のキャリアが引抜かれる。

【００３２】微分回路６００から出力される信号Ｖｍ２
の電位は、ハイレベルに立ち上がった後、時定数ＣＲに
より電位Ｖｓに向かって徐々に低下する。微分回路６０
０の時定数は、次のようにあらかじめ定めておく。すな
わち、パワートランジスタＴｒ１のベース電荷が減少
し、電圧検出回路４がコレクタ−エミッタ端子間電圧Ｖ
ceの上昇を検出してハイレベルの検出信号を出力する頃
に、信号Ｖｍ２の電位がＮ型ＭＯＳトランジスタＭ２を
ターンオフする閾値Ｖｔの近傍まで低下するように定め
る。

【００３３】時点Ｔ３において、電圧検出回路４がハイ
レベルの検出信号を出力することにより、論理回路６が
ローレベルの信号を出力すると、微分回路６００内のダ
イオード６０３によって信号Ｖｍ２が急峻に立ち下が
る。このため、Ｎ型ＭＯＳトランジスタＭ２がオフされ
て第２のキャリア引き抜き経路５２が遮断され、第１の
キャリア引き抜き経路５１だけが選択される。Ｎ型ＭＯ
ＳトランジスタＭ２がオフされるとき、信号Ｖｍ２の電
位がＮ型ＭＯＳトランジスタＭ２をターンオフする閾値
Ｖｔの近傍まで下がっているので、Ｎ型ＭＯＳトランジ
スタＭ２のゲート電位の変化が小さい。したがって、Ｎ
型ＭＯＳトランジスタＭ２のゲートと静電気的に強く結
合しているパワートランジスタＴｒ１のコレクタ−エミ
ッタ端子間電圧Ｖceの変化も抑えられる。

【００３４】その後、第１のキャリア引き抜き経路５１
のみが選択されてパワートランジスタＴｒ１のキャリア
引き抜き速度が遅くされた状態で、パワートランジスタ
Ｔｒ１がターンオフ動作を完了する(時点Ｔ４)。

【００３５】以上説明したように、図６に示す第三の実
施の形態によれば、Ｎ型ＭＯＳトランジスタＭ２のゲー
ト端子に微分回路６００を介してオン／オフ信号を入力
するようにした。したがって、図７の時点Ｔ３において
Ｎ型ＭＯＳトランジスタＭ２をオフするとき、ダイオー
ド６０３により急峻にオフすることができるから、回路
の動作を十分に速めることができる。さらに、オフ時の
信号Ｖｍ２の電位を、Ｎ型ＭＯＳトランジスタＭ２の閾
値Ｖｔの近傍に下げているので、Ｎ型ＭＯＳトランジス
タＭ２のゲート電位の変化が小さくなる結果、パワート
ランジスタＴｒ１がターンオフする時点Ｔ４までの間
に、パワートランジスタＴｒ１のコレクタ−エミッタ端
子間電圧Ｖceが急激に変化することを防止できる。

【００３６】−第四の実施の形態− 上述した図６において、Ｎ型ＭＯＳトランジスタＭ１と
Ｎ型ＭＯＳトランジスタＭ２とを直列に接続することも
できる。図８は、第四の実施の形態による電流制御型半
導体素子の駆動回路を示す図である。図８において、上
述した図６と共通するものは同じ符号を記す。第四の実
施の形態では、Ｎ型ＭＯＳトランジスタＭ１およびＭ２
をオンするとき、Ｎ型ＭＯＳトランジスタＭ１とＮ型Ｍ
ＯＳトランジスタＭ２とを介して、パワートランジスタ
Ｔｒ１のベースから電荷が引き抜かれる。Ｎ型ＭＯＳト
ランジスタＭ２のみをオフにするとき、Ｎ型ＭＯＳトラ
ンジスタＭ１と抵抗器Ｒ１とを介して、パワートランジ
スタＴｒ１のベースから電荷が引き抜かれる。

【００３７】第四の実施の形態でも第三の実施の形態と
同様に、信号Ｖｍ２の立ち下がりを急峻にしてＮ型ＭＯ
ＳトランジスタＭ２をオフする動作を十分に速めること
ができる。さらに、信号Ｖｍ２の電位を徐々に低下して
オフ時のＮ型ＭＯＳトランジスタＭ２のゲート電位の変
化を小さくできる結果、パワートランジスタＴｒ１のコ
レクタ−エミッタ端子間電圧Ｖceの急激な変化を防止で
きる。

【００３８】−第五の実施の形態− 上述した図８において、微分回路６００を別の回路に置
き換えることもできる。図９は、第五の実施の形態によ
る電流制御型半導体素子の駆動回路を示す図である。図
９において、上述した図８と共通するものは同じ符号を
記す。第五の実施の形態では、増幅器６１４と、増幅器
６１４の反転入力端子側に設けられた積分回路６１１〜
６１３とで構成されるＭ２制御回路６１０によって、Ｎ
型ＭＯＳトランジスタＭ２のオン／オフが制御される。
積分回路は、コンデンサ６１１，抵抗器６１２およびダ
イオード６１３により構成される。

【００３９】第五の実施の形態でも、第三および第四の
実施の形態と同様の作用効果を得ることができる。すな
わち、Ｎ型ＭＯＳトランジスタＭ２をオフする信号Ｖｍ
２の立ち下がりを急峻にするとともに、Ｎ型ＭＯＳトラ
ンジスタＭ２をオフする前に信号Ｖｍ２の電位を徐々に
低下するものであれば、どんな回路構成でもよい。

【００４０】−第六の実施の形態− 図１０は、第六の実施の形態による電流制御型半導体素
子の駆動回路を示す図である。図１０において、Ｍ２制
御回路６２０は、所定時間ｔが経過するまで信号Ｖｍ２
の電位を一定に保ち、所定時間ｔが経過すると信号Ｖｍ
２の電位を徐々に低下させる。Ｍ２制御回路６２０は、
ＮＯＴゲート６２５と、コンデンサ６２１および抵抗器
６２２からなる第１の微分回路と、第１のダイオード６
２３と、Ｐ型ＭＯＳトランジスタ６２４と、コンデンサ
６３１および抵抗器６３２からなる第２の微分回路と、
第２のダイオード６３３とを有する。

【００４１】図１１の信号波形を参照してＭ２制御回路
６２０の動作を説明する。時点Ｔ２において、論理回路
６からハイレベルの信号が出力されると、ＮＯＴゲート
６２５の出力端子からローレベルの信号が出力され、Ｐ
型ＭＯＳトランジスタ６２４がオンする。したがって、
Ｎ型ＭＯＳトランジスタＭ２のゲート端子に電源Ｖｄが
供給される。第１の微分回路によりＰ型ＭＯＳトランジ
スタ６２４のゲート電位が上昇すると、所定時間ｔが経
過後にＰ型ＭＯＳトランジスタ６２４がオフする。この
時点から、第２の微分回路によってＮ型ＭＯＳトランジ
スタＭ２のゲート端子の電位、すなわち、信号Ｖｍ２の
電位が徐々に低下される。

【００４２】Ｎ型ＭＯＳトランジスタＭ２のゲート端子
の電位が閾値Ｖｔに近づいた時点Ｔ３において、電圧検
出回路４がハイレベルの検出信号を出力することによ
り、論理回路６がローレベルの信号を出力すると、ダイ
オード６３３によって信号Ｖｍ２の電位が急峻に立ち下
がる。このため、Ｎ型ＭＯＳトランジスタＭ２がオフさ
れて第２のキャリア引き抜き経路５２が遮断され、第１
のキャリア引き抜き経路５１だけが選択される。

【００４３】その後、第１のキャリア引き抜き経路５１
のみが選択されてパワートランジスタＴｒ１のキャリア
引き抜き速度が遅くされた状態で、パワートランジスタ
Ｔｒ１がターンオフ動作を完了する(時点Ｔ４)。

【００４４】以上説明したように第六の実施の形態によ
れば、図１１の時点Ｔ２から所定時間ｔが経過するまで
信号Ｖｍ２の電位をハイレベルに保ち、Ｎ型ＭＯＳトラ
ンジスタＭ２のドレイン電流を多くしてパワートランジ
スタＴｒ１のベースから電荷をより多く引き抜くように
した。したがって、時点Ｔ２から徐々に信号Ｖｍ２の電
位を低下する場合に比べて、パワートランジスタＴｒ１
がターンオフするまでのターンオフ遅れ時間を減らすこ
とができる。また、所定時間ｔが経過後は、信号Ｖｍ２
の電位を徐々に低下してＮ型ＭＯＳトランジスタＭ２の
閾値Ｖｔの近傍に下げるので、Ｎ型ＭＯＳトランジスタ
Ｍ２のゲート電位の変化が小さくなる結果、パワートラ
ンジスタＴｒ１がターンオフする時点Ｔ４までの間に、
パワートランジスタＴｒ１のコレクタ−エミッタ端子間
電圧Ｖceが急激に変化することを防止できる。

【００４５】第六の実施の形態では、信号Ｖｍ２の電位
の低下率を途中で変えて「折れ線」のように低下させる
ようにしたが、たとえば、二次曲線のように低下するよ
うにしてもよい。

【００４６】以上の説明では、パワートランジスタＴｒ
１のコレクタ−エミッタ端子間電圧Ｖceを検出する電圧
検出回路４を設け、電圧検出回路４の検出信号を論理回
路６に入力することにより、パワートランジスタＴｒ１
がターンオフする直前の時点Ｔ３において、Ｎ型ＭＯＳ
トランジスタＭ２をオフしてキャリア引き抜き経路５１
および５２を切換えるようにした。電圧検出回路４の検
出信号を論理回路６に入力する代わりに外部から経路切
換え信号を入力し、キャリア引き抜き経路５１および５
２を切換えるようにしてもよい。外部からの経路切換え
信号は、たとえば、パワートランジスタＴｒ１をオフさ
せるオフ指令を、所定時間だけ遅延させて作ることがで
きる。すなわち、図３を例にとれば、時点Ｔ２から所定
時間経過後に論理回路６に入力されるように経路切換え
信号を作ればよい。

【００４７】本発明による駆動回路は、一般的なバイポ
ーラトランジスタだけに使用されるものではなく、ベー
ス電極からキャリアを引き抜いてターンオフさせるとき
に、キャリア引き抜き速度が速すぎてベース信号が振動
を起こすような種々の半導体素子に適用できる。とく
に、トランジスタの動作が速く、ｄＩ／ｄｔによるサー
ジが発生しやすい半導体素子に対して本発明による駆動
方法が有効である。

【００４８】また、以上の説明では、パワーバイポーラ
トランジスタの駆動回路への応用について説明したが、
たとえば、高周波回路において、パワーＭＯＳＦＥＴの
寄生キャパシタの影響を抑える場合にも本発明を適用す
ることができる。

【００４９】上述した説明では、パワートランジスタＴ
ｒ１のコレクタ−エミッタ端子間電圧Ｖceを電圧検出回
路４によって検出し、この電圧Ｖceに基づいて切換え信
号を発生させるようにしていたが、コレクタ−エミッタ
端子間電圧Ｖceの検出に代えて、パワートランジスタＴ
ｒ１のコレクタ電流を検出し、検出したコレクタ電流に
基づいて切換え信号を発生させるようにしても同様の効
果を得ることができる。

【００５０】特許請求の範囲における各構成要素と、発
明の実施の形態における各構成要素との対応について説
明すると、パワートランジスタＴｒ１が電流制御型半導
体素子に、電流制御型半導体素子の制御端子がベース端
子に、Ｎ型ＭＯＳトランジスタＭ２がスイッチング素子
および第１のスイッチング素子に、論理回路６が切換え
信号発生手段に、ＮＯＴゲート９１,９２が極性反転手
段に、コンデンサＣcが容量性素子に、電流制御型半導
体素子の主電流端子がエミッタ端子に、Ｎ型ＭＯＳトラ
ンジスタＭ４が第２のスイッチング素子に、微分回路６
００、Ｍ２制御回路６１０および６２０が制御手段に、
電圧検出回路４が状態検出手段に、それぞれ対応する。

【図面の簡単な説明】

【図１】第一の実施の形態による電流制御型半導体素子
の駆動回路を示す図である。

【図２】パワーＭＯＳＦＥＴの断面構造を説明する図で
ある。

【図３】図１の回路各部の信号波形を表す図である。

【図４】コンデンサの断面構造を説明する図である。

【図５】第二の実施の形態による電流制御型半導体素子
の駆動回路を示す図である。

【図６】第三の実施の形態による電流制御型半導体素子
の駆動回路を示す図である。

【図７】図６の回路各部の信号波形を表す図である。

【図８】第四の実施の形態による電流制御型半導体素子
の駆動回路を示す図である。

【図９】第五の実施の形態による電流制御型半導体素子
の駆動回路を示す図である。

【図１０】第六の実施の形態による電流制御型半導体素
子の駆動回路を示す図である。

【図１１】図１０の回路各部の信号波形を表す図であ
る。

【図１２】従来の技術による電流制御型半導体素子の駆
動回路を示す図である。

【図１３】図１２の回路各部の信号波形を表す図であ
る。

【図１４】図１のコンデンサを省略した場合の回路各部
の信号波形を表す図である。

【符号の説明】

２…ベース電流供給源、 ４…電圧検出回
路、６…論理回路、 ７…電源、
５１，５２…第１および第２のキャリア引き抜き経路、
６１,９１,９２…ＮＯＴゲート、 ６２…ＡＮＤゲ
ート、６００…微分回路、 ６１０,６
２０…Ｍ２制御回路、Ｃc…コンデンサ、
ＣｓＭ２,ＣｓＴＲ１,ＣｓＭ４…寄生容量、Ｌ１,
Ｌ２…配線、 ＬＯ…誘導性負荷、Ｍ
１,Ｍ２…Ｎ型ＭＯＳトランジスタ、Ｍ３…Ｐ型ＭＯＳ
トランジスタ、Ｒ１…抵抗器、
Ｔｒ１…パワートランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 クライソン トロンナムチャイ 神奈川県横浜市神奈川区宝町２番地 日産 自動車株式会社内 (72)発明者 浅田 邦博 埼玉県川越市並木43−１−306 Ｆターム(参考） 5H740 AA04 BA11 BC01 BC02 JA01 JB01 KK01 LL05 5J055 AX04 AX21 AX55 AX56 AX64 BX16 CX00 CX13 DX04 DX55 EX07 EX26 EY01 EY05 EY10 EY12 EY21 EY29 EZ02 EZ03 EZ07 EZ09 EZ25 EZ63 FX05 FX08 FX09 FX13 FX18 FX32 FX33 GX01 GX04 GX07

Claims (7)

【特許請求の範囲】
1. 【請求項１】電流制御型半導体素子の制御端子に制御電
   流を供給してターンオンさせ、前記制御電流の供給を停
   止するとともに前記制御端子から電荷引き抜き経路を介
   して電荷を引き抜いてターンオフさせる電流制御型半導
   体素子用駆動回路において、 インピーダンスが異なる複数の電荷引き抜き経路と、 前記電荷引き抜き経路を切換えるスイッチング素子と、 前記スイッチング素子に対する切換え信号を発生する切
   換え信号発生手段と、 前記切換え信号の極性を反転して出力する極性反転手段
   と、 前記スイッチング素子の制御端子と前記電流制御型半導
   体素子の制御端子との間の容量と略同じ容量を有する容
   量性素子とを備え、 前記容量性素子は、一方の端子が前記電流制御型半導体
   素子の制御端子に接続され、他方の端子が前記極性反転
   手段の出力に接続されることを特徴とする電流制御型半
   導体素子用駆動回路。
2. 【請求項２】請求項１に記載の電流制御型半導体素子用
   駆動回路において、 前記容量性素子は、前記スイッチング素子の制御端子お
   よび前記電流制御型半導体素子の制御端子と略同じデバ
   イス構造を有することを特徴とする電流制御型半導体素
   子用駆動回路。
3. 【請求項３】電流制御型半導体素子の制御端子に制御電
   流を供給してターンオンさせ、前記制御電流の供給を停
   止するとともに前記制御端子から制御端子用電荷引き抜
   き経路を介して電荷を引き抜いてターンオフさせる電流
   制御型半導体素子用駆動回路において、 インピーダンスが異なる複数の制御端子用電荷引き抜き
   経路と、 前記制御端子用電荷引き抜き経路を切換える第１のスイ
   ッチング素子と、 前記電流制御型半導体素子の主電流端子から電荷を引き
   抜く主電流端子用電荷引き抜き経路と、 前記主電流端子用電荷引き抜き経路をオン／オフする第
   ２のスイッチング素子と、 前記第１のスイッチング素子に対する切換え信号を発生
   する切換え信号発生手段と、 前記切換え信号の極性を反転して前記第２のスイッチン
   グ素子に対する切換え信号を出力する極性反転手段とを
   備え、 前記制御端子用電荷引き抜き経路と、前記主電流端子用
   電荷引き抜き経路とが互いに寄生インダクタンスをキャ
   ンセルするように配設されることを特徴とする電流制御
   型半導体素子用駆動回路。
4. 【請求項４】電流制御型半導体素子の制御端子に制御電
   流を供給してターンオンさせ、前記制御電流の供給を停
   止するとともに前記制御端子から電荷引き抜き経路を介
   して電荷を引き抜いてターンオフさせる電流制御型半導
   体素子用駆動回路において、 インピーダンスが異なる複数の電荷引き抜き経路と、 前記電荷引き抜き経路の少なくとも１つに介挿され、介
   挿された電荷引き抜き経路をオン／オフするスイッチン
   グ素子と、 前記スイッチング素子が徐々にオフするように制御する
   制御手段とを備えることを特徴とする電流制御型半導体
   素子用駆動回路。
5. 【請求項５】請求項４に記載の電流制御型半導体素子用
   駆動回路において、 前記電流制御型半導体素子をオン／オフさせる指令を所
   定時間遅延する遅延回路と、 前記遅延回路による遅延後の指令により前記スイッチン
   グ素子に対する切換え信号を発生する切換え信号発生手
   段とをさらに備えることを特徴とする電流制御型半導体
   素子用駆動回路。
6. 【請求項６】請求項１〜４のいずれかに記載の電流制御
   型半導体素子用駆動回路において、 前記電流制御型半導体素子の主電流端子の状態を検出す
   る状態検出手段と、 前記状態検出手段による検出結果に応じて前記スイッチ
   ング素子に対する切換え信号を発生する切換え信号発生
   手段とをさらに備えることを特徴とする電流制御型半導
   体素子用駆動回路。
7. 【請求項７】請求項６に記載の電流制御型半導体素子用
   駆動回路において、 前記状態検出手段は、前記電流制御型半導体素子の主電
   流端子の電圧または電流を検出することを特徴とする電
   流制御型半導体素子用駆動回路。