JPH09247951A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- JPH09247951A JPH09247951A JP3182877A JP18287791A JPH09247951A JP H09247951 A JPH09247951 A JP H09247951A JP 3182877 A JP3182877 A JP 3182877A JP 18287791 A JP18287791 A JP 18287791A JP H09247951 A JPH09247951 A JP H09247951A
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
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- Protection Of Static Devices (AREA)
- Power Conversion In General (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】
【目的】 スイッチング素子の異常動作、特に上側アー
ムのスイッチング素子の異常動作を確実、高速に保護す
ることを目的とする。 【構成】 過電圧検出・保護回路(12a)〜(12c)、(14a)
〜(14c)はスイッチング素子Ｑa1〜Ｑc1、Ｑa2〜Ｑc2の
被制御電極電圧を検出し、制御電極への入力を制御す
る。下側アームのスイッチング素子Ｑa2〜Ｑc2はそれに
付加された過電圧検出・保護回路(14a)〜(14c)により同
時に保護される。過電圧検出・保護回路(14a)〜(14c)お
よび過電流検出回路(16)の検出信号はドライバ(18)、ホ
トカプラＰＣ0、バッファ(22)を介して制御回路(24)に
入力され、スイッチング素子Ｑa1〜Ｑc1、Ｑa2〜Ｑc2の
制御電極へのパルスを停止させる。スイッチング素子Ｑ
a1〜Ｑc1、Ｑa2〜Ｑc2の被制御電極電圧異常から異常を
判断するため、確実、高速の保護が可能となる。
ムのスイッチング素子の異常動作を確実、高速に保護す
ることを目的とする。 【構成】 過電圧検出・保護回路(12a)〜(12c)、(14a)
〜(14c)はスイッチング素子Ｑa1〜Ｑc1、Ｑa2〜Ｑc2の
被制御電極電圧を検出し、制御電極への入力を制御す
る。下側アームのスイッチング素子Ｑa2〜Ｑc2はそれに
付加された過電圧検出・保護回路(14a)〜(14c)により同
時に保護される。過電圧検出・保護回路(14a)〜(14c)お
よび過電流検出回路(16)の検出信号はドライバ(18)、ホ
トカプラＰＣ0、バッファ(22)を介して制御回路(24)に
入力され、スイッチング素子Ｑa1〜Ｑc1、Ｑa2〜Ｑc2の
制御電極へのパルスを停止させる。スイッチング素子Ｑ
a1〜Ｑc1、Ｑa2〜Ｑc2の被制御電極電圧異常から異常を
判断するため、確実、高速の保護が可能となる。
Description
【０００１】
【産業上の利用分野】本発明はインバータ制御用混成集
積回路装置に関し、詳細には、そのインバータ回路の保
護方式の改善に関する。
積回路装置に関し、詳細には、そのインバータ回路の保
護方式の改善に関する。
【０００２】
【従来の技術】図１０を参照して従来のインバータ制御
用混成集積回路装置を説明する。絶縁金属基板を使用す
るインバータ制御用混成集積回路装置は例えばインバー
タ回路とその制御回路がそれぞれ別の絶縁金属基板に形
成される。第１の絶縁金属基板(70)には、インバータ回
路の負荷となるモータＭの回転速度、回転方向等のデー
タＤIN並びに後述する過電流検出回路の信号を入力して
インバータ制御信号を生成する制御回路(72)、この制御
回路(72)の信号出力および過電流検出回路の信号入力の
ためのバッファ(74)等が実装され、第２の絶縁金属基板
(80にはインバータ回路を形成するスイッチング素子Ｑ1
1〜Ｑ16、過電流検出回路(84)等が実装される。
用混成集積回路装置を説明する。絶縁金属基板を使用す
るインバータ制御用混成集積回路装置は例えばインバー
タ回路とその制御回路がそれぞれ別の絶縁金属基板に形
成される。第１の絶縁金属基板(70)には、インバータ回
路の負荷となるモータＭの回転速度、回転方向等のデー
タＤIN並びに後述する過電流検出回路の信号を入力して
インバータ制御信号を生成する制御回路(72)、この制御
回路(72)の信号出力および過電流検出回路の信号入力の
ためのバッファ(74)等が実装され、第２の絶縁金属基板
(80にはインバータ回路を形成するスイッチング素子Ｑ1
1〜Ｑ16、過電流検出回路(84)等が実装される。
【０００３】これら第１および第２の絶縁金属基板(70)
(80)は定められた絶縁距離を隔てて樹脂製のケースに一
体化され、その制御回路とインバータ回路は内部あるい
は外部においてホトカプラＰＣ10〜ＰＣ1nにより結合さ
れる。なお、制御回路とインバータ回路は単一の絶縁金
属基板に形成されることもある。
(80)は定められた絶縁距離を隔てて樹脂製のケースに一
体化され、その制御回路とインバータ回路は内部あるい
は外部においてホトカプラＰＣ10〜ＰＣ1nにより結合さ
れる。なお、制御回路とインバータ回路は単一の絶縁金
属基板に形成されることもある。
【０００４】次に、インバータ回路およびその制御回路
の動作を簡単に説明する。マイクロコンピーターあるい
はＤＳＰにより構成される制御回路(72)は回転速度設定
信号等のデータＤINに基づいて、回転速度設定信号に応
じた周波数であって、それぞれ１２０度の位相差有する
３つのパルス幅化正弦波とこのパルス幅化正弦波に対し
てそれぞれ１８０度位相が遅れた３つのパルスを生成す
る。
の動作を簡単に説明する。マイクロコンピーターあるい
はＤＳＰにより構成される制御回路(72)は回転速度設定
信号等のデータＤINに基づいて、回転速度設定信号に応
じた周波数であって、それぞれ１２０度の位相差有する
３つのパルス幅化正弦波とこのパルス幅化正弦波に対し
てそれぞれ１８０度位相が遅れた３つのパルスを生成す
る。
【０００５】それぞれ１２０度の位相差を有する３つの
パルス幅化正弦波はバッファ(74)、ホトカプラＰＣ11〜
ＰＣ1nおよびドライバ(82)を介してインバータ回路を形
成する上側アームのスイッチング素子Ｑ11、Ｑ13、Ｑ15
の制御電極に入力され、これらをオン・オフ制御する。
パルス幅化正弦波はバッファ(74)、ホトカプラＰＣ11〜
ＰＣ1nおよびドライバ(82)を介してインバータ回路を形
成する上側アームのスイッチング素子Ｑ11、Ｑ13、Ｑ15
の制御電極に入力され、これらをオン・オフ制御する。
【０００６】従って、それぞれ１２０度の位相差を有す
る３つのパルス幅化正弦波とこのパルス幅化正弦波に対
してそれぞれ１８０度の位相差が遅れた３つのパルスに
よりオン・オフ制御されるインバータ回路の出力端子、
即ち、スイッチング素子Ｑ11とＱ12、スイッチング素子
Ｑ13とＱ14、スイッチング素子Ｑ15とＱ16の接続点には
３相のパルス幅化正弦波電圧が得られ、モータＭに流れ
る負荷電流は正弦波に近似したものとなる。
る３つのパルス幅化正弦波とこのパルス幅化正弦波に対
してそれぞれ１８０度の位相差が遅れた３つのパルスに
よりオン・オフ制御されるインバータ回路の出力端子、
即ち、スイッチング素子Ｑ11とＱ12、スイッチング素子
Ｑ13とＱ14、スイッチング素子Ｑ15とＱ16の接続点には
３相のパルス幅化正弦波電圧が得られ、モータＭに流れ
る負荷電流は正弦波に近似したものとなる。
【０００７】モータＭの過負荷、直列スイッチング素子
の同時同通、その他に起因する過電流は抵抗Ｒ11および
過電流検出回路(84)により検出され、ホトカプラＰＣ1
0、バッファ(74)を介して制御回路(72)に入力される。
制御回路(72)はこの過電流検出信号に基づいて一定期間
パルス出力を停止する等の保護動作を行う。
の同時同通、その他に起因する過電流は抵抗Ｒ11および
過電流検出回路(84)により検出され、ホトカプラＰＣ1
0、バッファ(74)を介して制御回路(72)に入力される。
制御回路(72)はこの過電流検出信号に基づいて一定期間
パルス出力を停止する等の保護動作を行う。
【０００８】
【発明が解決しようとする課題】上記構造、回路構成の
インバータ制御用混成集積回路装置では、ＤＣラインに
挿入された電流検出抵抗Ｒ11により過負荷、あるいは直
列スイッチング素子の同時同通（アーム短絡）に起因す
る過電流を検出することができるものの、電流検出抵抗
Ｒ11を通らない過電流を検出できない欠点を有してい
る。この対策として、全てのスイッチング素子の過電流
を検出する方法が考えられるが、スイッチング素子と貫
流ダイオードに複合素子使用できない欠点、多数の過電
流検出回路によって実装面積が消費される問題を有す
る。
インバータ制御用混成集積回路装置では、ＤＣラインに
挿入された電流検出抵抗Ｒ11により過負荷、あるいは直
列スイッチング素子の同時同通（アーム短絡）に起因す
る過電流を検出することができるものの、電流検出抵抗
Ｒ11を通らない過電流を検出できない欠点を有してい
る。この対策として、全てのスイッチング素子の過電流
を検出する方法が考えられるが、スイッチング素子と貫
流ダイオードに複合素子使用できない欠点、多数の過電
流検出回路によって実装面積が消費される問題を有す
る。
【０００９】また、許容損失の大きいスイッチング素子
を使用する必要があるため高集積度が達成できない欠点
を有する。さらに、制御回路(72)が過電流検出回路出力
を読み取って保護動作を行うため瞬時保護が不可能であ
る欠点を有する。また、過電流検出回路出力のリードエ
ラーが生じた場合には全く保護が行われない欠点を有す
る。
を使用する必要があるため高集積度が達成できない欠点
を有する。さらに、制御回路(72)が過電流検出回路出力
を読み取って保護動作を行うため瞬時保護が不可能であ
る欠点を有する。また、過電流検出回路出力のリードエ
ラーが生じた場合には全く保護が行われない欠点を有す
る。
【００１０】
【課題を解決するための手段】本発明は、上述した課題
に鑑みてなされたものであり、絶縁金属基板上に混成集
積回路として実現したインバータ回路において、そのス
イッチング素子の被制御電極間電圧が電源電圧、飽和電
圧の何れでもないことを検出し、この検出出力によりス
イッチング素子の制御電極へのパルス入力を制御するこ
とによりスイッチング素子並びに混成集積回路装置の高
速、確実な保護を行うものである。
に鑑みてなされたものであり、絶縁金属基板上に混成集
積回路として実現したインバータ回路において、そのス
イッチング素子の被制御電極間電圧が電源電圧、飽和電
圧の何れでもないことを検出し、この検出出力によりス
イッチング素子の制御電極へのパルス入力を制御するこ
とによりスイッチング素子並びに混成集積回路装置の高
速、確実な保護を行うものである。
【００１１】
【作用】スイッチング素子の被制御電極間電圧を検出
し、この検出出力によりスイッチング素子の制御電極へ
のパルス入力を直接制御するため、内部電力損失が最も
大きくなる大電流、かつ高電圧状態を検出することがで
きると共に瞬時の、確実な保護が可能となる。また、許
容損失の大きいスイッチング素子を使用する必要がなく
なり、混成集積回路装置の高集積化が達成される。
し、この検出出力によりスイッチング素子の制御電極へ
のパルス入力を直接制御するため、内部電力損失が最も
大きくなる大電流、かつ高電圧状態を検出することがで
きると共に瞬時の、確実な保護が可能となる。また、許
容損失の大きいスイッチング素子を使用する必要がなく
なり、混成集積回路装置の高集積化が達成される。
【００１２】
【実施例】以下、図１乃至図６を参照して３相のインバ
ータ制御回路に適用した本発明の第１の実施例を説明す
る。本発明のインバータ制御用混成集積回路装置は、図
１のブロック図に示されるように、スイッチング素子Ｑ
a1、Ｑa2〜Ｑc1、Ｑc2、これらスイッチング素子Ｑa1、
Ｑa2〜Ｑc1、Ｑc2に並列接続される慣流ダイオードＤa
1、Ｄa2〜Ｄc1、Ｄc2、スイッチング素子Ｑa1、Ｑa2〜
Ｑc1、Ｑc2の被制御電極間電圧を検出する過電圧検出・
保護回路(12a)〜(12c)および(14a)〜(14c)、スイッチン
グ素子Ｑa1、Ｑa2〜Ｑc1、Ｑc2の制御電極を制御するド
ライバ(18)等を実装した第１の絶縁金属基板(10)と制御
回路(24)およびその出力のバッファ(22)を実装した第２
の絶縁金属基板(20)、並びに第１および第２の絶縁金属
基板(10)(20)に形成された回路を結合するホトカプラＰ
Ｃ0〜ＰＣnから構成される。前記した第１および第２の
絶縁金属基板(10)(20)はそれぞれ個別にケーシングされ
るか、所定の絶縁距離を隔てて単一のケースに固着、一
体化される。なお、以上の回路は単一の絶縁金属基板上
に形成することも可能である。
ータ制御回路に適用した本発明の第１の実施例を説明す
る。本発明のインバータ制御用混成集積回路装置は、図
１のブロック図に示されるように、スイッチング素子Ｑ
a1、Ｑa2〜Ｑc1、Ｑc2、これらスイッチング素子Ｑa1、
Ｑa2〜Ｑc1、Ｑc2に並列接続される慣流ダイオードＤa
1、Ｄa2〜Ｄc1、Ｄc2、スイッチング素子Ｑa1、Ｑa2〜
Ｑc1、Ｑc2の被制御電極間電圧を検出する過電圧検出・
保護回路(12a)〜(12c)および(14a)〜(14c)、スイッチン
グ素子Ｑa1、Ｑa2〜Ｑc1、Ｑc2の制御電極を制御するド
ライバ(18)等を実装した第１の絶縁金属基板(10)と制御
回路(24)およびその出力のバッファ(22)を実装した第２
の絶縁金属基板(20)、並びに第１および第２の絶縁金属
基板(10)(20)に形成された回路を結合するホトカプラＰ
Ｃ0〜ＰＣnから構成される。前記した第１および第２の
絶縁金属基板(10)(20)はそれぞれ個別にケーシングされ
るか、所定の絶縁距離を隔てて単一のケースに固着、一
体化される。なお、以上の回路は単一の絶縁金属基板上
に形成することも可能である。
【００１３】スイッチング素子Ｑa1、Ｑa2〜Ｑc1、Ｑc2
は、同図には一例としてバイポーラトランジスタの記号
が使用されているが、その他、パワーＭＯＳあるいはＩ
ＧＢＴ等任意の高速スイッチング素子が使用でき、第１
の絶縁金属基板(10)上にチップ形状で実装される。ま
た、このスイッチング素子Ｑa1、Ｑa2〜Ｑc1、Ｑc2に並
列接続される慣流ダイオードＤa1、Ｄa2〜Ｄc1、Ｄc2に
は混成集積回路装置に特に高集積度が求められる場合に
は、それらを一体形成した複合素子が使用される。
は、同図には一例としてバイポーラトランジスタの記号
が使用されているが、その他、パワーＭＯＳあるいはＩ
ＧＢＴ等任意の高速スイッチング素子が使用でき、第１
の絶縁金属基板(10)上にチップ形状で実装される。ま
た、このスイッチング素子Ｑa1、Ｑa2〜Ｑc1、Ｑc2に並
列接続される慣流ダイオードＤa1、Ｄa2〜Ｄc1、Ｄc2に
は混成集積回路装置に特に高集積度が求められる場合に
は、それらを一体形成した複合素子が使用される。
【００１４】過電圧検出・保護回路(12a)〜(12c)および
(14a)〜(14c)は、後に詳細に説明するが、同一回路構成
のモノリシック集積回路であり、チップ形状で実装され
る。特に図１に参照番号(18)で示したドライバをもこの
モノブリシック集積回路に同時形成する場合には著しく
集積度を向上させることができるばかりか、各回路間の
配線長が短くなってノイズの誘導が抑制される。なお、
基準電位が不定である上側アームの過電圧検出・保護回
路(12a)〜(12c)はその制御信号を絶縁することにより共
通制御が可能となる。
(14a)〜(14c)は、後に詳細に説明するが、同一回路構成
のモノリシック集積回路であり、チップ形状で実装され
る。特に図１に参照番号(18)で示したドライバをもこの
モノブリシック集積回路に同時形成する場合には著しく
集積度を向上させることができるばかりか、各回路間の
配線長が短くなってノイズの誘導が抑制される。なお、
基準電位が不定である上側アームの過電圧検出・保護回
路(12a)〜(12c)はその制御信号を絶縁することにより共
通制御が可能となる。
【００１５】第２の絶縁金属基板(20)上に実装される制
御回路(24)はマイクロコンピュータにより構成され、特
に高速性が要求される位置制御等の用途にはディジタル
・シグナル・プロセッサ（ＤＳＰ）が使用される。
御回路(24)はマイクロコンピュータにより構成され、特
に高速性が要求される位置制御等の用途にはディジタル
・シグナル・プロセッサ（ＤＳＰ）が使用される。
【００１６】次に実施例の動作を説明する。制御回路(2
4)はＤINとして入力される設定回転速度信号に応じた周
波数であって、それぞれ１２０度の位相差を有する３つ
のパルス幅化正弦波ＣＰa1〜ＣＰc1とこのパルス幅化正
弦波ＣＰa1〜ＣＰc1に対してそれぞれ１８０度位相が遅
れた３つの矩形パルスＣＰa2〜ＣＰc2を出力する。な
お、パルス幅化正弦波に換えて単なる短形波、あるいは
パルス幅化短形波も使用可能である。
4)はＤINとして入力される設定回転速度信号に応じた周
波数であって、それぞれ１２０度の位相差を有する３つ
のパルス幅化正弦波ＣＰa1〜ＣＰc1とこのパルス幅化正
弦波ＣＰa1〜ＣＰc1に対してそれぞれ１８０度位相が遅
れた３つの矩形パルスＣＰa2〜ＣＰc2を出力する。な
お、パルス幅化正弦波に換えて単なる短形波、あるいは
パルス幅化短形波も使用可能である。
【００１７】それぞれ１２０度の位相差を有する３つの
パルス幅化正弦波ＣＰa1〜ＣＰc1はバッファ(22)、ホト
カプラＰＣ1〜ＰＣn、ドライバ(18)、さらには過電圧検
出・保護回路(12a)〜(12c)を介してインバータ回路を形
成する上側アームのスイッチング素子Ｑa1、Ｑb2，Ｑc1
の制御電極に入力され、これらをオン・オフ制御する。
また、このパルス幅化正弦波ＣＰa1〜ＣＰc1に対して１
８０度位相が遅れた短形パルスＣＰa2〜ＣＰc2は同様に
下側アームのスイッチング素子Ｑa2、Ｑb2、Ｑc2をオン
・オフ制御する。
パルス幅化正弦波ＣＰa1〜ＣＰc1はバッファ(22)、ホト
カプラＰＣ1〜ＰＣn、ドライバ(18)、さらには過電圧検
出・保護回路(12a)〜(12c)を介してインバータ回路を形
成する上側アームのスイッチング素子Ｑa1、Ｑb2，Ｑc1
の制御電極に入力され、これらをオン・オフ制御する。
また、このパルス幅化正弦波ＣＰa1〜ＣＰc1に対して１
８０度位相が遅れた短形パルスＣＰa2〜ＣＰc2は同様に
下側アームのスイッチング素子Ｑa2、Ｑb2、Ｑc2をオン
・オフ制御する。
【００１８】図２および図３を参照して実施例の過電圧
検出・保護回路(12a)〜(12c)および(14a)〜 (14c)およ
びその動作を説明する。なお、図２は図１のスイッチン
グ素子Ｑa2に並列接続される過電圧検出・保護回路(14
a)を破線内に示すしている。図２に示されるように、過
電圧検出・保護回路(14a)はスイッチング素子Ｑa2の被
制御電極間に設定抵抗Ｒa2を介して接続される定電圧ダ
イオードＺＤと抵抗Ｒ1との直列回路、比較回路(32)、
短形パルスＣＰa2を入力してその立ち上がりからコンデ
ンサＣにより定まる一定期間ローレベルを出力かるディ
レイ回路(30)、このディレイ回路(30)の出力と前期比較
回路(32)の出力を入力するナンド回路(34)、このナンド
回路(34)の出力および過電流検出回路(16)の出力に基づ
いてスイッチング素子Ｑa2の制御電極に入力される短形
バルスＣＰa2を制御する３入力アンド回路(36)から構成
される。なお、スイッチング素子を高速動作させるため
の制御電極電荷放電回路は省略されている。
検出・保護回路(12a)〜(12c)および(14a)〜 (14c)およ
びその動作を説明する。なお、図２は図１のスイッチン
グ素子Ｑa2に並列接続される過電圧検出・保護回路(14
a)を破線内に示すしている。図２に示されるように、過
電圧検出・保護回路(14a)はスイッチング素子Ｑa2の被
制御電極間に設定抵抗Ｒa2を介して接続される定電圧ダ
イオードＺＤと抵抗Ｒ1との直列回路、比較回路(32)、
短形パルスＣＰa2を入力してその立ち上がりからコンデ
ンサＣにより定まる一定期間ローレベルを出力かるディ
レイ回路(30)、このディレイ回路(30)の出力と前期比較
回路(32)の出力を入力するナンド回路(34)、このナンド
回路(34)の出力および過電流検出回路(16)の出力に基づ
いてスイッチング素子Ｑa2の制御電極に入力される短形
バルスＣＰa2を制御する３入力アンド回路(36)から構成
される。なお、スイッチング素子を高速動作させるため
の制御電極電荷放電回路は省略されている。
【００１９】設定抵抗Ｒa2は過電圧検出・保護回路(12
a)〜(12c)および(14a)〜(14c)がモノリシック集積回路
化されるため、検出レベルの設定のために付加されるも
のである。この設定抵抗Ｒs2には主としてチップ抵抗が
使用され、集積度の向上とノイズ誘導の抑制のために前
記モノリシック集積回路とスイッチング素子間に配置、
実装される。
a)〜(12c)および(14a)〜(14c)がモノリシック集積回路
化されるため、検出レベルの設定のために付加されるも
のである。この設定抵抗Ｒs2には主としてチップ抵抗が
使用され、集積度の向上とノイズ誘導の抑制のために前
記モノリシック集積回路とスイッチング素子間に配置、
実装される。
【００２０】上記した過電圧検出・保護回路(12a)〜(12
c)および(14a)〜(14c)のうち、上側アームの過電圧検出
・保護回路(12a)〜(12c)はそれぞれの基準電位が不定で
あるため独立に保護動作が行われるが、下側アームの過
電圧検出・保護回路(14a)〜(14c)はその過電圧検出回路
の１の過電圧検出出力により全ての保護回路が同時に動
作し、かつその動作がラッチ回路(17)によりラッチされ
る。そして、所定の期間の後ラッチが解除される。これ
により、下側あーむのスイッチング素子Ｑa2〜Ｑc2はよ
り確実に保護されると共に速やかに正常動作に復帰す
る。
c)および(14a)〜(14c)のうち、上側アームの過電圧検出
・保護回路(12a)〜(12c)はそれぞれの基準電位が不定で
あるため独立に保護動作が行われるが、下側アームの過
電圧検出・保護回路(14a)〜(14c)はその過電圧検出回路
の１の過電圧検出出力により全ての保護回路が同時に動
作し、かつその動作がラッチ回路(17)によりラッチされ
る。そして、所定の期間の後ラッチが解除される。これ
により、下側あーむのスイッチング素子Ｑa2〜Ｑc2はよ
り確実に保護されると共に速やかに正常動作に復帰す
る。
【００２１】また、例えばスイッチング素子のホット側
の被制御電極にバイアスされたダイオードを接続し、こ
のダイオードのオン・オフ検出によりスイッチング素子
の被制御電極電位を検出する方式に比較して、本発明の
過電圧検出回路は広範囲の被制御電極電位に応動すると
共に過電圧検出動作が電源電圧の影響を受けない利点を
有する。
の被制御電極にバイアスされたダイオードを接続し、こ
のダイオードのオン・オフ検出によりスイッチング素子
の被制御電極電位を検出する方式に比較して、本発明の
過電圧検出回路は広範囲の被制御電極電位に応動すると
共に過電圧検出動作が電源電圧の影響を受けない利点を
有する。
【００２２】スイッチング素子の動作領域および安全動
作領域を説明する図３を参照すると、通常スイッチング
素子Ｑa1、Ｑa2〜Ｑc1、Ｑc2はその制御電極電圧がロー
レベルであるとき図の（Ｂ）に動作点があり、ハイレベ
ルであるとき図の（Ａ）に動作点がある。同図より明ら
かなように、ＶCE・ＩCE積で表されるスイッチング素子
Ｑa1、Ｑa2〜Ｑc1、Ｑc2の内部電力損失は（Ａ）（Ｂ）
動作点の変化によっては大きく変化しないに対して、ス
イッチング素子の被制御電極電圧ＶCEが例えばＶSDとな
るときに内部電力損失が著しく増加する。従って、スイ
ッチング素子の被制御電極電圧を検出する本発明によれ
ば確実な保護が行われる。
作領域を説明する図３を参照すると、通常スイッチング
素子Ｑa1、Ｑa2〜Ｑc1、Ｑc2はその制御電極電圧がロー
レベルであるとき図の（Ｂ）に動作点があり、ハイレベ
ルであるとき図の（Ａ）に動作点がある。同図より明ら
かなように、ＶCE・ＩCE積で表されるスイッチング素子
Ｑa1、Ｑa2〜Ｑc1、Ｑc2の内部電力損失は（Ａ）（Ｂ）
動作点の変化によっては大きく変化しないに対して、ス
イッチング素子の被制御電極電圧ＶCEが例えばＶSDとな
るときに内部電力損失が著しく増加する。従って、スイ
ッチング素子の被制御電極電圧を検出する本発明によれ
ば確実な保護が行われる。
【００２３】また、実施例はＤＣラインに挿入された電
流検出抵抗Ｒ0および過電流検出回路(16)により過負荷
等の保護も行われる。この過電流検出回路(16)により以
上が検出されると、過電圧検出・保護回路(14a)〜(14c)
はラッチ回路(17)の出力に基づいて瞬時、かつ同時に下
側アームのスイッチング素子Ｑa2〜Ｑc2の保護を行う。
さらに、この以上検出信号はドライバ(18)、ホトカプラ
ＰＣ0、バッファ(22)を介して制御回路(24)に入力され
て、パルス幅化正弦波ＣＰa1〜ＣＰc1および矩形パルス
ＣＰa2〜ＣＰc2を所定時間停止させる。
流検出抵抗Ｒ0および過電流検出回路(16)により過負荷
等の保護も行われる。この過電流検出回路(16)により以
上が検出されると、過電圧検出・保護回路(14a)〜(14c)
はラッチ回路(17)の出力に基づいて瞬時、かつ同時に下
側アームのスイッチング素子Ｑa2〜Ｑc2の保護を行う。
さらに、この以上検出信号はドライバ(18)、ホトカプラ
ＰＣ0、バッファ(22)を介して制御回路(24)に入力され
て、パルス幅化正弦波ＣＰa1〜ＣＰc1および矩形パルス
ＣＰa2〜ＣＰc2を所定時間停止させる。
【００２４】ラッチ回路(17)はパルス矩形パルスＣＰa2
〜ＣＰc2の信号の全てが所定時間停止した後、自動的に
解除され、スイッチング素子Ｑa2〜Ｑc2の保護状態は解
除される。そのため、制御回路(24)からラッチ回路(17)
に解除信号を送る必要がなく、かつ制御回路(24)が以上
検出信号を受け取らないか、あるいは受け取ってもパル
ス幅化正弦波ＣＰa1〜ＣＰc1および矩形パルスＣＰa2〜
ＣＰc2を停止させないような異常動作を行っても、確実
に保護動作が行われる。
〜ＣＰc2の信号の全てが所定時間停止した後、自動的に
解除され、スイッチング素子Ｑa2〜Ｑc2の保護状態は解
除される。そのため、制御回路(24)からラッチ回路(17)
に解除信号を送る必要がなく、かつ制御回路(24)が以上
検出信号を受け取らないか、あるいは受け取ってもパル
ス幅化正弦波ＣＰa1〜ＣＰc1および矩形パルスＣＰa2〜
ＣＰc2を停止させないような異常動作を行っても、確実
に保護動作が行われる。
【００２５】本実施例はスイッチング素子の被制御電極
電圧検出をスイッチング素子Ｑa1、Ｑa2〜Ｑc1、Ｑc2の
制御電極に入力されるパルス幅化正弦波ＣＰa1〜ＣＰc1
および矩形パルスＣＰa2〜ＣＰc2の立ち上がりからτd
時間後に行って、遷移期間の検出を排除している。即
ち、図３にτdで示され、コンデンサＣにより設定され
る遅延時間はインバータ回路の高速化に伴って短くなっ
ており、ノイズによる誤動作が顕著戸なる。このため、
実施例は絶縁金属基板上に形成するのが好ましい。
電圧検出をスイッチング素子Ｑa1、Ｑa2〜Ｑc1、Ｑc2の
制御電極に入力されるパルス幅化正弦波ＣＰa1〜ＣＰc1
および矩形パルスＣＰa2〜ＣＰc2の立ち上がりからτd
時間後に行って、遷移期間の検出を排除している。即
ち、図３にτdで示され、コンデンサＣにより設定され
る遅延時間はインバータ回路の高速化に伴って短くなっ
ており、ノイズによる誤動作が顕著戸なる。このため、
実施例は絶縁金属基板上に形成するのが好ましい。
【００２６】続いて、図４を参照して過電圧検出・保護
回路の変形例を説明する。図４に示す過電圧検出・保護
回路は定電圧ダイオードＺＤ1、ＺＤ2、比較回路(42)、
反転出力比較回路(43)およびアンド回路(46)からなる周
知のウィンドコンパレータと、このウィンドコンパレー
タの出力が所定期間継続するときローレベルを出力する
ディレイ回路(48)により構成され、先の実施例の過電圧
検出・保護回路と同様に検出レベル設定抵抗Ｒa2および
コンデンサＣを除いてモノリシック集積回路化される。
回路の変形例を説明する。図４に示す過電圧検出・保護
回路は定電圧ダイオードＺＤ1、ＺＤ2、比較回路(42)、
反転出力比較回路(43)およびアンド回路(46)からなる周
知のウィンドコンパレータと、このウィンドコンパレー
タの出力が所定期間継続するときローレベルを出力する
ディレイ回路(48)により構成され、先の実施例の過電圧
検出・保護回路と同様に検出レベル設定抵抗Ｒa2および
コンデンサＣを除いてモノリシック集積回路化される。
【００２７】図５および図６を参照して本発明の混成集
積回路装置の基板構造を説明する。本発明の混成集積回
路装置は、図５に示すように、陽極酸化処理を施したア
ルミニウムが好適である絶縁金属基板(60)、この絶縁金
属基板(60)の一主面に絶縁性接着剤(62)により接着した
銅箔をエッチングして所定パターンに形成した導電路(6
4)、この導電路(64)上にＡｇペースト（図示しない）等
を介して、さらにはヒートシンク(66)を介して固着した
スイッチング素子(68) 集積回路素子(69)からなる断面
構造を備える。
積回路装置の基板構造を説明する。本発明の混成集積回
路装置は、図５に示すように、陽極酸化処理を施したア
ルミニウムが好適である絶縁金属基板(60)、この絶縁金
属基板(60)の一主面に絶縁性接着剤(62)により接着した
銅箔をエッチングして所定パターンに形成した導電路(6
4)、この導電路(64)上にＡｇペースト（図示しない）等
を介して、さらにはヒートシンク(66)を介して固着した
スイッチング素子(68) 集積回路素子(69)からなる断面
構造を備える。
【００２８】また、図６に示されるように、所定パター
ンに形成した導電路(64)上にヒートシンク(66)を介して
固着したスイッチング素子Ｑa1、Ｑa2〜Ｑc1、Ｑc2、慣
流ダイオードＤa1、Ｄa2〜Ｄc1、Ｄc2、モノリシック集
積回路化された過電圧検出・保護回路(12a)〜(12c)およ
び(14a)〜(14c)およびレベル設定のためのチップ抵抗Ｒ
a1〜Ｒc1、チップコンデンサＣからなる平面構造を備え
る。
ンに形成した導電路(64)上にヒートシンク(66)を介して
固着したスイッチング素子Ｑa1、Ｑa2〜Ｑc1、Ｑc2、慣
流ダイオードＤa1、Ｄa2〜Ｄc1、Ｄc2、モノリシック集
積回路化された過電圧検出・保護回路(12a)〜(12c)およ
び(14a)〜(14c)およびレベル設定のためのチップ抵抗Ｒ
a1〜Ｒc1、チップコンデンサＣからなる平面構造を備え
る。
【００２９】図７は本発明の他の実施例を示す。本実施
例と先の実施例の差異は、過電圧検出・保護回路(12a)
〜(12c)の過電圧検出出力をラッチ回路(19a)〜(19c)に
より所定時間ラッチする点にある。
例と先の実施例の差異は、過電圧検出・保護回路(12a)
〜(12c)の過電圧検出出力をラッチ回路(19a)〜(19c)に
より所定時間ラッチする点にある。
【００３０】図９を参照し、先の実施例との比較におい
て第２の実施例の動作を説明する。過電圧検出等のトリ
ップ信号Ｔが生成されると、通常、一定期間も後に制御
回路(24)がスイッチング素子の制御電極を制御するパル
スＣＰ1、ＣＰ2を停止する。下側アームのスイッチング
素子Ｑa2〜Ｑc2は制御回路(24)の保護動作とは独立に、
内部保護回路(14a)〜(14c)、(16)により直接保護される
ため、トリップ信号Ｔの生成と同時に動作が停止し、図
９にＩ2で示すようにその負荷電流が零となる。これに
対して、先の実施例の上側アームのスイッチング素子Ｑ
a1〜Ｑc1は少なくともｔ1期間は負荷Ｍの回生電流によ
りパルスＣＰ1毎に過電流が流れる。そこで制御回路(2
4)がトリップ信号Ｔを読み取らなかった場合には、この
回生電流によりスイッチング素子Ｑa1〜Ｑc1が破壊され
るおそれがある。
て第２の実施例の動作を説明する。過電圧検出等のトリ
ップ信号Ｔが生成されると、通常、一定期間も後に制御
回路(24)がスイッチング素子の制御電極を制御するパル
スＣＰ1、ＣＰ2を停止する。下側アームのスイッチング
素子Ｑa2〜Ｑc2は制御回路(24)の保護動作とは独立に、
内部保護回路(14a)〜(14c)、(16)により直接保護される
ため、トリップ信号Ｔの生成と同時に動作が停止し、図
９にＩ2で示すようにその負荷電流が零となる。これに
対して、先の実施例の上側アームのスイッチング素子Ｑ
a1〜Ｑc1は少なくともｔ1期間は負荷Ｍの回生電流によ
りパルスＣＰ1毎に過電流が流れる。そこで制御回路(2
4)がトリップ信号Ｔを読み取らなかった場合には、この
回生電流によりスイッチング素子Ｑa1〜Ｑc1が破壊され
るおそれがある。
【００３１】本実施例は過電圧検出・保護回路(12a)〜
(12c)にそれぞれラッチ回路(19a)〜(19c)を付加し、過
電圧検出・保護回路(12a)〜(12c)の最初の異常検出信号
によりスイッチング素子が停止される保護動作に入る
と、その後所定時間ＣＰ1が停止した状態にならない限
り、保護動作を維持し、ラッチ状態となる様にしてい
る。これにより、過電流が繰り返しスイッチング素子に
流れることを防ぎ、上側の素子の確実な保護が行われ
る。この動作は上側スイッチング素子Ｑa1〜Ｑc1のみに
過電流が流れるときでも保証される。
(12c)にそれぞれラッチ回路(19a)〜(19c)を付加し、過
電圧検出・保護回路(12a)〜(12c)の最初の異常検出信号
によりスイッチング素子が停止される保護動作に入る
と、その後所定時間ＣＰ1が停止した状態にならない限
り、保護動作を維持し、ラッチ状態となる様にしてい
る。これにより、過電流が繰り返しスイッチング素子に
流れることを防ぎ、上側の素子の確実な保護が行われ
る。この動作は上側スイッチング素子Ｑa1〜Ｑc1のみに
過電流が流れるときでも保証される。
【００３２】図８に本実施例で使用される過電圧検出・
保護回路(12a)〜(12c)、(14a)〜(14c)の具体回路を示
す。先に実施例で使用された過電圧検出・保護回路との
差異は比較器(32)の出力がラッチ回路(19a)を介してア
ンド回路(34)に入力される点に留まる。
保護回路(12a)〜(12c)、(14a)〜(14c)の具体回路を示
す。先に実施例で使用された過電圧検出・保護回路との
差異は比較器(32)の出力がラッチ回路(19a)を介してア
ンド回路(34)に入力される点に留まる。
【００３３】
【発明の効果】以上述べたように、本発明によればスイ
ッチング素子の被制御電極間電圧を検出し、この検出出
力によりスイッチング素子の制御電極へのパルス入力を
直接制御するため、内部電力損失が最も大きくなる大電
流、かつ高電圧状態を検出することができると共に瞬時
の、確実な保護が可能となる。また、許容損失の大きい
スイッチング素子を使用する必要がなくなり、混成集積
回路装置の高集積化が達成される。さらにまた、制御回
路のパルス出力制御と独立に、直接、スイッチング素子
の動作を停止させるため、確実、かつ高速の保護を行う
ことができる。
ッチング素子の被制御電極間電圧を検出し、この検出出
力によりスイッチング素子の制御電極へのパルス入力を
直接制御するため、内部電力損失が最も大きくなる大電
流、かつ高電圧状態を検出することができると共に瞬時
の、確実な保護が可能となる。また、許容損失の大きい
スイッチング素子を使用する必要がなくなり、混成集積
回路装置の高集積化が達成される。さらにまた、制御回
路のパルス出力制御と独立に、直接、スイッチング素子
の動作を停止させるため、確実、かつ高速の保護を行う
ことができる。
【００３４】
【図１】本発明の第１の実施例のブロック図。
【図２】過電圧検出・保護回路のブロック図。
【図３】スイッチング素子の動作波形図。
【図４】過電圧検出・保護回路の変形例のブロック図。
【図５】本発明の一実施例の断面図。
【図６】本発明の一実施例の平面図。
【図７】本発明の他の実施例のブロック図。
【図８】本発明の他の実施例で使用される過電圧検出・
保護回路のブロック図。
保護回路のブロック図。
【図９】実施例の動作を説明する波形図。
【図１０】従来例のブロック図。
１０ インバータ回路 １２a プリドライバ １４a ダミードライバ １６ 過電流検出回路 １７ ラッチ回路 １８ ドライバ ２０ 制御回路 ２２ バッファ ２４ 制御回路
Claims (7)
- 【請求項１】 集積回路基板上に、ブリッジ接続される
複数のスイッチング素子、それぞれのスイッチング素子
の被制御電極間電圧を検出する過電圧検出回路、この過
電圧検出回路出力を直接入力して前記スイッチング素子
の制御電極へのパルス入力を制御する保護回路とを実装
したことを特徴とする混成集積回路装置。 - 【請求項２】 前記過電圧検出回路によりスイッチング
素子の所定のタイミングの被制御電極間電圧を検出した
ことを特徴とする請求項１の混成集積回路装置。 - 【請求項３】 前記集積回路基板上に、過電圧検出回路
の検出タイミングを設定するチップコンデンサを実装し
たことを特徴とする請求項１の混成集積回路装置。 - 【請求項４】 前記過電圧検出回路により、スイッチン
グ素子被制御電極間の所定電圧を検出したことを特徴と
する請求項１の混成集積回路装置。 - 【請求項５】 前記スイッチング素子に単一の半導体基
板上に、慣流ダイオードを同時形成した複合素子を用い
たことを特徴とする請求項１の混成集積回路装置。 - 【請求項６】 前記スイッチング素子にパワーＭＯＳあ
るいはＩＧＢＴを用いたしたことを特徴とする請求項１
の混成集積回路装置。 - 【請求項７】 前記過電圧検出回路出力を所定時間ラッ
チしたことを特徴とする請求項１の混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182877A JP2708977B2 (ja) | 1990-09-28 | 1991-06-29 | 混成集積回路装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-256831 | 1990-09-28 | ||
| JP25683190 | 1990-09-28 | ||
| JP3182877A JP2708977B2 (ja) | 1990-09-28 | 1991-06-29 | 混成集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09247951A true JPH09247951A (ja) | 1997-09-19 |
| JP2708977B2 JP2708977B2 (ja) | 1998-02-04 |
Family
ID=26501503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3182877A Expired - Lifetime JP2708977B2 (ja) | 1990-09-28 | 1991-06-29 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2708977B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6643155B2 (en) | 2000-12-27 | 2003-11-04 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor device, power arm and inverter circuit |
| WO2004073065A1 (ja) * | 2003-02-14 | 2004-08-26 | Hitachi, Ltd. | 半導体素子駆動用集積回路及び電力変換装置 |
| WO2007088660A1 (ja) * | 2006-01-31 | 2007-08-09 | Toshiba Carrier Corporation | 冷凍サイクル装置 |
| JP2007259533A (ja) * | 2006-03-22 | 2007-10-04 | Hitachi Ltd | 半導体素子の保護回路 |
| JP2016082746A (ja) * | 2014-10-17 | 2016-05-16 | 日産自動車株式会社 | 電源装置 |
| US9779608B2 (en) | 2013-07-05 | 2017-10-03 | Fuji Electric Co., Ltd. | Alarm output circuit |
| DE112015007039T5 (de) | 2015-10-19 | 2018-07-19 | Mitsubishi Electric Corporation | Treiberschaltung für eine halbleiteranordnung und inverteranordnung |
| WO2018163928A1 (ja) * | 2017-03-06 | 2018-09-13 | 日立オートモティブシステムズ株式会社 | 電動モータの駆動制御装置及びその駆動制御方法 |
-
1991
- 1991-06-29 JP JP3182877A patent/JP2708977B2/ja not_active Expired - Lifetime
Cited By (13)
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|---|---|---|---|---|
| US6643155B2 (en) | 2000-12-27 | 2003-11-04 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor device, power arm and inverter circuit |
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| US7763974B2 (en) | 2003-02-14 | 2010-07-27 | Hitachi, Ltd. | Integrated circuit for driving semiconductor device and power converter |
| US7973405B2 (en) | 2003-02-14 | 2011-07-05 | Hitachi, Ltd. | Integrated circuit for driving semiconductor device and power converter |
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| DE112015007039T5 (de) | 2015-10-19 | 2018-07-19 | Mitsubishi Electric Corporation | Treiberschaltung für eine halbleiteranordnung und inverteranordnung |
| US10389227B2 (en) | 2015-10-19 | 2019-08-20 | Mitsubishi Electric Corporation | Semiconductor device drive circuit and inverter device with desaturation detection |
| DE112015007039B4 (de) | 2015-10-19 | 2020-08-06 | Mitsubishi Electric Corporation | Treiberschaltungen für eine halbleiteranordnung und inverteranordnungen |
| WO2018163928A1 (ja) * | 2017-03-06 | 2018-09-13 | 日立オートモティブシステムズ株式会社 | 電動モータの駆動制御装置及びその駆動制御方法 |
| US10833621B2 (en) | 2017-03-06 | 2020-11-10 | Hitachi Automotive Systems, Ltd. | Drive control device for electric motor and drive control method for same |
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|---|---|
| JP2708977B2 (ja) | 1998-02-04 |
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