JP2698211B2

JP2698211B2 - インバータ回路

Info

Publication number: JP2698211B2
Application number: JP2256837A
Authority: JP
Inventors: 克実大川; 栄寿前原
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1990-09-28
Filing date: 1990-09-28
Publication date: 1998-01-19
Anticipated expiration: 2013-01-19
Also published as: JPH04138074A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明はインバータ制御用混成集積回路装置に関し、
詳細には、そのインバータ回路の保護方式の改善に関す
る。

（ロ）従来の技術第７図を参照して従来のインバータ制御用混成集積回
路装置を説明する。

絶縁金属基板を使用するインバータ制御用混成集積回
路装置は例えばインバータ回路とその制御回路がそれぞ
れ別の絶縁金属基板に形成される。

第１の絶縁金属基板（70）には、インバータ回路の負
荷となるモータＭの回転速度、回転方向等のデータD_IN
並びに後述する過電流検出回路の信号を入力してインバ
ータ制御信号を生成する制御回路（72）、この制御回路
（72）の信号出力および過電流検出回路の信号入力のた
めのバッファ（74）等が実装され、第２の絶縁金属基板
（80）にはインバータ回路を形成するスイッチング素子
Q₁₁〜Q₁₆、このスイッチング素子Q₁₁〜Q₁₆をオン・オフ
制御するドライバ（82）、慣流ダイオードD₁₁〜D₁₆、過
電流検出回路（84）等が実装される。

これら第１および第２の絶縁金属基板（70）（80）は
定められた絶縁距離を隔てて樹脂製のケースに一体化さ
れ、その制御回路とインバータ回路は内部あるいは外部
においてホトカプラPC₁₀、PC₁₁〜PC_1nにより結合され
る。また、制御回路とインバータ回路は単一の絶縁金属
基板に形成されることもある。

次に、インバータ回路およびその制御回路の動作を簡
単に説明する。

マイクロコンピュータあるいはDSPにより構成される
制御回路（72）はD_INとして入力される回路速度設定信
号に応じた周波数であって、それぞれ120度の位相差を
有する３つのパルス幅化正弦波とこのパルス幅化正弦波
に対してそれぞれ180度位相が遅れた３つのパルスを生
成する。

それぞれ120度の位相差を有する３つのパルス幅化正
弦波はバッファ（74）、ホトカプラPC₁₁〜PC_1nおよびド
ライバ（82）を介してインバータ回路を形成する上側ア
ームのスイッチング素子Q₁₁、Q₁₃、Q₁₅の制御電極に入
力され、これらをオン・オフ制御する。また、このパル
ス幅化正弦波に対してそれぞれ180度位相が遅れたパル
スは同様に下側アームのスイッチング素子Q₁₂、Q₁₄、Q
₁₆をオン・オフ制御する。

従って、それぞれ120度の位相差を有する３つのパル
ス幅化正弦波とこのパルス幅化正弦波に対してそれぞれ
180度位相が遅れた３つのパルスによりオン・オフ制御
されるインバータ回路の出力端子、即ちスイッチング素
子Q₁₁とQ₁₂、スイッチング素子Q₁₃とQ₁₄、スイッチング
素子Q₁₅とQ₁₆の接続点には３相のパルス幅化正弦波電圧
が得られ、モータＭに流れる負荷電流は正弦波に近似し
たものとなる。

モータの過負荷、直列スイッチング素子の同時導通、
その他に起因する過電流は抵抗R₁₁および過電流検出回
路（84）により検出され、ホトカプラPC₁₀、バッファ
（74）を介して制御回路（72）に入力される。制御回路
（72）はこの過電流検出信号に基づいて一定期間パルス
出力を停止する等の保護動作を行う。

（ハ）発明が解決しようとする課題上記構造、回路構成のインバータ制御用混成集積回路
装置では、DCラインに挿入された電流検出抵抗R₁₁によ
り過負荷、あるいは直列スイッチング素子の同時導通
（アーム短絡）に起因する過電流を検出することができ
るものの、電流検出抵抗R₁₁を通らない過電流を検出で
きない欠点を有している。

また、許容損失の大きいスイッチング素子を使用する
必要があるため高集積度が達成できない欠点を有する。

（ニ）課題を解決するための手段本発明は上述した課題に鑑みて為されたものであり、
プラス電源ライン（上側アーム）とマイナス電源ライン
（下側アーム）の間に、直列接続された２つのスイッチ
ング素子で構成されるスイッチング素子対が複数接続さ
れて成るインバータ回路であり、マイナス電源ライン側のスイッチング素子のそれぞれ
の被制御電極間電圧を検出する過電圧検出回路と、前記過電圧検出回路の出力を入力して前記マイナス電
源ライン側のスイッチング素子のパルス入力を制御する
保護回路とを有し、前記マイナス電源ライン側のいずれかのスイッチング
素子の被制御電極間電圧の過電圧が検出されたときに
は、前記マイナス電源ライン側の全てのスイッチング素
子の保護回路を保護状態とし、且つ、その状態を所定期
間保持することによりスイッチング素子並びに混成集積
回路装置の高速、確実な保護を行うものである。

（ホ）作用スイッチング素子の被制御電極間電圧を検出し、この
検出出力によりスイッチング素子の制御電極へのパルス
入力を直接制御するため、内部電力損失が最も大きくな
る大電流、高電圧状態を検出することができると共に瞬
時の、確実な保護が可能となる。

また、下側アームの何れかの過電圧検出回路で過電圧
が検出されたときは、この過電圧検出回路の出力により
下側アームの全てのスイッチング素子の保護回路動作を
保護動作状態とし、所定の期間保持した後に、その保護
動作を解除するため、各種の異常に対して全てのチャン
ネルが確実に保護され、さらに自動復帰できる。

さらに、許容損失の大きいスイッチング素子を使用す
る必要がなくなり、混成集積回路装置の高集積化が達成
される。

（ヘ）実施例以下、第１図乃至第６図を参照して３相のインバータ
制御回路に適用した本発明の一実施例を説明する。

本発明のインバータ制御用混成集積回路装置は、第１
図のブロック図に示されるように、スイッチング素子Q
_a1、Q_a2〜Q_c1、Q_c2、これらスイッチング素子Q_a1、Q_a2
〜Q_c1、Q_c2に並列接続される慣流ダイオードD_a1、D_a2〜
D_c1、D_c2、スイッチング素子Q_a1、Q_a2〜Q_c1、Q_c2の被制
御電極に並列接続され、被制御電極間電圧を検出する過
電圧検出・保護回路（12_a）〜（12_c）および（14_a）〜
（14_c）、スイッチング素子Q_a1、Q_a2〜Q_c1、Q_c2の制御
電極を制御するドライバ（18）とを実装した第１の絶縁
金属基板（10）と制御回路（24）およびその出力のバッ
ファ（22）を実装した第２の絶縁金属基板（20）、並び
に第１および第２の絶縁金属基板（20）（10）に形成し
た回路を結合するホトカプラPC₁〜PC_nから構成される。
前記した第１および第２の絶縁金属基板（10）（20）は
それぞれ個別にケーシングされるか、所定の絶縁距離を
隔てて単一のケースに固着、一体化される。なお、以上
の回路は単一の絶縁金属基板上に形成することも可能で
ある。

スイッチング素子Q_a1、Q_a2〜Q_c1、Q_c2は、同図には一
例としてバイポーラトランジスタの記号が使用されてい
るが、その他、パワーMOSあるいはIGBT等任意の高速ス
イッチング素子が使用でき、第１の絶縁金属基板（10）
上にチップ形状で実装される。また、このスイッチング
素子Q_a1、Q_a2〜Q_c1、Q_c2とそのスイッチング素子に並列
接続される慣流ダイオードD_a1、D_a2〜D_c1、D_c2には混成
集積回路装置に特に高集積度が求められる場合には、そ
れらを一体形成した複合素子が使用される。

過電圧検出・保護回路（12_a）〜（12_c）と（14_a）〜
（14_c）は、後に詳細に説明するが、同一回路構成のモ
ノリシック集積回路であり、同様にチップ形状で実装さ
れる。特に、第１図に参照番号（18）で示したドライバ
をもこのモノリシック集積回路に同時形成する場合には
著しく集積度を向上させることができる。なお、基準電
位が不定である過電圧検出・保護回路（12_a）〜（12_c）
は共通制御が困難であるが、制御信号の絶縁により共通
制御が可能となる。そこで、第１図の上側アームの過電
圧検出・保護回路（12_b）、（12_c）は過電流検出信号に
より共通制御されるよう便宜的に表現されている。

第２の絶縁金属基板（20）上に実装される制御回路
（24）はマイクロコンピュータにより構成され、特に高
速性が要求される位置制御等の用途にはディジタル・シ
グナル・プロセッサ（DSP）が使用される。

次に、実施例の動作を説明する。

制御回路（24）はD_INとして入力される設定回転速度
信号に応じた周波数であって、それぞれ120度の位相差
を有する３つのパルス幅化正弦波CP_a1〜CP_c1とこのパル
ス幅化正弦波CP_a1〜CP_c1に対してそれぞれ180度位相が
遅れた３つの矩形パルスCP_a2〜CP_c2を出力する。なお、
パルス幅化正弦波に換えて単なる矩形波、あるいはパル
ス幅化矩形波も使用可能である。

それぞれ120度の位相差を有する３つのパルス幅化正
弦波CP_a1〜CP_c1はバッファ（22）、ホトカプラPC₁〜P
C_n、ドライバ（18）、さらには過電圧検出・保護回路
（12_a）〜（12_c）を介してインバータ回路を形成する上
側アームのスイッチング素子Q_a1、Q_b1、Q_c1の制御電極
に入力され、これらをオン・オフ制御する。また、この
パルス幅化正弦波に対してそれぞれ180度位相が遅れた
矩形パルスCP_a2〜CP_c2は同様に下側アームのスイッチン
グ素子Q_a2、Q_b2、Q_c2をオン・オフ制御する。

第２図および第３図を参照して実施例の過電圧検出・
保護回路（12_a）〜（12_c）、（14_a）〜（14_c）およびそ
の動作を詳細に説明する。

第１図のスイッチング素子Q_a2に並列接続される過電
圧検出・保護回路（14_a）が第２図の破線内に示されて
おり、スイッチング素子Q_a2の被制御電極間に設定抵抗R
_a2を介して接続される定電圧ダイオードZDと抵抗R₁との
直列回路、比較回路（32）、矩形パルスPC_a2を入力して
その立ち上がりからコンデンサＣにより定まる一定期間
ローレベルを出力するディレイ回路（30）、このディレ
イ回路（30）の出力と前記比較回路（32）の出力を入力
するナンド回路（34）、このナンド回路（34）の出力お
よび過電流検出回路（16）の出力に基づいてスイッチン
グ素子Q_a2の制御電極に入力される矩形パルスPC_a2を制
御する３入力アンド回路（36）から構成される。なお、
スイッチング素子を高速動作させるための制御電極電荷
放電回路は省略されている。

設定抵抗R_a2は過電圧検出・保護回路（12_a）〜（1
2_c）、（14_a）〜（14_c）がモノリシック集積回路化され
るため、検出レベルの設定のために付加されるものであ
る。この設定抵抗R_a2には抵抗値の変更が容易であるチ
ップ抵抗が主として使用される。

上記した過電圧検出・保護回路（12_a）〜（12_c）、
（14_a）〜（14_c）のうち、上側アームの過電圧検出・保
護回路（12_a）〜（12_c）はそれぞれの基準電位が不定で
あるため独立に保護動作が行われるが、下側アームの過
電圧検出・保護回路（14_a）〜（14_c）はその過電圧検出
回路の１の過電圧検出出力により、下側アームの全ての
スイッチング素子の保護回路が同時に保護動作状態とな
るようにオア論理接続される。通常、１相遮断により他
相の負荷が増加するため本構成は予測保護として機能
し、各種異常に対して全てのチャネルのスイッチング素
子が保護される。そして、この保護回路の保護動作を所
定期間保持した後、この保護動作が解除されて正常動作
に自動復帰する。

スイッチング素子の動作領域および安全動作領域を説
明する第３図を参照すると、通常、スイッチング素子Q
_a1、Q_a2〜Q_c1、Q_c2はその制御電極電圧がローレベルで
あるときの図の（Ｂ）に動作点があり、ハイレベルであ
るとき図の（Ａ）に動作点がある。同図より明らかなよ
うに、V_CEI_C積で表されるスイッチング素子Q_a1、Q_a2〜Q
_c1、Q_c2の内部電力損失は（Ａ）（Ｂ）動作点の変化に
よっては大きく変化しないに対して、ノイズ等により不
完全なバイアスされて、スイッチング素子の被制御電極
電圧V_CEが例えばV_SDとなるときに内部電力損失が著しく
増加する。

本実施例の他の特徴は、ディレイ回路（30）により、
スイッチング素子の被制御電極電圧検出をスイッチング
素子Q_a1、Q_a2〜Q_c1、Q_c2の制御電極に入力されるパルス
幅化正弦波PC_a1〜PC_c1、あるいは波形パルスCP_a2の立ち
上がりからτ_ｄ時間後に行って、遷移期間の検出を排除
した点にある。即ち、第２図にτ_ｄで示され、コンデン
サＣにより制定される遅延時間はインバータ回路の高速
化に伴って短くなり、ノイズによる誤動作が顕著とな
る。このため、実施例は絶縁金属基板上に形成されるの
が好ましい。

続いて、第４図を参照して過電圧検出・保護回路の変
形例を説明する。

第４図に示す過電圧検出・保護回路は停電圧ダイオー
ドZD₁、ZD₂、抵抗R₁、R₂、比較回路（42）、反転出力比
較回路（43）およびアンド回路（46）からなる周知のウ
ィンドコンパレータとこのウィンドコンパレータの出力
が所定期間継続するときローレベルを出力する周囲のデ
ィレイ回路（48）により構成され、先の実施例の過電圧
検出・保護回路と同様に検出レベル設定抵抗R_a2および
コンデンサＣを除いて容易にモノリシック集積回路化さ
れる。

最後に、第５図および第６図を参照して本発明の混成
集積回路装置の構造を説明する。

第５図の断面図に示されるように、本発明の混成集積
回路装置は概ね、陽極酸化処理を施したアルミニウムが
好適である絶縁金属基板（60）、この絶縁金属基板（6
0）の一主面に絶縁性接着剤（62）により接着した銅箔
をエッチングして所定パターンに形成した導電路（6
4）、この導電路（64）上にAgペースト（図示しない）
等を介して、さらにはヒートシンク（66）を介して固着
したスイッチング素子（68）、集積回路素子（69）から
なる断面構造を有する。

また、第６図に示されるように、所定パターンに形成
した導電路（64）上にヒートシンク（66）を介して固着
したスイッチング素子Q_a1、Q_a2〜Q_c1、Q_c2、慣流ダイオ
ードD_a1、D_a2〜D_c1、D_c2、モノリシック集積回路化され
た過電圧検出・保護回路（12_a）〜（12_c）、（14_a）〜
（14_c）およびレベル設定のためのチップ抵抗R_a1〜
R_c1、タイミング設定のためのチップコンデンサＣから
なる平面構造を有する。

（ト）発明の効果以上に述べたように本発明に依れば、（１）スイッチング素子の被制御電極間電圧を検出し、
この検出出力によりスイッチング素子の制御電極へのパ
ルス入力を直接制御するため、内部電力損失が最も大き
くなる大電流、高電圧状態を検出することができると共
に瞬時の、確実な保護が可能となる。

（２）許容損失の大きいスイッチング素子を使用する必
要がなくなり、混成集積回路装置の高集積化が達成され
る。

（３）下側アームの何れかのスイッチング素子の被制御
電極間電圧の過電圧が検出された時、下側アームの全て
のスイッチング素子の保護回路を保護動作状態とし、そ
の状態が所定期間保持されるため、予測保護として機能
し、各種異常に対して全てのチャネルのスイッチング素
子が保護される。

（４）所定期間の後このラッチが解除されるため正常動
作に自動復帰する。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は実施
例の過電圧検出・保護回路を説明するブロック図、第３
図はスイッチング素子の動作点および安全動作領域を説
明する図、第４図は過電圧検出・保護回路の変形例を示
すブロック図、第５図は本発明の断面図、第６図は本発
明の一実施例の平面図、第７図は従来例のブロック図。（10）……第１の絶縁金属基板、（12_a）〜（12_c）（14
_a）〜（14_c）……過電圧検出・保護回路、（16）……過
電流検出回路、（18）……ドライバ、Q_a1〜Q_c1、Q_a2〜Q
_c2……スイッチング素子、D_a1〜D_c1、D_c2〜D_c2……慣流
ダイオード、（20）……第２の絶縁金属基板、（22）…
…バッファ、（24）……制御回路。

Claims

(57)【特許請求の範囲】

【請求項１】プラス電源ライン（上側アーム）とマイナ
ス電源ライン（下側アーム）の間に、直列接続された２
つのスイッチング素子で構成されるスイッチング素子対
が複数接続されて成るインバータ回路であり、マイナス電源ライン側のスイッチング素子のそれぞれの
被制御電極間電圧を検出する過電圧検出回路と、前記過電圧検出回路の出力を入力して前記マイナス電源
ライン側のスイッチング素子のパルス入力を制御する保
護回路とを有し、前記マイナス電源ライン側のいずれかのスイッチング素
子の被制御電極間電圧の過電圧が検出されたときには、
前記マイナス電源ライン側の全てのスイッチング素子の
保護回路を保護状態とし、且つ、その状態を所定期間保
持することを特徴としたインバータ回路。