JPH07250485A - パワーデバイスの制御装置およびモータの駆動制御装置 - Google Patents
パワーデバイスの制御装置およびモータの駆動制御装置Info
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Abstract
(57)【要約】
【目的】 高電位部および低電位部を個々に絶縁する必
要がなく、絶縁された電源も必要としないパワーデバイ
スの制御装置を得ることを目的とする。 【構成】 外部制御装置６は第２内部制御回路４に接続
され、第２内部制御回路４はレベルシフト回路５および
トランジスタＱ２のゲート電極に接続されている。ま
た、第２内部制御回路４を動作させるための電源は電圧
Ｖ1 で与えられる。レベルシフト回路５は第１内部制御
回路３に接続され、第１内部制御回路３はトランジスタ
Ｑ１のゲート電極に接続されている。また、第１内部制
御回路３にはチャージポンプ回路７が接続されている。 【効果】 レベルシフト手段を介して、第２の主電源電
位を基準として発生された入力信号に基づいて第１の半
導体回路を制御することができるので、制御信号に対す
るパワーデバイスの応答性を高めることができ、集積化
を促進することができる。
要がなく、絶縁された電源も必要としないパワーデバイ
スの制御装置を得ることを目的とする。 【構成】 外部制御装置６は第２内部制御回路４に接続
され、第２内部制御回路４はレベルシフト回路５および
トランジスタＱ２のゲート電極に接続されている。ま
た、第２内部制御回路４を動作させるための電源は電圧
Ｖ1 で与えられる。レベルシフト回路５は第１内部制御
回路３に接続され、第１内部制御回路３はトランジスタ
Ｑ１のゲート電極に接続されている。また、第１内部制
御回路３にはチャージポンプ回路７が接続されている。 【効果】 レベルシフト手段を介して、第２の主電源電
位を基準として発生された入力信号に基づいて第１の半
導体回路を制御することができるので、制御信号に対す
るパワーデバイスの応答性を高めることができ、集積化
を促進することができる。
Description
【０００１】
【産業上の利用分野】本発明はパワーデバイスの制御装
置に関し、特に高耐圧半導体素子を用いたパワーデバイ
スの制御装置に関する。
置に関し、特に高耐圧半導体素子を用いたパワーデバイ
スの制御装置に関する。
【０００２】
【従来の技術】従来の高耐圧半導体素子を用いたパワー
デバイスの制御装置の一例として、図２６に、ＡＣ入力
３相モーターの駆動回路の回路構成図を示す。図２６に
示すように、ＡＣ入力３相モーターＭの電源となるＡＣ
３相電源ＡＰＷが、Ｐ−Ｎ線間に設けられたコンバータ
回路ＣＣ１に接続され、ＡＣ入力３相モーターＭの各々
の相には、各々制御用のインバータ回路Ｉ１、Ｉ２、Ｉ
３が接続されている。
デバイスの制御装置の一例として、図２６に、ＡＣ入力
３相モーターの駆動回路の回路構成図を示す。図２６に
示すように、ＡＣ入力３相モーターＭの電源となるＡＣ
３相電源ＡＰＷが、Ｐ−Ｎ線間に設けられたコンバータ
回路ＣＣ１に接続され、ＡＣ入力３相モーターＭの各々
の相には、各々制御用のインバータ回路Ｉ１、Ｉ２、Ｉ
３が接続されている。
【０００３】インバータ回路Ｉ１（Ｉ２，Ｉ３）は、Ｐ
−Ｎ線間にトーテムポール接続されたＩＧＢＴ（絶縁ゲ
ート型バイポーラトランジスタ）などのパワーデバイス
であるトランジスタＱ１およびＱ２（Ｑ３およびＱ４；
Ｑ５およびＱ６）の組と、制御ブロックＳＢ１（ＳＢ
２，ＳＢ３）を有して構成されている。各々のトーテム
ポール接続されたトランジスタの接続点Ｕ、Ｖ、Ｗの各
々にはモーターＭの各相の入力端が接続されている。ま
た、トランジスタＱ１〜Ｑ６には、各々フリーホイール
ダイオードＤ１〜Ｄ６が逆並列接続されている。また、
Ｐ−Ｎ線間には、平滑キャパシタＣおよび、ＡＣ入力３
相モーターＭに電気制動をかける際に使用されるブレー
キ回路ＢＫとしてダイオードＤ７とトランジスタＱ７と
の直列接続回路が接続されている。ブレーキ回路ＢＫに
おいてダイオードＤ７に並列にブレーキ抵抗ＢＲが外付
け抵抗として接続され、トランジスタＱ７のゲート電極
には制御ブロックＳＢ４が接続されている。
−Ｎ線間にトーテムポール接続されたＩＧＢＴ（絶縁ゲ
ート型バイポーラトランジスタ）などのパワーデバイス
であるトランジスタＱ１およびＱ２（Ｑ３およびＱ４；
Ｑ５およびＱ６）の組と、制御ブロックＳＢ１（ＳＢ
２，ＳＢ３）を有して構成されている。各々のトーテム
ポール接続されたトランジスタの接続点Ｕ、Ｖ、Ｗの各
々にはモーターＭの各相の入力端が接続されている。ま
た、トランジスタＱ１〜Ｑ６には、各々フリーホイール
ダイオードＤ１〜Ｄ６が逆並列接続されている。また、
Ｐ−Ｎ線間には、平滑キャパシタＣおよび、ＡＣ入力３
相モーターＭに電気制動をかける際に使用されるブレー
キ回路ＢＫとしてダイオードＤ７とトランジスタＱ７と
の直列接続回路が接続されている。ブレーキ回路ＢＫに
おいてダイオードＤ７に並列にブレーキ抵抗ＢＲが外付
け抵抗として接続され、トランジスタＱ７のゲート電極
には制御ブロックＳＢ４が接続されている。
【０００４】インバータ回路Ｉ１、Ｉ２、Ｉ３を構成す
る制御ブロックＳＢ１、ＳＢ２、ＳＢ３、ＳＢ４は、マ
イクロコンピュータ等を用いた外部制御装置６に接続さ
れている。また、制御ブロックＳＢ１、ＳＢ２、ＳＢ３
を動作させるＤＣ電源ＤＰＷは、ＡＣ３相電源ＡＰＷの
単相出力を入力とする電源であり、ＡＣ３相電源ＡＰＷ
の単相出力はコンバータ回路ＣＣ２を介して絶縁トラン
スＴＲの１次側に接続され、絶縁トランスＴＲの２次側
から、コンバータ回路を介して制御ブロックＳＢ１、Ｓ
Ｂ２、ＳＢ３の各々に対して２系統のＤＣ出力が接続さ
れる。例えば、インバータ回路Ｉ１にはＤＣ出力Ｘおよ
びＹが与えられる。
る制御ブロックＳＢ１、ＳＢ２、ＳＢ３、ＳＢ４は、マ
イクロコンピュータ等を用いた外部制御装置６に接続さ
れている。また、制御ブロックＳＢ１、ＳＢ２、ＳＢ３
を動作させるＤＣ電源ＤＰＷは、ＡＣ３相電源ＡＰＷの
単相出力を入力とする電源であり、ＡＣ３相電源ＡＰＷ
の単相出力はコンバータ回路ＣＣ２を介して絶縁トラン
スＴＲの１次側に接続され、絶縁トランスＴＲの２次側
から、コンバータ回路を介して制御ブロックＳＢ１、Ｓ
Ｂ２、ＳＢ３の各々に対して２系統のＤＣ出力が接続さ
れる。例えば、インバータ回路Ｉ１にはＤＣ出力Ｘおよ
びＹが与えられる。
【０００５】インバータ回路Ｉ１の制御ブロックＳＢ１
の構成を図２７に示す。図２７において、トランジスタ
Ｑ１およびＱ２のゲート電極には、各々ＬＶＩＣ（低電
圧ＩＣ）を用いた制御回路ＬＳ１およびＬＳ２が接続さ
れ、制御回路ＬＳ１およびＬＳ２には絶縁回路Ｚ１およ
びＺ２が各々接続されている。また、制御回路ＬＳ１お
よびＬＳ２の基準電位Ｇ１およびＧ２は、各々異なる電
位を基準としている。
の構成を図２７に示す。図２７において、トランジスタ
Ｑ１およびＱ２のゲート電極には、各々ＬＶＩＣ（低電
圧ＩＣ）を用いた制御回路ＬＳ１およびＬＳ２が接続さ
れ、制御回路ＬＳ１およびＬＳ２には絶縁回路Ｚ１およ
びＺ２が各々接続されている。また、制御回路ＬＳ１お
よびＬＳ２の基準電位Ｇ１およびＧ２は、各々異なる電
位を基準としている。
【０００６】次に図２６および図２７を用いて動作につ
いて説明する。図２６において、ＡＣ４００Ｖの入力電
圧をコンバータ回路ＣＣ１によってＡＣ−ＤＣ変換し、
約６００Ｖの電圧をＰ−Ｎ線間に与える。このとき、Ｐ
−Ｎ線間に設けられた平滑キャパシタＣが充電され、電
源ラインに重畳しているリップルを抑制して、インバー
タ回路Ｉ１、Ｉ２、Ｉ３の主電源として与えられる。
いて説明する。図２６において、ＡＣ４００Ｖの入力電
圧をコンバータ回路ＣＣ１によってＡＣ−ＤＣ変換し、
約６００Ｖの電圧をＰ−Ｎ線間に与える。このとき、Ｐ
−Ｎ線間に設けられた平滑キャパシタＣが充電され、電
源ラインに重畳しているリップルを抑制して、インバー
タ回路Ｉ１、Ｉ２、Ｉ３の主電源として与えられる。
【０００７】図２７において、トーテムポール接続され
たトランジスタＱ１およびＱ２の間にインバータ回路Ｉ
１の出力端である接続点Ｕが設けられているので、トラ
ンジスタＱ１がＯＮ状態にある場合は、制御回路ＬＳ１
の基準電位Ｇ１は、例えば主電源電圧の６００Ｖとな
る。このような構成において、制御回路ＬＳ１の基準電
位Ｇ１を０Ｖである接地電位とした場合には、制御回路
ＬＳ１には６００Ｖの高電圧が印加されることになる。
たトランジスタＱ１およびＱ２の間にインバータ回路Ｉ
１の出力端である接続点Ｕが設けられているので、トラ
ンジスタＱ１がＯＮ状態にある場合は、制御回路ＬＳ１
の基準電位Ｇ１は、例えば主電源電圧の６００Ｖとな
る。このような構成において、制御回路ＬＳ１の基準電
位Ｇ１を０Ｖである接地電位とした場合には、制御回路
ＬＳ１には６００Ｖの高電圧が印加されることになる。
【０００８】通常、制御回路ＬＳ１を構成するＬＶＩＣ
の動作電圧は３０Ｖ以下であり、６００Ｖの高電圧に耐
えられる構造ではない。そこで、制御回路ＬＳ１の基準
電位Ｇ１を接地電位からフローティングした状態に保
ち、トランジスタＱ１がＯＮ状態になった場合には、主
電源電圧の６００Ｖが基準電位Ｇ１となるように構成す
る。以下主電源電位を基準電位とする部分を高電位部と
呼称し、制御回路ＬＳ２のように、接地電位を基準電位
とする部分を低電位部と呼称する。なお、低電位部にあ
る制御回路ＬＳ２もＬＳ１と同様にフローティングした
状態に保つ。
の動作電圧は３０Ｖ以下であり、６００Ｖの高電圧に耐
えられる構造ではない。そこで、制御回路ＬＳ１の基準
電位Ｇ１を接地電位からフローティングした状態に保
ち、トランジスタＱ１がＯＮ状態になった場合には、主
電源電圧の６００Ｖが基準電位Ｇ１となるように構成す
る。以下主電源電位を基準電位とする部分を高電位部と
呼称し、制御回路ＬＳ２のように、接地電位を基準電位
とする部分を低電位部と呼称する。なお、低電位部にあ
る制御回路ＬＳ２もＬＳ１と同様にフローティングした
状態に保つ。
【０００９】そのためには、制御回路ＬＳ１およびＬＳ
２には駆動のための電源として、絶縁トランスＴＲを介
して絶縁された後、コンバータ回路などにより整流され
たＤＣ電源ＸおよびＹが与えられる。また、外部制御装
置６からの制御信号も、ホトカプラなどの絶縁手段を有
する絶縁回路Ｚ１およびＺ２を介して、制御回路ＬＳ１
およびＬＳ２に与えられる。ここで、ＤＣ電源Ｘおよび
Ｙは、絶縁回路Ｚ１およびＺ２と制御回路ＬＳ１および
ＬＳ２を駆動するための電源としても与えられる。
２には駆動のための電源として、絶縁トランスＴＲを介
して絶縁された後、コンバータ回路などにより整流され
たＤＣ電源ＸおよびＹが与えられる。また、外部制御装
置６からの制御信号も、ホトカプラなどの絶縁手段を有
する絶縁回路Ｚ１およびＺ２を介して、制御回路ＬＳ１
およびＬＳ２に与えられる。ここで、ＤＣ電源Ｘおよび
Ｙは、絶縁回路Ｚ１およびＺ２と制御回路ＬＳ１および
ＬＳ２を駆動するための電源としても与えられる。
【００１０】インバータ回路Ｉ２およびＩ３においても
各々が絶縁回路Ｚ１およびＺ２、制御回路ＬＳ１および
ＬＳ２と同様の回路を有し、ＤＣ電源ＸおよびＹと同様
の電源を必要とする。なお、制御回路ＬＳ１と同様の高
電位部にある制御回路には個別にＤＣ電源を接続し、制
御回路ＬＳ２と同様の低電位部にある制御回路にはＤＣ
電源を共通に接続することで、ＡＣ入力３相モーターの
駆動回路において４つのＤＣ電源が最低限必要となる。
各々が絶縁回路Ｚ１およびＺ２、制御回路ＬＳ１および
ＬＳ２と同様の回路を有し、ＤＣ電源ＸおよびＹと同様
の電源を必要とする。なお、制御回路ＬＳ１と同様の高
電位部にある制御回路には個別にＤＣ電源を接続し、制
御回路ＬＳ２と同様の低電位部にある制御回路にはＤＣ
電源を共通に接続することで、ＡＣ入力３相モーターの
駆動回路において４つのＤＣ電源が最低限必要となる。
【００１１】ブレーキ回路ＢＫは、外部制御装置６から
停止信号が与えられた後も回転し続けようとするモータ
ーＭに電気制動をかける回路であって、トランジスタＱ
７を制御する制御ブロックＳＢ４の回路構成は、制御ブ
ロックＳＢ１〜ＳＢ３の低電位側のトランジスタを制御
する回路構成と同様であり、外部制御装置６に接続され
ている。
停止信号が与えられた後も回転し続けようとするモータ
ーＭに電気制動をかける回路であって、トランジスタＱ
７を制御する制御ブロックＳＢ４の回路構成は、制御ブ
ロックＳＢ１〜ＳＢ３の低電位側のトランジスタを制御
する回路構成と同様であり、外部制御装置６に接続され
ている。
【００１２】なお、インバータ回路Ｉ１、Ｉ２、Ｉ３は
周知の回路であり、詳細な回路構成の説明は省略する。
周知の回路であり、詳細な回路構成の説明は省略する。
【００１３】
【発明が解決しようとする課題】以上説明したように、
従来のパワーデバイスの制御装置では、制御信号の絶縁
手段としてホトカプラなどの特別な絶縁素子が必要であ
った。特に、高周波ノイズを絶縁するためには、絶縁手
段に高度な技術を必要とし、高価な絶縁素子が必要であ
った。
従来のパワーデバイスの制御装置では、制御信号の絶縁
手段としてホトカプラなどの特別な絶縁素子が必要であ
った。特に、高周波ノイズを絶縁するためには、絶縁手
段に高度な技術を必要とし、高価な絶縁素子が必要であ
った。
【００１４】また、外部制御装置６から絶縁手段を介し
て制御信号を与えるので、制御信号に対するパワーデバ
イスの応答性が悪く、集積化も困難であった。
て制御信号を与えるので、制御信号に対するパワーデバ
イスの応答性が悪く、集積化も困難であった。
【００１５】さらに、高電位部および低電位部に位置す
る各々の制御回路に、絶縁トランスＴＲを介して個々に
駆動電源を与える必要があるので、電源供給部が大型化
して消費電力も多くなり、絶縁手段としてホトカプラな
どの特別な絶縁素子を必要とするので、保護回路を含め
たパワーデバイスの制御装置をＩＣ化し、パワーデバイ
スおよび制御電源などと共に一つのパッケージ内に収容
したモジュール（Intelligent Power Module：以後ＩＰ
Ｍと略記）とする場合に、モジュールが大型化するとい
う問題点があった。
る各々の制御回路に、絶縁トランスＴＲを介して個々に
駆動電源を与える必要があるので、電源供給部が大型化
して消費電力も多くなり、絶縁手段としてホトカプラな
どの特別な絶縁素子を必要とするので、保護回路を含め
たパワーデバイスの制御装置をＩＣ化し、パワーデバイ
スおよび制御電源などと共に一つのパッケージ内に収容
したモジュール（Intelligent Power Module：以後ＩＰ
Ｍと略記）とする場合に、モジュールが大型化するとい
う問題点があった。
【００１６】本発明は以上のような問題を解決するため
になされたものであり、高電位部および低電位部を個々
に絶縁するための特別な絶縁素子を必要とせず、絶縁さ
れた電源も必要としないパワーデバイスの制御装置を得
ることを第１の目的とする。
になされたものであり、高電位部および低電位部を個々
に絶縁するための特別な絶縁素子を必要とせず、絶縁さ
れた電源も必要としないパワーデバイスの制御装置を得
ることを第１の目的とする。
【００１７】またこの発明の第２の目的は、当該パワー
デバイスの制御装置を使用し、モジュール化されたモー
タの駆動制御装置を得ることである。
デバイスの制御装置を使用し、モジュール化されたモー
タの駆動制御装置を得ることである。
【００１８】
【課題を解決するための手段】請求項１記載のパワーデ
バイスの制御装置は、第１と第２の半導体回路の直列接
続が第１と第２の主電源電位の間に介挿され、少なくと
も前記第１の半導体回路の導通状態が制御信号によって
制御可能であり、前記第１と第２の半導体回路の接続ノ
ードから出力が得られるパワーデバイスについて、前記
第２の主電源電位を基準として発生された入力信号に基
づいて前記パワーデバイスを制御するための装置であっ
て、前記入力信号に応答して第１の信号を生成する第１
の信号生成手段と、前記第１の信号を前記第１の電源電
位側へとレベルシフトして第２の信号を得るレベルシフ
ト手段と、前記第２の信号に応答して前記第１の半導体
回路のための前記制御信号を発生する制御信号発生手段
とを備え、前記レベルシフト手段が、前記第１と第２の
主電源電位の間に介挿され、前記第１の信号によって制
御されるとともに、前記第１と第２の主電源電位間の電
圧以上の耐電圧特性を有する少なくともひとつのレベル
シフト用半導体素子を用いて構成されていることを特徴
とする。
バイスの制御装置は、第１と第２の半導体回路の直列接
続が第１と第２の主電源電位の間に介挿され、少なくと
も前記第１の半導体回路の導通状態が制御信号によって
制御可能であり、前記第１と第２の半導体回路の接続ノ
ードから出力が得られるパワーデバイスについて、前記
第２の主電源電位を基準として発生された入力信号に基
づいて前記パワーデバイスを制御するための装置であっ
て、前記入力信号に応答して第１の信号を生成する第１
の信号生成手段と、前記第１の信号を前記第１の電源電
位側へとレベルシフトして第２の信号を得るレベルシフ
ト手段と、前記第２の信号に応答して前記第１の半導体
回路のための前記制御信号を発生する制御信号発生手段
とを備え、前記レベルシフト手段が、前記第１と第２の
主電源電位の間に介挿され、前記第１の信号によって制
御されるとともに、前記第１と第２の主電源電位間の電
圧以上の耐電圧特性を有する少なくともひとつのレベル
シフト用半導体素子を用いて構成されていることを特徴
とする。
【００１９】請求項２記載のパワーデバイスの制御装置
は、請求項１の制御装置において、前記第１の信号生成
手段は、前記入力信号のレベル遷移に応答してパルスを
発生し、前記パルスを前記第１の信号とするパルス発生
手段を備え、前記第２の信号は、前記パルスを前記レベ
ルシフト手段によってレベルシフトして得られるシフト
済パルスであり、前記制御信号発生手段は、前記第１の
信号としての前記シフト済パルスをラッチし、それによ
って前記第１の半導体回路のための前記制御信号を生成
するラッチ手段を備えることを特徴とする。
は、請求項１の制御装置において、前記第１の信号生成
手段は、前記入力信号のレベル遷移に応答してパルスを
発生し、前記パルスを前記第１の信号とするパルス発生
手段を備え、前記第２の信号は、前記パルスを前記レベ
ルシフト手段によってレベルシフトして得られるシフト
済パルスであり、前記制御信号発生手段は、前記第１の
信号としての前記シフト済パルスをラッチし、それによ
って前記第１の半導体回路のための前記制御信号を生成
するラッチ手段を備えることを特徴とする。
【００２０】請求項３記載のパワーデバイスの制御装置
は、請求項２の制御装置おいて、前記パルス発生手段
は、前記入力信号の正および負のレベル遷移に応答して
それぞれ第１と第２のパルスを発生し、前記第１と第２
のパルスを前記第１の信号とする手段であり、前記レベ
ルシフト手段は、前記第１と第２の主電源電位の間に介
挿され、前記第１と第２の主電源電位間の電圧以上の耐
電圧特性を有するとともに、前記第１と第２のパルスを
前記第１の電源電位側へとそれぞれレベルシフトして第
１と第２のシフト済パルスとし、それによって前記第２
の信号を得る第１と第２のレベルシフト用半導体素子を
備え、前記ラッチ手段は、前記第１と第２のシフト済パ
ルスからなる前記第２の信号をラッチして前記第１の半
導体回路のための前記制御信号とすることを特徴とす
る。
は、請求項２の制御装置おいて、前記パルス発生手段
は、前記入力信号の正および負のレベル遷移に応答して
それぞれ第１と第２のパルスを発生し、前記第１と第２
のパルスを前記第１の信号とする手段であり、前記レベ
ルシフト手段は、前記第１と第２の主電源電位の間に介
挿され、前記第１と第２の主電源電位間の電圧以上の耐
電圧特性を有するとともに、前記第１と第２のパルスを
前記第１の電源電位側へとそれぞれレベルシフトして第
１と第２のシフト済パルスとし、それによって前記第２
の信号を得る第１と第２のレベルシフト用半導体素子を
備え、前記ラッチ手段は、前記第１と第２のシフト済パ
ルスからなる前記第２の信号をラッチして前記第１の半
導体回路のための前記制御信号とすることを特徴とす
る。
【００２１】請求項４記載のパワーデバイスの制御装置
は、請求項１ないし３のいずれかの制御装置おいて、前
記第１の半導体回路の動作異常を検出して、前記第１の
主電源電位を基準としたレベルを持った第１の異常指示
信号を発生する第１の動作異常検出手段と、前記レベル
シフト手段が、前記第１と第２の主電源電位の間に介挿
され、前記第１と第２の主電源電位間の電圧以上の耐電
圧特性を有するとともに、前記第１の異常指示信号を前
記第２の電源電位側にレベルシフトして第２の異常指示
信号とする他のレベルシフト用半導体素子を備え、前記
第２の異常指示信号が前記入力信号の発生のための回路
側へのフィードバック信号となることを特徴とする。
は、請求項１ないし３のいずれかの制御装置おいて、前
記第１の半導体回路の動作異常を検出して、前記第１の
主電源電位を基準としたレベルを持った第１の異常指示
信号を発生する第１の動作異常検出手段と、前記レベル
シフト手段が、前記第１と第２の主電源電位の間に介挿
され、前記第１と第２の主電源電位間の電圧以上の耐電
圧特性を有するとともに、前記第１の異常指示信号を前
記第２の電源電位側にレベルシフトして第２の異常指示
信号とする他のレベルシフト用半導体素子を備え、前記
第２の異常指示信号が前記入力信号の発生のための回路
側へのフィードバック信号となることを特徴とする。
【００２２】請求項５記載のパワーデバイスの制御装置
は、請求項４の制御装置において、前記第１の動作異常
検出手段は、前記第１の異常指示信号のレベル遷移に応
答してパルスを発生し、前記パルスを前記第１の異常指
示信号のパルス信号とする異常指示信号パルス発生手段
を備え、前記第２の異常指示信号は、前記第１の異常指
示信号のパルス信号を前記他のレベルシフト用半導体素
子によってレベルシフトして得られるシフト済パルスで
あり、前記レベルシフト手段が、前記第２の異常指示信
号としての前記シフト済パルスをラッチし、それによっ
て前記入力信号の発生のための回路側への前記フィード
バック信号を生成するフィードバック信号ラッチ手段を
備えることを特徴とする。
は、請求項４の制御装置において、前記第１の動作異常
検出手段は、前記第１の異常指示信号のレベル遷移に応
答してパルスを発生し、前記パルスを前記第１の異常指
示信号のパルス信号とする異常指示信号パルス発生手段
を備え、前記第２の異常指示信号は、前記第１の異常指
示信号のパルス信号を前記他のレベルシフト用半導体素
子によってレベルシフトして得られるシフト済パルスで
あり、前記レベルシフト手段が、前記第２の異常指示信
号としての前記シフト済パルスをラッチし、それによっ
て前記入力信号の発生のための回路側への前記フィード
バック信号を生成するフィードバック信号ラッチ手段を
備えることを特徴とする。
【００２３】請求項６記載のパワーデバイスの制御装置
は、請求項４あるいは５の制御装置において、前記第１
の半導体回路に含まれる第１の制御可能半導体素子と前
記レベルシフト用半導体素子とが第１の導電型の半導体
素子であり、前記他のレベルシフト用半導体素子が第２
の導電型の半導体素子であることを特徴とする。
は、請求項４あるいは５の制御装置において、前記第１
の半導体回路に含まれる第１の制御可能半導体素子と前
記レベルシフト用半導体素子とが第１の導電型の半導体
素子であり、前記他のレベルシフト用半導体素子が第２
の導電型の半導体素子であることを特徴とする。
【００２４】請求項７記載のパワーデバイスの制御装置
は、請求項１ないし６のいずれかの制御装置において、
前記第１の制御可能半導体素子のための前記制御信号が
第１の制御信号であり、前記制御信号発生手段が第１の
制御信号発生手段であって、前記第２の半導体回路は、
第２の制御信号によって導通状態が制御可能な第２の制
御可能半導体素子を含み、前記制御装置が、前記入力信
号に応答して、前記第２の制御信号を生成する第２の制
御信号発生手段をさらに備えることを特徴とする。
は、請求項１ないし６のいずれかの制御装置において、
前記第１の制御可能半導体素子のための前記制御信号が
第１の制御信号であり、前記制御信号発生手段が第１の
制御信号発生手段であって、前記第２の半導体回路は、
第２の制御信号によって導通状態が制御可能な第２の制
御可能半導体素子を含み、前記制御装置が、前記入力信
号に応答して、前記第２の制御信号を生成する第２の制
御信号発生手段をさらに備えることを特徴とする。
【００２５】請求項８記載のパワーデバイスの制御装置
は、第１と第２の半導体回路の直列接続が第１と第２の
主電源電位の間に介挿され、前記第１と第２の半導体回
路の導通状態が第１と第２の制御信号によってそれぞれ
制御可能であり、前記第１と第２の半導体回路の接続ノ
ードから出力が得られるパワーデバイスについて、前記
第２の主電源電位を基準として発生された入力信号に基
づいて前記第１と第２の制御信号を発生するための装置
であって、前記入力信号に基づいて前記第１と第２の制
御信号が生成され、かつ前記入力信号に基づく前記第１
の制御信号の生成と、前記第１と第２の制御信号のそれ
ぞれの電位レベルの相互分離とが、前記第１と第２の主
電源電位間の電圧以上の耐電圧特性を有する少なくとも
ひとつの半導体素子を用いて行なわれていることを特徴
とする。
は、第１と第２の半導体回路の直列接続が第１と第２の
主電源電位の間に介挿され、前記第１と第２の半導体回
路の導通状態が第１と第２の制御信号によってそれぞれ
制御可能であり、前記第１と第２の半導体回路の接続ノ
ードから出力が得られるパワーデバイスについて、前記
第２の主電源電位を基準として発生された入力信号に基
づいて前記第１と第２の制御信号を発生するための装置
であって、前記入力信号に基づいて前記第１と第２の制
御信号が生成され、かつ前記入力信号に基づく前記第１
の制御信号の生成と、前記第１と第２の制御信号のそれ
ぞれの電位レベルの相互分離とが、前記第１と第２の主
電源電位間の電圧以上の耐電圧特性を有する少なくとも
ひとつの半導体素子を用いて行なわれていることを特徴
とする。
【００２６】請求項９記載のパワーデバイスの制御装置
は、請求項７の制御装置において、前記第２の制御可能
半導体素子の前記主電流の出力側の電極と前記第２の主
電源電位との間に介挿され、前記第２の制御可能半導体
素子に流れる主電流を検出して該主電流に応じた電圧信
号に変換するための電流検出抵抗と、前記主電流に応じ
た電圧信号を受け、当該電圧信号が指示する前記主電流
の値をアナログ信号として前記第２の制御信号発生手段
にフィードバックさせるアナログ信号出力手段をさらに
備えることを特徴とする。
は、請求項７の制御装置において、前記第２の制御可能
半導体素子の前記主電流の出力側の電極と前記第２の主
電源電位との間に介挿され、前記第２の制御可能半導体
素子に流れる主電流を検出して該主電流に応じた電圧信
号に変換するための電流検出抵抗と、前記主電流に応じ
た電圧信号を受け、当該電圧信号が指示する前記主電流
の値をアナログ信号として前記第２の制御信号発生手段
にフィードバックさせるアナログ信号出力手段をさらに
備えることを特徴とする。
【００２７】請求項１０記載のパワーデバイスの制御装
置は、請求項９の制御装置において、前記アナログ信号
出力手段は、前記第２の制御信号を遅延させて遅延信号
を発生する遅延信号発生手段と、入力端と出力端とを有
し、前記入力端に前記電圧信号が与えられるとともに、
前記遅延信号に応答して前記入力端から前記出力端への
前記電圧信号の伝達経路を開閉するゲート素子と、前記
ゲート素子の前記出力端と前記第２の電源電位の間に介
挿されたキャパシタンスとを備え、前記出力端から前記
アナログ信号が得られることを特徴とする。
置は、請求項９の制御装置において、前記アナログ信号
出力手段は、前記第２の制御信号を遅延させて遅延信号
を発生する遅延信号発生手段と、入力端と出力端とを有
し、前記入力端に前記電圧信号が与えられるとともに、
前記遅延信号に応答して前記入力端から前記出力端への
前記電圧信号の伝達経路を開閉するゲート素子と、前記
ゲート素子の前記出力端と前記第２の電源電位の間に介
挿されたキャパシタンスとを備え、前記出力端から前記
アナログ信号が得られることを特徴とする。
【００２８】請求項１１記載のパワーデバイスの制御装
置は、請求項４ないし７のいずれかの制御装置におい
て、前記第２の半導体回路の動作異常を検出して、前記
第２の主電源電位を基準としたレベルを持った第３の異
常指示信号を発生する第２の動作異常検出手段と、前記
第２および前記第３の異常指示信号を識別して、当該識
別結果を前記入力信号の発生のための回路にフィードバ
ックさせる異常指示信号識別手段とをさらに備えること
を特徴とする。
置は、請求項４ないし７のいずれかの制御装置におい
て、前記第２の半導体回路の動作異常を検出して、前記
第２の主電源電位を基準としたレベルを持った第３の異
常指示信号を発生する第２の動作異常検出手段と、前記
第２および前記第３の異常指示信号を識別して、当該識
別結果を前記入力信号の発生のための回路にフィードバ
ックさせる異常指示信号識別手段とをさらに備えること
を特徴とする。
【００２９】請求項１２記載のパワーデバイスの制御装
置は、請求項７の制御装置において、前記第１と第２の
制御信号のそれぞれの発生タイミングを検出し、前記第
１と第２の制御信号が同時に出力されることを防止する
入力インターロック手段をさらに備えたことを特徴とす
る。
置は、請求項７の制御装置において、前記第１と第２の
制御信号のそれぞれの発生タイミングを検出し、前記第
１と第２の制御信号が同時に出力されることを防止する
入力インターロック手段をさらに備えたことを特徴とす
る。
【００３０】請求項１３記載のパワーデバイスの制御装
置は、請求項７の制御装置において、前記入力信号に応
答して第１と第２のＰＷＭ（Pulse Width Moduration）
信号を生成するＰＷＭ信号生成手段をさらに備え、前記
第１と第２の制御信号が、前記第１と第２のＰＷＭ信号
に基づいてそれぞれ生成されることを特徴とする。
置は、請求項７の制御装置において、前記入力信号に応
答して第１と第２のＰＷＭ（Pulse Width Moduration）
信号を生成するＰＷＭ信号生成手段をさらに備え、前記
第１と第２の制御信号が、前記第１と第２のＰＷＭ信号
に基づいてそれぞれ生成されることを特徴とする。
【００３１】請求項１４記載のパワーデバイスの制御装
置は、単一または複数の半導体基板上に集積されるとと
もに、前記第１と第２の主電源電位の間の電圧を供給す
る単一の動作電源によって駆動されることを特徴とす
る。
置は、単一または複数の半導体基板上に集積されるとと
もに、前記第１と第２の主電源電位の間の電圧を供給す
る単一の動作電源によって駆動されることを特徴とす
る。
【００３２】請求項１５記載のモータの駆動制御装置
は、前記第１と第２の主電源電位の間に介挿された前記
第１と第２の半導体回路の直列接続と、請求項１４の制
御装置と、前記第１と第２の半導体回路に並列に設けら
れ、所定の停止信号に応答して前記モータの電気制動を
行なう制動回路と、交流電源を整流して前記第１と第２
の主電源電位を与えるコンバータ回路とがモジュールと
して設けられていることを特徴とする。
は、前記第１と第２の主電源電位の間に介挿された前記
第１と第２の半導体回路の直列接続と、請求項１４の制
御装置と、前記第１と第２の半導体回路に並列に設けら
れ、所定の停止信号に応答して前記モータの電気制動を
行なう制動回路と、交流電源を整流して前記第１と第２
の主電源電位を与えるコンバータ回路とがモジュールと
して設けられていることを特徴とする。
【００３３】請求項１６記載のモータの駆動制御装置
は、請求項１５のモータの駆動制御装置において、該駆
動制御装置の力率を改善するためのアクティブフィルタ
回路が、前記モジュールに含まれていることを特徴とす
る。
は、請求項１５のモータの駆動制御装置において、該駆
動制御装置の力率を改善するためのアクティブフィルタ
回路が、前記モジュールに含まれていることを特徴とす
る。
【００３４】請求項１７記載のモータの駆動制御装置
は、請求項１５あるいは１６のモータの駆動制御装置に
おいて、前記交流電源から請求項１４の制御装置のため
の電力を供給する電源回路も前記モジュールに含まれて
いることを特徴とする。
は、請求項１５あるいは１６のモータの駆動制御装置に
おいて、前記交流電源から請求項１４の制御装置のため
の電力を供給する電源回路も前記モジュールに含まれて
いることを特徴とする。
【００３５】請求項１８記載のモータの駆動制御装置
は、請求項１７のモータの駆動制御装置において、前記
電源回路と前記第１の半導体回路と第２の半導体回路の
接続点との間に、前記電源回路の正出力から順に直列に
接続された第１のダイオードとキャパシタによるチャー
ジポンプ回路を備え、前記第１のダイオードと前記第１
の半導体回路の前記第１の制御可能半導体素子の制御電
極との間に、負電極を前記第１のダイオードの負電極に
接続された第２のダイオードを備えたことを特徴とす
る。
は、請求項１７のモータの駆動制御装置において、前記
電源回路と前記第１の半導体回路と第２の半導体回路の
接続点との間に、前記電源回路の正出力から順に直列に
接続された第１のダイオードとキャパシタによるチャー
ジポンプ回路を備え、前記第１のダイオードと前記第１
の半導体回路の前記第１の制御可能半導体素子の制御電
極との間に、負電極を前記第１のダイオードの負電極に
接続された第２のダイオードを備えたことを特徴とす
る。
【００３６】
【作用】請求項１記載のパワーデバイスの制御装置によ
れば、入力信号に応答して第１の信号を生成する第１の
信号生成手段と、第１の信号を第１の電源電位側へとレ
ベルシフトして第２の信号を得るレベルシフト手段と、
第２の信号に応答して第１の半導体回路のための制御信
号を発生する制御信号発生手段とを備え、導通状態が制
御信号によって制御可能な第１の半導体回路を、第２の
主電源電位を基準として発生された入力信号に基づいて
制御することができ、レベルシフト手段が、第１と第２
の主電源電位間の電圧以上の耐電圧特性を有するレベル
シフト用半導体素子を用いて構成されているので、信号
の授受に関して他の絶縁手段を必要としない。
れば、入力信号に応答して第１の信号を生成する第１の
信号生成手段と、第１の信号を第１の電源電位側へとレ
ベルシフトして第２の信号を得るレベルシフト手段と、
第２の信号に応答して第１の半導体回路のための制御信
号を発生する制御信号発生手段とを備え、導通状態が制
御信号によって制御可能な第１の半導体回路を、第２の
主電源電位を基準として発生された入力信号に基づいて
制御することができ、レベルシフト手段が、第１と第２
の主電源電位間の電圧以上の耐電圧特性を有するレベル
シフト用半導体素子を用いて構成されているので、信号
の授受に関して他の絶縁手段を必要としない。
【００３７】請求項２記載のパワーデバイスの制御装置
によれば、パルス発生手段において、入力信号のレベル
遷移に応答してパルスを発生し、該パルスを第１の信号
としてレベルシフト手段に与え、レベルシフトして得ら
れるシフト済パルスを第２の信号として制御信号発生手
段に与え、該制御信号発生手段のラッチ手段において、
シフト済パルスである第２の信号をラッチすることによ
り、第１の半導体回路のための制御信号を生成すること
ができる。
によれば、パルス発生手段において、入力信号のレベル
遷移に応答してパルスを発生し、該パルスを第１の信号
としてレベルシフト手段に与え、レベルシフトして得ら
れるシフト済パルスを第２の信号として制御信号発生手
段に与え、該制御信号発生手段のラッチ手段において、
シフト済パルスである第２の信号をラッチすることによ
り、第１の半導体回路のための制御信号を生成すること
ができる。
【００３８】請求項３記載のパワーデバイスの制御装置
によれば、パルス発生手段において、入力信号の正およ
び負のレベル遷移に応答してそれぞれ第１と第２のパル
スを発生させ、該第１と第２のパルスを第１の信号とし
てレベルシフト手段に与え、該レベルシフト手段が、第
１と第２の主電源電位間の電圧以上の耐電圧特性を有す
る第１と第２のレベルシフト用半導体素子によって第１
と第２のパルスを第１の電源電位側へそれぞれレベルシ
フトし、第１と第２のシフト済パルスとしてラッチ手段
に与え、該ラッチ手段は、第１と第２のシフト済パルス
を第２の信号として順次ラッチすることにより、入力信
号の正および負のレベル遷移に応答した制御信号を第１
の半導体回路に与えることができる。
によれば、パルス発生手段において、入力信号の正およ
び負のレベル遷移に応答してそれぞれ第１と第２のパル
スを発生させ、該第１と第２のパルスを第１の信号とし
てレベルシフト手段に与え、該レベルシフト手段が、第
１と第２の主電源電位間の電圧以上の耐電圧特性を有す
る第１と第２のレベルシフト用半導体素子によって第１
と第２のパルスを第１の電源電位側へそれぞれレベルシ
フトし、第１と第２のシフト済パルスとしてラッチ手段
に与え、該ラッチ手段は、第１と第２のシフト済パルス
を第２の信号として順次ラッチすることにより、入力信
号の正および負のレベル遷移に応答した制御信号を第１
の半導体回路に与えることができる。
【００３９】請求項４記載のパワーデバイスの制御装置
によれば、第１の半導体回路の動作異常を検出して、第
１の主電源電位を基準としたレベルを持った第１の異常
指示信号を発生する動作異常検出手段をさらに備え、第
１の異常指示信号が、第１と第２の主電源電位の間に介
挿され、第１と第２の主電源電位間の電圧以上の耐電圧
特性を有する他のレベルシフト用半導体素子によって、
第２の電源電位側にレベルシフトすることで、第２の異
常指示信号として入力信号の発生のための回路側へとフ
ィードバックする。
によれば、第１の半導体回路の動作異常を検出して、第
１の主電源電位を基準としたレベルを持った第１の異常
指示信号を発生する動作異常検出手段をさらに備え、第
１の異常指示信号が、第１と第２の主電源電位の間に介
挿され、第１と第２の主電源電位間の電圧以上の耐電圧
特性を有する他のレベルシフト用半導体素子によって、
第２の電源電位側にレベルシフトすることで、第２の異
常指示信号として入力信号の発生のための回路側へとフ
ィードバックする。
【００４０】請求項５記載のパワーデバイスの制御装置
によれば、第１の動作異常検出手段が、異常指示信号パ
ルス発生手段を備え、レベルシフト手段が、入力信号の
発生のための回路側へのフィードバック信号を生成する
フィードバック信号ラッチ手段を備えているので、第１
の半導体回路の動作異常が検出された場合に、パルス信
号により、第２の電源電位側にフィードバック信号をレ
ベルシフトして与えることができる。
によれば、第１の動作異常検出手段が、異常指示信号パ
ルス発生手段を備え、レベルシフト手段が、入力信号の
発生のための回路側へのフィードバック信号を生成する
フィードバック信号ラッチ手段を備えているので、第１
の半導体回路の動作異常が検出された場合に、パルス信
号により、第２の電源電位側にフィードバック信号をレ
ベルシフトして与えることができる。
【００４１】請求項６記載のパワーデバイスの制御装置
によれば、第１の半導体回路に含まれる第１の制御可能
半導体素子とレベルシフト用半導体素子とを第１の導電
型の半導体素子とし、他のレベルシフト用半導体素子が
第２の導電型の半導体素子とすることで、実際的な回路
構成を得ることができる。
によれば、第１の半導体回路に含まれる第１の制御可能
半導体素子とレベルシフト用半導体素子とを第１の導電
型の半導体素子とし、他のレベルシフト用半導体素子が
第２の導電型の半導体素子とすることで、実際的な回路
構成を得ることができる。
【００４２】請求項７記載のパワーデバイスの制御装置
によれば、第２の半導体回路が、制御信号によって導通
状態が制御可能な第２の制御可能半導体素子を含み、制
御回路に、入力信号に応答して、第２の制御可能半導体
素子のための制御信号を生成する第２の制御信号発生手
段をさらに備ているので、第２の半導体回路の導通状態
が制御可能となる。
によれば、第２の半導体回路が、制御信号によって導通
状態が制御可能な第２の制御可能半導体素子を含み、制
御回路に、入力信号に応答して、第２の制御可能半導体
素子のための制御信号を生成する第２の制御信号発生手
段をさらに備ているので、第２の半導体回路の導通状態
が制御可能となる。
【００４３】請求項８記載のパワーデバイスの制御装置
によれば、入力信号に基づいて第１と第２の半導体回路
の導通状態を制御する第１と第２の制御信号を発生する
ための回路において、入力信号に基づく第１の制御信号
の生成と、第１と第２の制御信号のそれぞれの電位レベ
ルの相互分離とが、第１と第２の主電源電位間の電圧以
上の耐電圧特性を有する少なくともひとつの半導体素子
を用いて行われているので、第１の半導体回路を、第２
の主電源電位を基準として発生された入力信号に基づい
て制御することができる。
によれば、入力信号に基づいて第１と第２の半導体回路
の導通状態を制御する第１と第２の制御信号を発生する
ための回路において、入力信号に基づく第１の制御信号
の生成と、第１と第２の制御信号のそれぞれの電位レベ
ルの相互分離とが、第１と第２の主電源電位間の電圧以
上の耐電圧特性を有する少なくともひとつの半導体素子
を用いて行われているので、第１の半導体回路を、第２
の主電源電位を基準として発生された入力信号に基づい
て制御することができる。
【００４４】請求項９記載のパワーデバイスの制御装置
によれば、第２の制御可能半導体素子の主電流を電圧信
号に変換し、アナログ信号出力手段により当該電圧信号
が指示する主電流の値をアナログ信号として第２の制御
信号発生手段にフィードバックすることができる。
によれば、第２の制御可能半導体素子の主電流を電圧信
号に変換し、アナログ信号出力手段により当該電圧信号
が指示する主電流の値をアナログ信号として第２の制御
信号発生手段にフィードバックすることができる。
【００４５】請求項１０記載のパワーデバイスの制御装
置によれば、アナログ信号出力手段を、遅延信号を発生
する遅延信号発生手段と、電圧信号の伝達経路を開閉す
るゲート素子と、当該ゲート素子の出力端と第２の電源
電位の間に介挿されたキャパシタンスとで構成すること
ができる。
置によれば、アナログ信号出力手段を、遅延信号を発生
する遅延信号発生手段と、電圧信号の伝達経路を開閉す
るゲート素子と、当該ゲート素子の出力端と第２の電源
電位の間に介挿されたキャパシタンスとで構成すること
ができる。
【００４６】請求項１１記載のパワーデバイスの制御装
置によれば、第２の動作異常検出手段により、第２の半
導体回路の動作異常を検出することができ、異常指示信
号識別手段により、第３の異常指示信号を発生する第２
および第３の異常指示信号を識別して、当該識別結果を
入力信号の発生のための回路にフィードバックさせるこ
とができる。
置によれば、第２の動作異常検出手段により、第２の半
導体回路の動作異常を検出することができ、異常指示信
号識別手段により、第３の異常指示信号を発生する第２
および第３の異常指示信号を識別して、当該識別結果を
入力信号の発生のための回路にフィードバックさせるこ
とができる。
【００４７】請求項１２記載のパワーデバイスの制御装
置によれば、入力インターロック手段により、第１と第
２の制御信号のそれぞれの発生タイミングを検出し、第
１と第２の制御信号が同時に出力されることが防止され
る。
置によれば、入力インターロック手段により、第１と第
２の制御信号のそれぞれの発生タイミングを検出し、第
１と第２の制御信号が同時に出力されることが防止され
る。
【００４８】請求項１３記載のパワーデバイスの制御装
置によれば、ＰＷＭ信号生成手段により第１、第２の制
御可能半導体素子のいずれか一方をＯＮ状態にする信号
パターンの発生が可能となる。
置によれば、ＰＷＭ信号生成手段により第１、第２の制
御可能半導体素子のいずれか一方をＯＮ状態にする信号
パターンの発生が可能となる。
【００４９】請求項１４記載のパワーデバイスの制御装
置によれば、請求項１ないし１３に記載のパワーデバイ
スの制御装置を、単一または複数の半導体基板上に集積
し、単一の動作電源によって駆動することで、装置の小
型化が可能となる。
置によれば、請求項１ないし１３に記載のパワーデバイ
スの制御装置を、単一または複数の半導体基板上に集積
し、単一の動作電源によって駆動することで、装置の小
型化が可能となる。
【００５０】請求項１５記載のモータの駆動制御装置に
よれば、第１と第２の主電源電位の間に介挿された前記
第１と第２の半導体回路の直列接続と、コンバータ回路
と、モータの電気制動を行なう制動回路と、請求項１４
の集積化された制御装置をモジュール化して備えたモー
タの駆動制御装置を得ることができる。
よれば、第１と第２の主電源電位の間に介挿された前記
第１と第２の半導体回路の直列接続と、コンバータ回路
と、モータの電気制動を行なう制動回路と、請求項１４
の集積化された制御装置をモジュール化して備えたモー
タの駆動制御装置を得ることができる。
【００５１】請求項１６記載のモータの駆動制御装置に
よれば、駆動制御装置の力率を改善するためのアクティ
ブフィルタ回路を有したモータの駆動制御装置を得るこ
とができる。
よれば、駆動制御装置の力率を改善するためのアクティ
ブフィルタ回路を有したモータの駆動制御装置を得るこ
とができる。
【００５２】請求項１７記載のモータの駆動制御装置に
よれば、交流電源から請求項１４の制御装置のための電
力を供給する電源回路を有したモータの駆動制御装置を
得ることができる。
よれば、交流電源から請求項１４の制御装置のための電
力を供給する電源回路を有したモータの駆動制御装置を
得ることができる。
【００５３】請求項１８記載のモータの駆動制御装置に
よれば、チャージポンプ回路に第２のダイオードを備え
ることで、第１の半導体回路の第１の制御可能半導体素
子の制御電極の電位が、第２の半導体回路の動作時に発
生する電気誘導によって高くなることが防止される。
よれば、チャージポンプ回路に第２のダイオードを備え
ることで、第１の半導体回路の第１の制御可能半導体素
子の制御電極の電位が、第２の半導体回路の動作時に発
生する電気誘導によって高くなることが防止される。
【００５４】
＜第１の実施例＞図１は本発明の第１の実施例であるパ
ワーデバイスの制御装置を示す回路構成図である。図１
において、主電源線であるＰ−Ｎ線間に、ＩＧＢＴ（絶
縁ゲート型バイポーラトランジスタ）などのパワーデバ
イスである高耐電圧特性（例えば耐電圧が８００Ｖ以
上）を有するトランジスタＱ１およびＱ２がトーテムポ
ール接続され、トランジスタＱ１およびＱ２にはフリー
ホイールダイオードＤ１およびＤ２が各々逆並列接続さ
れている。ここで、トランジスタＱ１、Ｑ２と後述する
トランジスタＱLVはＮチャネルトランジスタである。
ワーデバイスの制御装置を示す回路構成図である。図１
において、主電源線であるＰ−Ｎ線間に、ＩＧＢＴ（絶
縁ゲート型バイポーラトランジスタ）などのパワーデバ
イスである高耐電圧特性（例えば耐電圧が８００Ｖ以
上）を有するトランジスタＱ１およびＱ２がトーテムポ
ール接続され、トランジスタＱ１およびＱ２にはフリー
ホイールダイオードＤ１およびＤ２が各々逆並列接続さ
れている。ここで、トランジスタＱ１、Ｑ２と後述する
トランジスタＱLVはＮチャネルトランジスタである。
【００５５】トーテムポール接続されたトランジスタＱ
１のエミッタ電極とトランジスタＱ２のコレクタ電極と
の間の接続点Ｕには誘導負荷の一端が接続され、該負荷
の他端は、Ｐ−Ｎ線間に直列に接続されたキャパシタＣ
Ｄ１およびＣＤ２の接続点に接続されている。なお、主
電源線のＰ線は電源電位ＶCCに接続され、Ｎ線は接地電
位ＧＮＤに接続されている。
１のエミッタ電極とトランジスタＱ２のコレクタ電極と
の間の接続点Ｕには誘導負荷の一端が接続され、該負荷
の他端は、Ｐ−Ｎ線間に直列に接続されたキャパシタＣ
Ｄ１およびＣＤ２の接続点に接続されている。なお、主
電源線のＰ線は電源電位ＶCCに接続され、Ｎ線は接地電
位ＧＮＤに接続されている。
【００５６】トランジスタＱ１およびＱ２は、各々異な
る制御信号ＳQ1およびＳQ2に基づき駆動制御される。こ
こで、制御信号ＳQ1は主電源電位ＶCCを基準にした信号
であり、制御信号ＳQ2は接地電位ＧＮＤを基準にした信
号である。
る制御信号ＳQ1およびＳQ2に基づき駆動制御される。こ
こで、制御信号ＳQ1は主電源電位ＶCCを基準にした信号
であり、制御信号ＳQ2は接地電位ＧＮＤを基準にした信
号である。
【００５７】次に、トランジスタＱ１およびＱ２を制御
するための制御装置α１の構成について説明する。制御
装置α１はマイクロコンピュータ等を用いた外部制御装
置６に接続されている。外部制御装置６は第２内部制御
回路４に接続され、第２内部制御回路４はレベルシフト
回路５およびトランジスタＱ２のゲート電極に接続され
ている。
するための制御装置α１の構成について説明する。制御
装置α１はマイクロコンピュータ等を用いた外部制御装
置６に接続されている。外部制御装置６は第２内部制御
回路４に接続され、第２内部制御回路４はレベルシフト
回路５およびトランジスタＱ２のゲート電極に接続され
ている。
【００５８】また、制御装置α１を動作させるために制
御電源ＰＳから電圧Ｖ1 が与えられる。なお、外部制御
装置６および第２内部制御回路４およびレベルシフト回
路５の基準電位は接地電位ＧＮＤである。
御電源ＰＳから電圧Ｖ1 が与えられる。なお、外部制御
装置６および第２内部制御回路４およびレベルシフト回
路５の基準電位は接地電位ＧＮＤである。
【００５９】レベルシフト回路５は第１内部制御回路３
に接続され、第１内部制御回路３はトランジスタＱ１の
ゲート電極に接続されている。また、第１内部制御回路
３にはチャージポンプ回路７が接続されている。なお、
内部制御回路３は接続点Ｕの電位を基準電位とする。
に接続され、第１内部制御回路３はトランジスタＱ１の
ゲート電極に接続されている。また、第１内部制御回路
３にはチャージポンプ回路７が接続されている。なお、
内部制御回路３は接続点Ｕの電位を基準電位とする。
【００６０】チャージポンプ回路７の構成は、高耐電圧
特性（例えば耐電圧が８００Ｖ以上）を有するダイオー
ドＤＰとキャパシタ（コンデンサ）ＣＰからなり、ダイ
オードＤＰの正電極は電圧Ｖ1 の電源ラインに接続さ
れ、負電極は第１内部制御回路３に接続されている。キ
ャパシタＣＰはダイオードＤＰの負電極と接続点Ｕとの
間に接続されている。
特性（例えば耐電圧が８００Ｖ以上）を有するダイオー
ドＤＰとキャパシタ（コンデンサ）ＣＰからなり、ダイ
オードＤＰの正電極は電圧Ｖ1 の電源ラインに接続さ
れ、負電極は第１内部制御回路３に接続されている。キ
ャパシタＣＰはダイオードＤＰの負電極と接続点Ｕとの
間に接続されている。
【００６１】チャージポンプ回路７の動作は次の通りで
ある。すなわち、トランジスタＱ１がＯＦＦ状態、トラ
ンジスタＱ２がＯＮ状態になっているとき、接続点Ｕの
電位は接地電位ＧＮＤに近い電位となる。このため、制
御電源ＰＳからダイオードＤＰ、キャパシタＣＰ、トラ
ンジスタＱ２を介して接地電位ＧＮＤに電流が流れる。
この電流の一部はキャパシタＣＰの充電電流となり、キ
ャパシタＣＰの両端には充電された電荷に応じた電圧が
発生する。ここにおいて、ダイオードＤＰにおける順方
向電圧降下は小さいため、キャパシタＣＰの両端電圧は
ほぼ制御電源ＰＳの発生電圧となる。したがって、第１
内部制御回路３には、制御電源ＰＳの発生電圧に相当す
る電圧が印加されることになる。
ある。すなわち、トランジスタＱ１がＯＦＦ状態、トラ
ンジスタＱ２がＯＮ状態になっているとき、接続点Ｕの
電位は接地電位ＧＮＤに近い電位となる。このため、制
御電源ＰＳからダイオードＤＰ、キャパシタＣＰ、トラ
ンジスタＱ２を介して接地電位ＧＮＤに電流が流れる。
この電流の一部はキャパシタＣＰの充電電流となり、キ
ャパシタＣＰの両端には充電された電荷に応じた電圧が
発生する。ここにおいて、ダイオードＤＰにおける順方
向電圧降下は小さいため、キャパシタＣＰの両端電圧は
ほぼ制御電源ＰＳの発生電圧となる。したがって、第１
内部制御回路３には、制御電源ＰＳの発生電圧に相当す
る電圧が印加されることになる。
【００６２】次にトランジスタＱ１がＯＮ状態、トラン
ジスタＱ２がＯＦＦ状態になると、接続点Ｕの電位は、
ほぼ電源電圧ＶCCに等しい電位となる。また、ダイオー
ドＤＰとキャパシタＣＰとの接続点の電位は、キャパシ
タＣＰの両端電圧分だけ、接続点Ｕの電位よりも高い電
位となる。既述したようにキャパシタＣＰの両端電圧は
ほぼ制御電源ＰＳの発生電圧に等しくなっている。この
ため、第１内部制御回路３には、制御電源ＰＳの発生電
圧に相当する電圧が印加されることになる。なお、第１
内部制御回路３に電源電力を供給することによってキャ
パシタＣＰはある程度放電するが、再びトランジスタＱ
１がＯＦＦ状態、トランジスタＱ２がＯＮ状態になるこ
とによってその放電電荷を補償する充電が制御電源ＰＳ
によってなされる。
ジスタＱ２がＯＦＦ状態になると、接続点Ｕの電位は、
ほぼ電源電圧ＶCCに等しい電位となる。また、ダイオー
ドＤＰとキャパシタＣＰとの接続点の電位は、キャパシ
タＣＰの両端電圧分だけ、接続点Ｕの電位よりも高い電
位となる。既述したようにキャパシタＣＰの両端電圧は
ほぼ制御電源ＰＳの発生電圧に等しくなっている。この
ため、第１内部制御回路３には、制御電源ＰＳの発生電
圧に相当する電圧が印加されることになる。なお、第１
内部制御回路３に電源電力を供給することによってキャ
パシタＣＰはある程度放電するが、再びトランジスタＱ
１がＯＦＦ状態、トランジスタＱ２がＯＮ状態になるこ
とによってその放電電荷を補償する充電が制御電源ＰＳ
によってなされる。
【００６３】以上のようにトランジスタＱ１，Ｑ２が交
互にＯＮ状態となり、それによって接続点Ｕの電位が電
源電圧ＶCCと接地電位ＧＮＤとの間で変動しても、接続
点Ｕに対して相対的にほぼ一定の電圧だけ高い電位がチ
ャージポンプ回路７から第１内部制御回路３に供給され
る。
互にＯＮ状態となり、それによって接続点Ｕの電位が電
源電圧ＶCCと接地電位ＧＮＤとの間で変動しても、接続
点Ｕに対して相対的にほぼ一定の電圧だけ高い電位がチ
ャージポンプ回路７から第１内部制御回路３に供給され
る。
【００６４】このように、チャージポンプ回路７を用い
れば、低電位部に設けられた制御電源ＰＳによって高電
位部および低電位部の制御回路、すなわち第１内部制御
回路３および第２内部制御回路４を動作させ、トランジ
スタＱ１およびＱ２を制御できるので、制御電源の単電
源化が図れる。
れば、低電位部に設けられた制御電源ＰＳによって高電
位部および低電位部の制御回路、すなわち第１内部制御
回路３および第２内部制御回路４を動作させ、トランジ
スタＱ１およびＱ２を制御できるので、制御電源の単電
源化が図れる。
【００６５】次に制御装置α１の動作について図１〜図
３を用いて説明する。図１に示すように、外部制御装置
６からは、トランジスタＱ１およびＱ２を交互に駆動し
てスイッチング動作させるためのパルス信号が入力信号
ＳINとして第２内部制御回路４に与えられる。第２内部
制御回路４は入力信号ＳINを受けて、レベルシフト回路
５を駆動制御する制御信号ＳLVを与えるとともに、トラ
ンジスタＱ２のゲート電極に制御信号ＳQ2を与える。
３を用いて説明する。図１に示すように、外部制御装置
６からは、トランジスタＱ１およびＱ２を交互に駆動し
てスイッチング動作させるためのパルス信号が入力信号
ＳINとして第２内部制御回路４に与えられる。第２内部
制御回路４は入力信号ＳINを受けて、レベルシフト回路
５を駆動制御する制御信号ＳLVを与えるとともに、トラ
ンジスタＱ２のゲート電極に制御信号ＳQ2を与える。
【００６６】ここで、トランジスタＱ１、Ｑ２、ダイオ
ードＤＰおよび後述するトランジスタＱLV（図２）の耐
電圧は、主電源電位が８００Ｖであるならば、トランジ
スタＱ１のＯＮ・ＯＦＦ動作時に発生するオーバーシュ
ート電圧を考慮して１２００Ｖ程度の耐電圧が必要であ
る。
ードＤＰおよび後述するトランジスタＱLV（図２）の耐
電圧は、主電源電位が８００Ｖであるならば、トランジ
スタＱ１のＯＮ・ＯＦＦ動作時に発生するオーバーシュ
ート電圧を考慮して１２００Ｖ程度の耐電圧が必要であ
る。
【００６７】＜第２内部制御回路４＞図２は第２内部制
御回路４およびレベルシフト回路５の回路構成を示す図
である。図２において、第２内部制御回路４は信号受送
信論理回路ＳＤとショットパルス発生回路ＳＳとで構成
されている。信号受送信論理回路ＳＤは論理回路を有
し、与えられた入力信号ＳINがトランジスタＱ１に与え
られるべき信号であるか、トランジスタＱ２に与えられ
るべき信号であるかを判定し、入力信号ＳINが前者であ
る場合は、ショットパルス発生回路ＳＳに対してレベル
シフト回路５に向けて、入力信号ＳINに基づいたショッ
トパルスＳＰを送信するように指示を与え、ショットパ
ルスＳＰは、ドライバ回路ＤＲLVを介してレベルシフト
回路５に制御信号ＳLVとして与えられる。一方、入力信
号ＳINが後者である場合は、ドライバ回路ＤＲQ2を介し
てトランジスタＱ２に制御信号ＳQ2を与える。
御回路４およびレベルシフト回路５の回路構成を示す図
である。図２において、第２内部制御回路４は信号受送
信論理回路ＳＤとショットパルス発生回路ＳＳとで構成
されている。信号受送信論理回路ＳＤは論理回路を有
し、与えられた入力信号ＳINがトランジスタＱ１に与え
られるべき信号であるか、トランジスタＱ２に与えられ
るべき信号であるかを判定し、入力信号ＳINが前者であ
る場合は、ショットパルス発生回路ＳＳに対してレベル
シフト回路５に向けて、入力信号ＳINに基づいたショッ
トパルスＳＰを送信するように指示を与え、ショットパ
ルスＳＰは、ドライバ回路ＤＲLVを介してレベルシフト
回路５に制御信号ＳLVとして与えられる。一方、入力信
号ＳINが後者である場合は、ドライバ回路ＤＲQ2を介し
てトランジスタＱ２に制御信号ＳQ2を与える。
【００６８】＜レベルシフト回路５＞レベルシフト回路
５はカレントミラー回路ＣＭと高耐電圧特性（例えば耐
電圧が８００Ｖ以上）を有するトランジスタＱLVとで構
成されている。カレントミラー回路ＣＭは、コレクタ電
極とゲート電極とが接続されたトランジスタＱC1と、ト
ランジスタＱC1のコレクタ電極にゲート電極が接続され
たトランジスタＱC2とを有し、トランジスタＱC1のコレ
クタ電極はショットパルス発生回路ＳＳに接続され、ト
ランジスタＱC2のコレクタ電極はトランジスタＱLVのエ
ミッタ電極に接続されている。なお、トランジスタＱC1
のコレクタ電極は、ドライバー回路ＤＲLVの出力に接続
される場合もある。
５はカレントミラー回路ＣＭと高耐電圧特性（例えば耐
電圧が８００Ｖ以上）を有するトランジスタＱLVとで構
成されている。カレントミラー回路ＣＭは、コレクタ電
極とゲート電極とが接続されたトランジスタＱC1と、ト
ランジスタＱC1のコレクタ電極にゲート電極が接続され
たトランジスタＱC2とを有し、トランジスタＱC1のコレ
クタ電極はショットパルス発生回路ＳＳに接続され、ト
ランジスタＱC2のコレクタ電極はトランジスタＱLVのエ
ミッタ電極に接続されている。なお、トランジスタＱC1
のコレクタ電極は、ドライバー回路ＤＲLVの出力に接続
される場合もある。
【００６９】第２内部制御回路４から与えられた制御信
号（パルス）ＳLVによりトランジスタＱLVがＯＮ状態に
なると、第１内部制御回路３に対して「シフト済パル
ス」としてのレベルシフト信号ＬＶが与えられる。な
お、この場合のレベルシフト信号ＬＶは接地電位ＧＮＤ
で規定される低電位信号（以後、低電位信号を「Ｌ」、
高電位信号を「Ｈ」と呼称）として与えられる。
号（パルス）ＳLVによりトランジスタＱLVがＯＮ状態に
なると、第１内部制御回路３に対して「シフト済パル
ス」としてのレベルシフト信号ＬＶが与えられる。な
お、この場合のレベルシフト信号ＬＶは接地電位ＧＮＤ
で規定される低電位信号（以後、低電位信号を「Ｌ」、
高電位信号を「Ｈ」と呼称）として与えられる。
【００７０】カレントミラー回路ＣＭを設ける理由につ
いて以下に説明する。トランジスタＱLVがＯＮ状態にあ
るとき、トランジスタＱLVにかかる電圧は一定でも、ト
ランジスタＱLVを流れる電流が変動して、トランジスタ
ＱLVに熱的なストレスを与え、特性を劣化させて素子と
しての寿命を縮める場合がある。そこで、接地電位とト
ランジスタＱLVのエミッタ電極との間にカレントミラー
回路ＣＭを設けることによって、トランジスタＱC1に流
れる電流を制約し、トランジスタＱLVを流れる電流を制
限することができ、トランジスタＱLVに加わる熱的なス
トレスを低減することができる。
いて以下に説明する。トランジスタＱLVがＯＮ状態にあ
るとき、トランジスタＱLVにかかる電圧は一定でも、ト
ランジスタＱLVを流れる電流が変動して、トランジスタ
ＱLVに熱的なストレスを与え、特性を劣化させて素子と
しての寿命を縮める場合がある。そこで、接地電位とト
ランジスタＱLVのエミッタ電極との間にカレントミラー
回路ＣＭを設けることによって、トランジスタＱC1に流
れる電流を制約し、トランジスタＱLVを流れる電流を制
限することができ、トランジスタＱLVに加わる熱的なス
トレスを低減することができる。
【００７１】＜第１内部制御回路３＞第１内部制御回路
３の回路構成の一例を図３に示す。図３に示すように第
１内部制御回路３は、抵抗Ｒ、インバータＩＧを含んで
構成されている。レベルシフト回路５はダイオードＤＰ
の負電極に接続され、抵抗ＲはダイオードＤＰの負電極
とレベルシフト回路５の間に介挿され、抵抗Ｒとレベル
シフト回路５との間の接続点ＮＤには、キャパシタＣＰ
に並列に接続されたインバータＩＧの入力が接続されて
いる。
３の回路構成の一例を図３に示す。図３に示すように第
１内部制御回路３は、抵抗Ｒ、インバータＩＧを含んで
構成されている。レベルシフト回路５はダイオードＤＰ
の負電極に接続され、抵抗ＲはダイオードＤＰの負電極
とレベルシフト回路５の間に介挿され、抵抗Ｒとレベル
シフト回路５との間の接続点ＮＤには、キャパシタＣＰ
に並列に接続されたインバータＩＧの入力が接続されて
いる。
【００７２】キャパシタＣＰは制御電源ＳＰによって充
電されるので、インバータＩＧの信号電位「Ｈ」および
「Ｌ」は、キャパシタＣＰに充電される電圧によって決
定される。
電されるので、インバータＩＧの信号電位「Ｈ」および
「Ｌ」は、キャパシタＣＰに充電される電圧によって決
定される。
【００７３】ここで、レベルシフト回路５からレベルシ
フト信号ＬＶが与えられると、接続点ＮＤの電位は
「Ｌ」となり、インバータＩＧの出力信号は「Ｈ」とし
てドライバ回路ＤＲQ1に与えられ、ドライバ回路ＤＲQ1
を介して制御信号ＳQ1が「Ｈ」としてトランジスタＱ１
に与えられ、トランジスタＱ１がＯＮ状態になる。
フト信号ＬＶが与えられると、接続点ＮＤの電位は
「Ｌ」となり、インバータＩＧの出力信号は「Ｈ」とし
てドライバ回路ＤＲQ1に与えられ、ドライバ回路ＤＲQ1
を介して制御信号ＳQ1が「Ｈ」としてトランジスタＱ１
に与えられ、トランジスタＱ１がＯＮ状態になる。
【００７４】このインバータＩＧの最も簡単な構成は、
例えばＰチャネルＭＯＳトランジスタのソース電極をダ
イオードＤＰの負電極に接続し、ドレイン電極をドライ
バ回路ＤＲQ1に接続することで得ることができる。この
場合、レベルシフト回路５から与えられる「Ｎ」のレベ
ルシフト信号ＬＶをＰチャネルＭＯＳトランジスタのゲ
ート電極に与えることにより、ＰチャネルＭＯＳトラン
ジスタがＯＮ状態となって、「Ｈ」の出力信号がドライ
バ回路ＤＲQ1に与えられることになる。
例えばＰチャネルＭＯＳトランジスタのソース電極をダ
イオードＤＰの負電極に接続し、ドレイン電極をドライ
バ回路ＤＲQ1に接続することで得ることができる。この
場合、レベルシフト回路５から与えられる「Ｎ」のレベ
ルシフト信号ＬＶをＰチャネルＭＯＳトランジスタのゲ
ート電極に与えることにより、ＰチャネルＭＯＳトラン
ジスタがＯＮ状態となって、「Ｈ」の出力信号がドライ
バ回路ＤＲQ1に与えられることになる。
【００７５】なお、図３においてトランジスタＱ１のゲ
ート電極に正電極を、ダイオードＤＰの負電極に負電極
を接続されたダイオードＰＵＤが設けられている。これ
は、チャージポンプ回路７の動作において、トランジス
タＱ２をＯＮ状態にするときに、トランジスタＱ１のゲ
ート電極が誘導を受け、ゲート電極の電位が浮き上がっ
てトランジスタＱ１も同時にＯＮ状態になり、Ｐ−Ｎ線
間が短絡状態になることを防止するために、ゲート電極
の電位を固定するために設けられたダイオードであっ
て、チャージポンプ回路７を有する場合に有効な構成で
ある。すなわち、トランジスタＱ２がＯＮ状態であると
きに、トランジスタＱ１のゲート電極が誘導を受けてそ
のゲート電極の電位が浮き上がろうとした場合、そのゲ
ート電位が高くなってその誘導電荷がダイオードＰＵＤ
を介して放電され、それによってゲート電極の電位上昇
が防止される。
ート電極に正電極を、ダイオードＤＰの負電極に負電極
を接続されたダイオードＰＵＤが設けられている。これ
は、チャージポンプ回路７の動作において、トランジス
タＱ２をＯＮ状態にするときに、トランジスタＱ１のゲ
ート電極が誘導を受け、ゲート電極の電位が浮き上がっ
てトランジスタＱ１も同時にＯＮ状態になり、Ｐ−Ｎ線
間が短絡状態になることを防止するために、ゲート電極
の電位を固定するために設けられたダイオードであっ
て、チャージポンプ回路７を有する場合に有効な構成で
ある。すなわち、トランジスタＱ２がＯＮ状態であると
きに、トランジスタＱ１のゲート電極が誘導を受けてそ
のゲート電極の電位が浮き上がろうとした場合、そのゲ
ート電位が高くなってその誘導電荷がダイオードＰＵＤ
を介して放電され、それによってゲート電極の電位上昇
が防止される。
【００７６】＜第１の実施例の特徴的作用および効果＞
以上説明したように、本発明の第１の実施例のパワーデ
バイスの制御装置α１は、高耐電圧特性（例えば耐電圧
が８００Ｖ以上）を有するトランジスタを用いて構成し
たレベルシフト回路５により、電源電位ＶCCを基準電位
とする高電位部にあるトランジスタＱ１に、接地電位Ｇ
ＮＤを基準電位とする低電位部から制御信号を与えるこ
とができるので、高電位部と低電位部との間にホトカプ
ラなどを用いた絶縁手段を設ける必要がなくなり、制御
信号に対するトランジスタＱ１の応答性を高めることが
できる。
以上説明したように、本発明の第１の実施例のパワーデ
バイスの制御装置α１は、高耐電圧特性（例えば耐電圧
が８００Ｖ以上）を有するトランジスタを用いて構成し
たレベルシフト回路５により、電源電位ＶCCを基準電位
とする高電位部にあるトランジスタＱ１に、接地電位Ｇ
ＮＤを基準電位とする低電位部から制御信号を与えるこ
とができるので、高電位部と低電位部との間にホトカプ
ラなどを用いた絶縁手段を設ける必要がなくなり、制御
信号に対するトランジスタＱ１の応答性を高めることが
できる。
【００７７】また、高電位部の各種回路を駆動する電源
としてチャージポンプ回路を用いるので、高電位部用に
絶縁された電源を設ける必要がなくなり、電源供給部を
小型化でき、消費電力を低減することができる。
としてチャージポンプ回路を用いるので、高電位部用に
絶縁された電源を設ける必要がなくなり、電源供給部を
小型化でき、消費電力を低減することができる。
【００７８】＜第２の実施例＞図４は本発明の第２の実
施例であるパワーデバイスの制御装置の回路構成を示す
図である。図４において、基本的な構成は図１に示した
第１の実施例と同様であるが、第１の実施例が、トーテ
ムポール接続されたトランジスタＱ１およびＱ２を交互
に動作させて、誘導負荷８の電流制御を行っていたのに
対し、本実施例ではトランジスタＱ２の代わりに、高耐
電圧（例えば耐電圧が８００Ｖ以上）特性を有するダイ
オードＤＨが設けられ、該ダイオードに並列に誘導負荷
８が接続され、制御装置α２がトランジスタＱ１に接続
されている。
施例であるパワーデバイスの制御装置の回路構成を示す
図である。図４において、基本的な構成は図１に示した
第１の実施例と同様であるが、第１の実施例が、トーテ
ムポール接続されたトランジスタＱ１およびＱ２を交互
に動作させて、誘導負荷８の電流制御を行っていたのに
対し、本実施例ではトランジスタＱ２の代わりに、高耐
電圧（例えば耐電圧が８００Ｖ以上）特性を有するダイ
オードＤＨが設けられ、該ダイオードに並列に誘導負荷
８が接続され、制御装置α２がトランジスタＱ１に接続
されている。
【００７９】ここで、ダイオードＤＨの耐電圧は、主電
源電位が８００Ｖであるならば、トランジスタＱ１のＯ
Ｎ・ＯＦＦ動作時に発生するオーバーシュート電圧を考
慮して１２００Ｖ程度の耐電圧が好ましい。
源電位が８００Ｖであるならば、トランジスタＱ１のＯ
Ｎ・ＯＦＦ動作時に発生するオーバーシュート電圧を考
慮して１２００Ｖ程度の耐電圧が好ましい。
【００８０】この回路構成において、トランジスタＱ１
をＯＮ状態にした場合には、Ｕ−Ｎ線間に接地電位ＧＮ
Ｄを基準電位として主電源電位ＶCCが印加され、誘導負
荷８に電流が供給され、トランジスタＱ１をＯＦＦ状態
にした場合には、Ｕ−Ｎ線間の電位差がなくなり、誘導
負荷８への電流供給が止まる。このように、トランジス
タＱ１のスイッチイング動作だけでも、誘導負荷８の電
流制御を行うことが可能である。
をＯＮ状態にした場合には、Ｕ−Ｎ線間に接地電位ＧＮ
Ｄを基準電位として主電源電位ＶCCが印加され、誘導負
荷８に電流が供給され、トランジスタＱ１をＯＦＦ状態
にした場合には、Ｕ−Ｎ線間の電位差がなくなり、誘導
負荷８への電流供給が止まる。このように、トランジス
タＱ１のスイッチイング動作だけでも、誘導負荷８の電
流制御を行うことが可能である。
【００８１】また、この回路構成ではトランジスタＱ２
が存在しないので、図２に示した、トランジスタＱ２を
駆動させるためのドライバ回路ＤＲQ2も不要となり、信
号受送信論理回路ＳＤにはトランジスタＱ２に制御信号
ＳQ2を与える機能も不要となる。
が存在しないので、図２に示した、トランジスタＱ２を
駆動させるためのドライバ回路ＤＲQ2も不要となり、信
号受送信論理回路ＳＤにはトランジスタＱ２に制御信号
ＳQ2を与える機能も不要となる。
【００８２】＜第２の実施例の特徴的作用および効果＞
なお、本実施例においても、第１の実施例のパワーデバ
イスの制御装置と同様に、パワーデバイスの応答性の向
上や、消費電力を低減を図ることができる。
なお、本実施例においても、第１の実施例のパワーデバ
イスの制御装置と同様に、パワーデバイスの応答性の向
上や、消費電力を低減を図ることができる。
【００８３】＜第３の実施例＞図５は本発明の第３の実
施例であるパワーデバイスの制御装置の回路構成を示す
図である。図５において、主電源線であるＰ−Ｎ線間に
設けられたトランジスタＱ１およびＱ２の構成、動作な
どは第１の実施例と同様なので、説明を省略する。ここ
で、トランジスタＱ１、Ｑ２と後述するトランジスタＱ
LV1 、ＱLV2 はＮチャネルトランジスタである。
施例であるパワーデバイスの制御装置の回路構成を示す
図である。図５において、主電源線であるＰ−Ｎ線間に
設けられたトランジスタＱ１およびＱ２の構成、動作な
どは第１の実施例と同様なので、説明を省略する。ここ
で、トランジスタＱ１、Ｑ２と後述するトランジスタＱ
LV1 、ＱLV2 はＮチャネルトランジスタである。
【００８４】また、トランジスタＱ１、Ｑ２、ダイオー
ドＤＰおよびトランジスタＱLV1 、ＱLV2 の耐電圧は、
主電源電位が８００Ｖであるならば、トランジスタＱ１
のＯＮ・ＯＦＦ動作時に発生するオーバーシュート電圧
を考慮して１２００Ｖ程度の耐電圧が好ましい。
ドＤＰおよびトランジスタＱLV1 、ＱLV2 の耐電圧は、
主電源電位が８００Ｖであるならば、トランジスタＱ１
のＯＮ・ＯＦＦ動作時に発生するオーバーシュート電圧
を考慮して１２００Ｖ程度の耐電圧が好ましい。
【００８５】次に、トランジスタＱ１およびＱ２を制御
するための制御装置α３の構成について説明する。制御
装置α３はマイクロコンピュータ等を用いた外部制御装
置６に接続されている。外部制御装置６は第２内部制御
回路４Ａに接続され、第２内部制御回路４Ａはレベルシ
フト回路５ＡおよびトランジスタＱ２のゲート電極に接
続されている。また、第２内部制御回路４Ａを動作させ
るために制御電源ＰＳから電圧Ｖ1 が与えられる。な
お、外部制御装置６および第２内部制御回路４Ａおよび
レベルシフト回路５Ａの基準電位は接地電位ＧＮＤであ
る。
するための制御装置α３の構成について説明する。制御
装置α３はマイクロコンピュータ等を用いた外部制御装
置６に接続されている。外部制御装置６は第２内部制御
回路４Ａに接続され、第２内部制御回路４Ａはレベルシ
フト回路５ＡおよびトランジスタＱ２のゲート電極に接
続されている。また、第２内部制御回路４Ａを動作させ
るために制御電源ＰＳから電圧Ｖ1 が与えられる。な
お、外部制御装置６および第２内部制御回路４Ａおよび
レベルシフト回路５Ａの基準電位は接地電位ＧＮＤであ
る。
【００８６】レベルシフト回路５Ａは第１内部制御回路
３Ａに接続され、第１内部制御回路３Ａはトランジスタ
Ｑ１のゲート電極に接続されている。また、第１内部制
御回路３Ａにはチャージポンプ回路７が接続されてい
る。なお、内部制御回路３Ａは接続点Ｕの電位を基準電
位とするように接続されている。チャージポンプ回路７
の構成および動作は、第１の実施例と同様なので説明は
省略する。
３Ａに接続され、第１内部制御回路３Ａはトランジスタ
Ｑ１のゲート電極に接続されている。また、第１内部制
御回路３Ａにはチャージポンプ回路７が接続されてい
る。なお、内部制御回路３Ａは接続点Ｕの電位を基準電
位とするように接続されている。チャージポンプ回路７
の構成および動作は、第１の実施例と同様なので説明は
省略する。
【００８７】次に制御装置α３の動作について図５〜図
９を用いて説明する。図５に示すように、外部制御装置
６からは、トランジスタＱ１およびＱ２を交互に駆動し
てスイッチング動作させるためのパルス信号が入力信号
ＳINとして第２内部制御回路４Ａに与えられる。第２内
部制御回路４Ａは入力信号ＳINを受けて、レベルシフト
回路５Ａを駆動制御する制御信号ＳLV1 およびＳLV2 を
与えるとともに、トランジスタＱ２のゲート電極に制御
信号ＳQ2を与える。
９を用いて説明する。図５に示すように、外部制御装置
６からは、トランジスタＱ１およびＱ２を交互に駆動し
てスイッチング動作させるためのパルス信号が入力信号
ＳINとして第２内部制御回路４Ａに与えられる。第２内
部制御回路４Ａは入力信号ＳINを受けて、レベルシフト
回路５Ａを駆動制御する制御信号ＳLV1 およびＳLV2 を
与えるとともに、トランジスタＱ２のゲート電極に制御
信号ＳQ2を与える。
【００８８】＜第２内部制御回路４Ａ＞図６に第２内部
制御回路４Ａおよびレベルシフト回路５Ａの回路構成図
を示す。図６において、第２内部制御回路４Ａは信号受
送信論理回路ＳＤＡとショットパルス発生回路ＳＳ１お
よびＳＳ２とで構成されている。信号受送信論理回路Ｓ
ＤＡは論理回路を有し、与えられた入力信号ＳINがトラ
ンジスタＱ１に与えられるべき信号であるか、トランジ
スタＱ２に与えられるべき信号であるかを判定し、入力
信号ＳINが前者である場合は、ショットパルス発生回路
ＳＳ１あるいはＳＳ２に対して、入力信号ＳINに基づい
たショットパルスＳＰ１あるいはＳＰ２を、レベルシフ
ト回路５Ａに向けて送信するように指示を与える。ショ
ットパルスＳＰ１は、ドライバ回路ＤＲLV1 を介してレ
ベルシフト回路５Ａに制御信号ＳLV1 として与えられ、
ショットパルスＳＰ２は、ドライバ回路ＤＲLV2 を介し
てレベルシフト回路５Ａに制御信号ＳLV2 として与えら
れる。
制御回路４Ａおよびレベルシフト回路５Ａの回路構成図
を示す。図６において、第２内部制御回路４Ａは信号受
送信論理回路ＳＤＡとショットパルス発生回路ＳＳ１お
よびＳＳ２とで構成されている。信号受送信論理回路Ｓ
ＤＡは論理回路を有し、与えられた入力信号ＳINがトラ
ンジスタＱ１に与えられるべき信号であるか、トランジ
スタＱ２に与えられるべき信号であるかを判定し、入力
信号ＳINが前者である場合は、ショットパルス発生回路
ＳＳ１あるいはＳＳ２に対して、入力信号ＳINに基づい
たショットパルスＳＰ１あるいはＳＰ２を、レベルシフ
ト回路５Ａに向けて送信するように指示を与える。ショ
ットパルスＳＰ１は、ドライバ回路ＤＲLV1 を介してレ
ベルシフト回路５Ａに制御信号ＳLV1 として与えられ、
ショットパルスＳＰ２は、ドライバ回路ＤＲLV2 を介し
てレベルシフト回路５Ａに制御信号ＳLV2 として与えら
れる。
【００８９】一方、入力信号ＳINが後者である場合は、
ドライバ回路ＤＲQ2を介してトランジスタＱ２に制御信
号ＳQ2を与える。
ドライバ回路ＤＲQ2を介してトランジスタＱ２に制御信
号ＳQ2を与える。
【００９０】次に、入力信号ＳINをショットパルスＳＰ
１とＳＰ２とに分割して送信する理由について説明す
る。第１の実施例では、入力信号ＳINをショットパルス
ＳＰとしてドライバ回路ＤＲLVに与え、該回路を介して
レベルシフト回路に制御信号ＳLVを与え、制御信号ＳLV
が持続する間はトランジスタＱLVをＯＮ状態に保持して
いたが、この方式ではナノ秒（ｎｓｅｃ）から秒（ｓｅ
ｃ）のオーダーの長パルスが入力信号ＳINとして与えら
れた場合、それに応じてトランジスタＱLVも長時間、Ｏ
Ｎ状態に保持されていた。高耐電圧のトランジスタＱLV
は、ＯＮ状態ではコレクタ−エミッタ間電圧の大きな状
態でエミッタ電流を流すことになり、消費電力が非常に
大きくなるだけでなく、トランジスタＱLVに熱的ストレ
スを与え、特性を劣化させてトランジスタＱLVの素子と
しての寿命を縮める場合がある。
１とＳＰ２とに分割して送信する理由について説明す
る。第１の実施例では、入力信号ＳINをショットパルス
ＳＰとしてドライバ回路ＤＲLVに与え、該回路を介して
レベルシフト回路に制御信号ＳLVを与え、制御信号ＳLV
が持続する間はトランジスタＱLVをＯＮ状態に保持して
いたが、この方式ではナノ秒（ｎｓｅｃ）から秒（ｓｅ
ｃ）のオーダーの長パルスが入力信号ＳINとして与えら
れた場合、それに応じてトランジスタＱLVも長時間、Ｏ
Ｎ状態に保持されていた。高耐電圧のトランジスタＱLV
は、ＯＮ状態ではコレクタ−エミッタ間電圧の大きな状
態でエミッタ電流を流すことになり、消費電力が非常に
大きくなるだけでなく、トランジスタＱLVに熱的ストレ
スを与え、特性を劣化させてトランジスタＱLVの素子と
しての寿命を縮める場合がある。
【００９１】図７にトランジスタＱLVの動作のタイミン
グチャートを示す。図７において、制御信号ＳLVが与え
られて、トランジスタＱLVがＯＮ状態になると、コレク
タ−エミッタ間電圧ＶCEは電源電位ＶCC（正確には電源
電位ＶCCよりも僅かに高い電位）から、僅かに電圧降下
した電圧となり、大きなコレクタ−エミッタ間電流ＩCE
が流れる。例えば、電源電位ＶCCが８００Ｖであるなら
ば、ほぼこれに等しい電圧がＶCEとなり、コレクタ−エ
ミッタ間電流ＩCEと電圧ＶCEとの積算値が消費電力とな
る。
グチャートを示す。図７において、制御信号ＳLVが与え
られて、トランジスタＱLVがＯＮ状態になると、コレク
タ−エミッタ間電圧ＶCEは電源電位ＶCC（正確には電源
電位ＶCCよりも僅かに高い電位）から、僅かに電圧降下
した電圧となり、大きなコレクタ−エミッタ間電流ＩCE
が流れる。例えば、電源電位ＶCCが８００Ｖであるなら
ば、ほぼこれに等しい電圧がＶCEとなり、コレクタ−エ
ミッタ間電流ＩCEと電圧ＶCEとの積算値が消費電力とな
る。
【００９２】そこで、本実施例の第２内部制御回路４Ａ
では、長パルスとして与えられた入力信号ＳINの、立ち
上がりおよび立ち下がりを検知して、立ち上がりおよび
立ち下がりの僅かな時間だけ、トランジスタＱLVをＯＮ
状態に保つようにパルス信号ＳＰ１あるいはＳＰ２を与
える機能を有している。
では、長パルスとして与えられた入力信号ＳINの、立ち
上がりおよび立ち下がりを検知して、立ち上がりおよび
立ち下がりの僅かな時間だけ、トランジスタＱLVをＯＮ
状態に保つようにパルス信号ＳＰ１あるいはＳＰ２を与
える機能を有している。
【００９３】一例として図８に、入力信号ＳINに対する
ショットパルスＳＰ１およびＳＰ２の送信のタイミング
チャートを示す。ショットパルスＳＰ１およびＳＰ２は
入力信号ＳINの立ち上がりおよび立ち下がりに対応し
て、僅かな時間だけ送信されている。
ショットパルスＳＰ１およびＳＰ２の送信のタイミング
チャートを示す。ショットパルスＳＰ１およびＳＰ２は
入力信号ＳINの立ち上がりおよび立ち下がりに対応し
て、僅かな時間だけ送信されている。
【００９４】図６において、入力信号ＳINの立ち上がり
を検知した信号受送信論理回路ＳＤＡは、立ち上がり部
分の僅かな時間だけショットパルス発生回路ＳＳ１か
ら、ショットパルスＳＰ１をドライバ回路ＤＲLV1 に向
けて送信させる。また、入力信号ＳINの立ち下がりを検
知した場合は、立ち下がり部分の僅かな時間だけショッ
トパルス発生回路ＳＳ２から、ショットパルスＳＰ２を
ドライバ回路ＤＲLV2 に向けて送信させる。
を検知した信号受送信論理回路ＳＤＡは、立ち上がり部
分の僅かな時間だけショットパルス発生回路ＳＳ１か
ら、ショットパルスＳＰ１をドライバ回路ＤＲLV1 に向
けて送信させる。また、入力信号ＳINの立ち下がりを検
知した場合は、立ち下がり部分の僅かな時間だけショッ
トパルス発生回路ＳＳ２から、ショットパルスＳＰ２を
ドライバ回路ＤＲLV2 に向けて送信させる。
【００９５】＜レベルシフト回路５Ａ＞図６において、
レベルシフト回路５Ａは、ドライバ回路ＤＲLV1 からの
制御信号ＳLV1 が与えられる、高耐電圧特性（例えば耐
電圧が８００Ｖ以上）を有するトランジスタＱLV1 と、
該トランジスタに接続されたカレントミラー回路ＣＭ１
と、ドライバ回路ＤＲLV2 からの制御信号ＳLV2 が与え
られる、高耐電圧特性（例えば耐電圧が８００Ｖ以上）
を有するトランジスタＱLV2 と、該トランジスタＱLV2
に接続されたカレントミラー回路ＣＭ２とを備えて構成
されている。
レベルシフト回路５Ａは、ドライバ回路ＤＲLV1 からの
制御信号ＳLV1 が与えられる、高耐電圧特性（例えば耐
電圧が８００Ｖ以上）を有するトランジスタＱLV1 と、
該トランジスタに接続されたカレントミラー回路ＣＭ１
と、ドライバ回路ＤＲLV2 からの制御信号ＳLV2 が与え
られる、高耐電圧特性（例えば耐電圧が８００Ｖ以上）
を有するトランジスタＱLV2 と、該トランジスタＱLV2
に接続されたカレントミラー回路ＣＭ２とを備えて構成
されている。
【００９６】カレントミラー回路ＣＭ１は、コレクタ電
極とゲート電極とが接続されたトランジスタＱC1と、ト
ランジスタＱC1のコレクタ電極にゲート電極が接続され
たトランジスタＱC2とを有し、トランジスタＱC1のコレ
クタ電極はショットパルス発生回路ＳＳ１に接続され、
トランジスタＱC2のコレクタ電極はトランジスタＱLV1
のエミッタ電極に接続されている。カレントミラー回路
ＣＭ２も同様の構成であり、トランジスタＱC4のコレク
タ電極はトランジスタＱLV2 のエミッタ電極に接続さ
れ、トランジスタＱC3のコレクタ電極はショットパルス
発生回路ＳＳ２に接続されている。
極とゲート電極とが接続されたトランジスタＱC1と、ト
ランジスタＱC1のコレクタ電極にゲート電極が接続され
たトランジスタＱC2とを有し、トランジスタＱC1のコレ
クタ電極はショットパルス発生回路ＳＳ１に接続され、
トランジスタＱC2のコレクタ電極はトランジスタＱLV1
のエミッタ電極に接続されている。カレントミラー回路
ＣＭ２も同様の構成であり、トランジスタＱC4のコレク
タ電極はトランジスタＱLV2 のエミッタ電極に接続さ
れ、トランジスタＱC3のコレクタ電極はショットパルス
発生回路ＳＳ２に接続されている。
【００９７】なお、トランジスタＱC1およびＱC3のコレ
クタ電極は各々、ドライバ回路ＤＲLV1 およびＤＲLV2
の出力に接続される場合もある。
クタ電極は各々、ドライバ回路ＤＲLV1 およびＤＲLV2
の出力に接続される場合もある。
【００９８】第２内部制御回路４Ａから与えられた制御
信号ＳLV1 によりトランジスタＱLV1 がＯＮ状態になる
と、第１内部制御回路３Ａに対して入力信号ＳINの立ち
上がりを示すレベルシフト信号ＬＶ１が与えられ、制御
信号ＳLV2 によりトランジスタＱLV2 がＯＮ状態になる
と、第１内部制御回路３Ａに対して入力信号ＳINの立ち
下がりを示すレベルシフト信号ＬＶ２が与えられる。各
々のレベルシフト信号は同時に与えられることはない。
なお、レベルシフト信号ＬＶ１およびＬＶ２は「Ｌ」と
して与えられる。また、カレントミラー回路ＣＭ１およ
びＣＭ２を設ける理由は第１の実施例と同様である。
信号ＳLV1 によりトランジスタＱLV1 がＯＮ状態になる
と、第１内部制御回路３Ａに対して入力信号ＳINの立ち
上がりを示すレベルシフト信号ＬＶ１が与えられ、制御
信号ＳLV2 によりトランジスタＱLV2 がＯＮ状態になる
と、第１内部制御回路３Ａに対して入力信号ＳINの立ち
下がりを示すレベルシフト信号ＬＶ２が与えられる。各
々のレベルシフト信号は同時に与えられることはない。
なお、レベルシフト信号ＬＶ１およびＬＶ２は「Ｌ」と
して与えられる。また、カレントミラー回路ＣＭ１およ
びＣＭ２を設ける理由は第１の実施例と同様である。
【００９９】＜第１内部制御回路３Ａ＞第１内部制御回
路３Ａの回路構成図を図９に示す。図９に示すように第
１内部制御回路３Ａは、第１の実施例で説明したインバ
ータＩＧ、ドライバ回路ＤＲQ1、抵抗Ｒ、ダイオードＰ
ＵＤの他に、ラッチ回路ＲＳを備えている。ラッチ回路
ＲＳにはレベルシフト回路５Ａから、レベルシフト信号
ＬＶ１およびＬＶ２が与えられる。
路３Ａの回路構成図を図９に示す。図９に示すように第
１内部制御回路３Ａは、第１の実施例で説明したインバ
ータＩＧ、ドライバ回路ＤＲQ1、抵抗Ｒ、ダイオードＰ
ＵＤの他に、ラッチ回路ＲＳを備えている。ラッチ回路
ＲＳにはレベルシフト回路５Ａから、レベルシフト信号
ＬＶ１およびＬＶ２が与えられる。
【０１００】ラッチ回路ＲＳはレベルシフト信号ＬＶ１
を受けてセットされ、接続点ＮＤの電位は「Ｌ」とな
り、インバータ回路Ｉ１０の出力信号は「Ｈ」としてド
ライバ回路ＤＲQ1に与えられ、ドライバ回路ＤＲQ1を介
して制御信号ＳQ1が「Ｈ」としてトランジスタＱ１に与
えられ、トランジスタＱ１がＯＮ状態になる。一方、レ
ベルシフト信号ＬＶ２を受けるとリセットされ、トラン
ジスタＱ１がＯＦＦ状態になる。なお、インバータＩ
Ｇ、ドライバ回路ＤＲQ1、抵抗Ｒ、ダイオードＰＵＤは
第１の実施例と同様の動作をするので説明は省略する。
を受けてセットされ、接続点ＮＤの電位は「Ｌ」とな
り、インバータ回路Ｉ１０の出力信号は「Ｈ」としてド
ライバ回路ＤＲQ1に与えられ、ドライバ回路ＤＲQ1を介
して制御信号ＳQ1が「Ｈ」としてトランジスタＱ１に与
えられ、トランジスタＱ１がＯＮ状態になる。一方、レ
ベルシフト信号ＬＶ２を受けるとリセットされ、トラン
ジスタＱ１がＯＦＦ状態になる。なお、インバータＩ
Ｇ、ドライバ回路ＤＲQ1、抵抗Ｒ、ダイオードＰＵＤは
第１の実施例と同様の動作をするので説明は省略する。
【０１０１】＜第３の実施例の特徴的作用および効果＞
このように、本発明の第３の実施例であるパワーデバイ
スの制御装置によれば、レベルシフト回路５Ａを、高耐
電圧特性（例えば耐電圧が８００Ｖ以上）を有する２つ
のトランジスタＱLV1 およびＱLV2 を用いて構成し、外
部制御装置６から長パルスの入力信号ＳINが与えられた
場合にも、該入力信号の立ち上がり、立ち下がりの僅か
な時間だけトランジスタＱLV1 およびＱLV2 を動作さ
せ、第１内部制御回路３Ａに設けたラッチ回路ＲＳをセ
ット、リセットさせることでトランジスタＱ１を制御す
ることができるので、レベルシフト用トランジスタを長
時間ＯＮ状態に保持する必要がなくなり、レベルシフト
用トランジスタを保護でき、消費電力の低減を図ること
ができる。
このように、本発明の第３の実施例であるパワーデバイ
スの制御装置によれば、レベルシフト回路５Ａを、高耐
電圧特性（例えば耐電圧が８００Ｖ以上）を有する２つ
のトランジスタＱLV1 およびＱLV2 を用いて構成し、外
部制御装置６から長パルスの入力信号ＳINが与えられた
場合にも、該入力信号の立ち上がり、立ち下がりの僅か
な時間だけトランジスタＱLV1 およびＱLV2 を動作さ
せ、第１内部制御回路３Ａに設けたラッチ回路ＲＳをセ
ット、リセットさせることでトランジスタＱ１を制御す
ることができるので、レベルシフト用トランジスタを長
時間ＯＮ状態に保持する必要がなくなり、レベルシフト
用トランジスタを保護でき、消費電力の低減を図ること
ができる。
【０１０２】また、本実施例においても、第１の実施例
のパワーデバイスの制御装置と同様に、パワーデバイス
の応答性の向上や、消費電力の低減を図ることができ
る。
のパワーデバイスの制御装置と同様に、パワーデバイス
の応答性の向上や、消費電力の低減を図ることができ
る。
【０１０３】なお、ラッチ回路ＲＳとレベルシフト回路
５Ａとの間に、バッファ機能を有するバッファ回路を付
加してもよい。このバッファ回路を設けることにより、
第１内部制御回路３Ａとレベルシフト回路５Ａとのイン
ピーダンス整合をとることができ、レベルシフト信号の
伝達性、対ノイズ性を向上することができる。
５Ａとの間に、バッファ機能を有するバッファ回路を付
加してもよい。このバッファ回路を設けることにより、
第１内部制御回路３Ａとレベルシフト回路５Ａとのイン
ピーダンス整合をとることができ、レベルシフト信号の
伝達性、対ノイズ性を向上することができる。
【０１０４】＜第４の実施例＞図１０は本発明の第４の
実施例であるパワーデバイスの制御装置の回路構成を示
す図である。図１０において、基本的な構成は図５に示
した第３の実施例と同様であるが、第３の実施例が、ト
ーテムポール接続されたトランジスタＱ１およびＱ２を
交互に動作させて、誘導負荷８の電流制御を行っていた
のに対し、本実施例ではトランジスタＱ２の代わりに、
高耐電圧（例えば耐電圧が８００Ｖ以上）特性を有する
ダイオードＤＨが設けられ、該ダイオードに並列に誘導
負荷８が接続され、制御装置α４がトランジスタＱ１に
接続されている。
実施例であるパワーデバイスの制御装置の回路構成を示
す図である。図１０において、基本的な構成は図５に示
した第３の実施例と同様であるが、第３の実施例が、ト
ーテムポール接続されたトランジスタＱ１およびＱ２を
交互に動作させて、誘導負荷８の電流制御を行っていた
のに対し、本実施例ではトランジスタＱ２の代わりに、
高耐電圧（例えば耐電圧が８００Ｖ以上）特性を有する
ダイオードＤＨが設けられ、該ダイオードに並列に誘導
負荷８が接続され、制御装置α４がトランジスタＱ１に
接続されている。
【０１０５】ここで、ダイオードＤＨの耐電圧は、主電
源電位が８００Ｖであるならば、トランジスタＱ１のＯ
Ｎ・ＯＦＦ動作時に発生するオーバーシュート電圧を考
慮して１２００Ｖ程度の耐電圧が好ましい。
源電位が８００Ｖであるならば、トランジスタＱ１のＯ
Ｎ・ＯＦＦ動作時に発生するオーバーシュート電圧を考
慮して１２００Ｖ程度の耐電圧が好ましい。
【０１０６】この回路構成において、トランジスタＱ１
をＯＮ状態にした場合には、Ｕ−Ｎ線間に接地電位ＧＮ
Ｄを基準電位として主電源電位ＶCCが印加され、誘導負
荷８に電流が供給され、トランジスタＱ１をＯＦＦ状態
にした場合には、Ｕ−Ｎ線間の電位差がなくなり、誘導
負荷８への電流供給が止まる。このように、トランジス
タＱ１のスイッチイング動作だけでも、誘導負荷８の電
流制御を行うことが可能である。
をＯＮ状態にした場合には、Ｕ−Ｎ線間に接地電位ＧＮ
Ｄを基準電位として主電源電位ＶCCが印加され、誘導負
荷８に電流が供給され、トランジスタＱ１をＯＦＦ状態
にした場合には、Ｕ−Ｎ線間の電位差がなくなり、誘導
負荷８への電流供給が止まる。このように、トランジス
タＱ１のスイッチイング動作だけでも、誘導負荷８の電
流制御を行うことが可能である。
【０１０７】また、この回路構成ではトランジスタＱ２
が存在しないので、図６に示した、トランジスタＱ２を
駆動させるためのドライバ回路ＤＲQ2も不要となり、信
号受送信論理回路ＳＤＡにはトランジスタＱ２に制御信
号ＳQ2を与える機能も不要となる。
が存在しないので、図６に示した、トランジスタＱ２を
駆動させるためのドライバ回路ＤＲQ2も不要となり、信
号受送信論理回路ＳＤＡにはトランジスタＱ２に制御信
号ＳQ2を与える機能も不要となる。
【０１０８】＜第４の実施例の特徴的作用および効果＞
なお、本実施例においても、第３の実施例のパワーデバ
イスの制御装置と同様に、レベルシフト用トランジスタ
を長時間ＯＮ状態に保持する必要がなくなり、レベルシ
フト用トランジスタを保護でき、消費電力の低減を図る
ことができ、パワーデバイスの応答性の向上や、消費電
力を低減を図ることができる。
なお、本実施例においても、第３の実施例のパワーデバ
イスの制御装置と同様に、レベルシフト用トランジスタ
を長時間ＯＮ状態に保持する必要がなくなり、レベルシ
フト用トランジスタを保護でき、消費電力の低減を図る
ことができ、パワーデバイスの応答性の向上や、消費電
力を低減を図ることができる。
【０１０９】＜第５の実施例＞図１１は本発明の第５の
実施例であるパワーデバイスの制御装置の回路構成を示
す図である。図１１において、主電源線であるＰ−Ｎ線
間に設けられたトランジスタＱ１およびＱ２の構成、動
作などは第１の実施例と同様なので、説明を省略する。
ここで、トランジスタＱ１、Ｑ２と後述するトランジス
タＱLV1 、ＱLV2 はＮチャネルトランジスタであり、同
じく後述するトランジスタＱLV3 はＰチャネルトランジ
スタである。
実施例であるパワーデバイスの制御装置の回路構成を示
す図である。図１１において、主電源線であるＰ−Ｎ線
間に設けられたトランジスタＱ１およびＱ２の構成、動
作などは第１の実施例と同様なので、説明を省略する。
ここで、トランジスタＱ１、Ｑ２と後述するトランジス
タＱLV1 、ＱLV2 はＮチャネルトランジスタであり、同
じく後述するトランジスタＱLV3 はＰチャネルトランジ
スタである。
【０１１０】次に、トランジスタＱ１およびＱ２を制御
するための制御装置α５の構成について説明する。制御
装置α５はマイクロコンピュータ等を用いた外部制御装
置６に接続されている。外部制御装置６は第２内部制御
回路４Ｂに接続され、第２内部制御回路４Ｂはレベルシ
フト回路５Ａおよび５ＢとトランジスタＱ２のゲート電
極に接続されている。また、第２内部制御回路４Ｂを動
作させるための電源電圧はＶ1 で与えられる。なお、外
部制御装置６および第２内部制御回路４Ｂおよびレベル
シフト回路５Ａ、５Ｂの基準電位は接地電位ＧＮＤであ
る。
するための制御装置α５の構成について説明する。制御
装置α５はマイクロコンピュータ等を用いた外部制御装
置６に接続されている。外部制御装置６は第２内部制御
回路４Ｂに接続され、第２内部制御回路４Ｂはレベルシ
フト回路５Ａおよび５ＢとトランジスタＱ２のゲート電
極に接続されている。また、第２内部制御回路４Ｂを動
作させるための電源電圧はＶ1 で与えられる。なお、外
部制御装置６および第２内部制御回路４Ｂおよびレベル
シフト回路５Ａ、５Ｂの基準電位は接地電位ＧＮＤであ
る。
【０１１１】レベルシフト回路５Ａおよび５Ｂは第１内
部制御回路３Ｂに接続され、第１内部制御回路３Ｂはト
ランジスタＱ１のゲート電極に接続されている。また、
第１内部制御回路３Ｂにはチャージポンプ回路７が接続
されている。なお、第１内部制御回路３Ｂは接続点Ｕの
電位を基準電位とするように接続されている。チャージ
ポンプ回路７の構成は、第１の実施例と同様なので説明
は省略する。
部制御回路３Ｂに接続され、第１内部制御回路３Ｂはト
ランジスタＱ１のゲート電極に接続されている。また、
第１内部制御回路３Ｂにはチャージポンプ回路７が接続
されている。なお、第１内部制御回路３Ｂは接続点Ｕの
電位を基準電位とするように接続されている。チャージ
ポンプ回路７の構成は、第１の実施例と同様なので説明
は省略する。
【０１１２】次に制御装置α５の動作について図１２を
用いて説明する。図１２に示すように、外部制御装置６
からは、トランジスタＱ１およびＱ２を交互に駆動して
スイッチング動作させるためのパルス信号が入力信号Ｓ
INとして第２内部制御回路４Ｂに与えられる。第２内部
制御回路４Ｂは入力信号ＳINを受けて、レベルシフト回
路５Ｂを駆動制御する制御信号ＳLV1 およびＳLV2 を与
えるか、あるいはトランジスタＱ２のゲート電極に制御
信号ＳQ2を与える。また、第１内部制御回路３Ｂからレ
ベルシフト回路５Ｂを介してトランジスタＱ１の異常信
号ＡＳ１を、トランジスタＱ２から異常信号ＡＳ２を受
ける。
用いて説明する。図１２に示すように、外部制御装置６
からは、トランジスタＱ１およびＱ２を交互に駆動して
スイッチング動作させるためのパルス信号が入力信号Ｓ
INとして第２内部制御回路４Ｂに与えられる。第２内部
制御回路４Ｂは入力信号ＳINを受けて、レベルシフト回
路５Ｂを駆動制御する制御信号ＳLV1 およびＳLV2 を与
えるか、あるいはトランジスタＱ２のゲート電極に制御
信号ＳQ2を与える。また、第１内部制御回路３Ｂからレ
ベルシフト回路５Ｂを介してトランジスタＱ１の異常信
号ＡＳ１を、トランジスタＱ２から異常信号ＡＳ２を受
ける。
【０１１３】ここで、トランジスタＱ１、Ｑ２、ダイオ
ードＤＰおよび後述するトランジスタＱLV1 、ＱLV2 、
ＱLV3 の耐電圧は、主電源電位が８００Ｖであるなら
ば、トランジスタＱ１のＯＮ・ＯＦＦ動作時に発生する
オーバーシュート電圧を考慮して１２００Ｖ程度の耐電
圧が好ましい。
ードＤＰおよび後述するトランジスタＱLV1 、ＱLV2 、
ＱLV3 の耐電圧は、主電源電位が８００Ｖであるなら
ば、トランジスタＱ１のＯＮ・ＯＦＦ動作時に発生する
オーバーシュート電圧を考慮して１２００Ｖ程度の耐電
圧が好ましい。
【０１１４】＜第２内部制御回路４Ｂ＞図１２に第２内
部制御回路４Ｂ、レベルシフト回路５Ａおよび５Ｂ、第
１内部制御回路３Ｂの回路図を示す。図１２において、
第２内部制御回路４Ｂは信号受送信論理回路ＳＤＢとシ
ョットパルス発生回路ＳＳ１およびＳＳ２とで構成され
ている。
部制御回路４Ｂ、レベルシフト回路５Ａおよび５Ｂ、第
１内部制御回路３Ｂの回路図を示す。図１２において、
第２内部制御回路４Ｂは信号受送信論理回路ＳＤＢとシ
ョットパルス発生回路ＳＳ１およびＳＳ２とで構成され
ている。
【０１１５】信号受送信論理回路ＳＤＢが異常信号ＡＳ
１およびＡＳ２を受け、外部制御装置６にフィードバッ
ク信号Ｆを送信する機能をさらに備えていること以外は
第３の実施例で説明した信号受送信論理回路ＳＤＡと同
様なので、重複する機能については説明を省略する。
１およびＡＳ２を受け、外部制御装置６にフィードバッ
ク信号Ｆを送信する機能をさらに備えていること以外は
第３の実施例で説明した信号受送信論理回路ＳＤＡと同
様なので、重複する機能については説明を省略する。
【０１１６】また、レベルシフト回路５Ａの構成および
機能は第３の実施例において図６を用いて説明したので
説明を省略する。
機能は第３の実施例において図６を用いて説明したので
説明を省略する。
【０１１７】＜第１内部制御回路３Ｂ＞図１２におい
て、レベルシフト回路５Ａから与えられた制御信号ＳLV
1 およびＳLV2 は第１内部制御回路３Ｂに与えられる。
第１内部制御回路３Ｂの構成は、第３の実施例において
図９を用いて説明した第１内部制御回路３Ａの構成に加
えて、トランジスタＱ１の異常状態を検知する手段を備
えている。ここで、図９を用いて説明した第１内部制御
回路３Ａと同様の構成については、図１２においてイン
ターフェース回路ＩＦとして示す。
て、レベルシフト回路５Ａから与えられた制御信号ＳLV
1 およびＳLV2 は第１内部制御回路３Ｂに与えられる。
第１内部制御回路３Ｂの構成は、第３の実施例において
図９を用いて説明した第１内部制御回路３Ａの構成に加
えて、トランジスタＱ１の異常状態を検知する手段を備
えている。ここで、図９を用いて説明した第１内部制御
回路３Ａと同様の構成については、図１２においてイン
ターフェース回路ＩＦとして示す。
【０１１８】トランジスタＱ１の異常状態の検知手段の
一例として、トランジスタＱ１のセンス電極と接続点Ｕ
との間に抵抗ＲＳ１を介挿し、センス電極に流れる電流
を、電流−電圧変換して得られるセンス電圧ＶＳ１を、
コンパレータで構成される過電流保護回路ＯＣ１の非反
転入力端子に与える。過電流保護回路ＯＣ１は反転入力
端子から基準電圧ＶＢ１を取り込み、その出力をショッ
トパルス発生回路ＳＳ３を介してパルス化し、過電流検
出信号ＳＯ１として、ドライバ回路ＤＲQSに与える。ま
た、パルス化する前の過電流保護回路ＯＣ１の出力はド
ライバ回路ＤＲQ1にも与えられ、ドライバ回路ＤＲQ1に
よりトランジスタＱ１の動作を制御して異常状態を解消
する。
一例として、トランジスタＱ１のセンス電極と接続点Ｕ
との間に抵抗ＲＳ１を介挿し、センス電極に流れる電流
を、電流−電圧変換して得られるセンス電圧ＶＳ１を、
コンパレータで構成される過電流保護回路ＯＣ１の非反
転入力端子に与える。過電流保護回路ＯＣ１は反転入力
端子から基準電圧ＶＢ１を取り込み、その出力をショッ
トパルス発生回路ＳＳ３を介してパルス化し、過電流検
出信号ＳＯ１として、ドライバ回路ＤＲQSに与える。ま
た、パルス化する前の過電流保護回路ＯＣ１の出力はド
ライバ回路ＤＲQ1にも与えられ、ドライバ回路ＤＲQ1に
よりトランジスタＱ１の動作を制御して異常状態を解消
する。
【０１１９】すなわち、過電流検出信号ＳＯ１を与えら
れたドライバ回路ＤＲQ1は、トランジスタＱ１のゲート
電極に与えられる制御信号ＳQ1の出力を遮断するなどし
て、トランジスタＱ１をＯＦＦ状態にする。
れたドライバ回路ＤＲQ1は、トランジスタＱ１のゲート
電極に与えられる制御信号ＳQ1の出力を遮断するなどし
て、トランジスタＱ１をＯＦＦ状態にする。
【０１２０】ドライバ回路ＤＲQSは、トランジスタＱ１
に発生した異常状態を、低電位部にある外部制御装置６
にフィードバックするレベルシフト回路５Ｂを駆動する
ための回路であって、過電流検出信号ＳＯ１を与えられ
たドライバ回路ＤＲQSは、レベルシフト回路５Ｂを構成
するトランジスタＱLV3 を動作させる。
に発生した異常状態を、低電位部にある外部制御装置６
にフィードバックするレベルシフト回路５Ｂを駆動する
ための回路であって、過電流検出信号ＳＯ１を与えられ
たドライバ回路ＤＲQSは、レベルシフト回路５Ｂを構成
するトランジスタＱLV3 を動作させる。
【０１２１】なお、トランジスタＱ１、Ｑ２の異常状態
の検出手段としては、トランジスタＱ１、Ｑ２の過電圧
検出法や異常温度検出法を採用しても良い。また、これ
らの手段を並行して用いても良く、その場合はドライバ
ー回路ＤＲQSには、ＯＲ回路もしくはＮＯＲ回路を介し
て接続する。
の検出手段としては、トランジスタＱ１、Ｑ２の過電圧
検出法や異常温度検出法を採用しても良い。また、これ
らの手段を並行して用いても良く、その場合はドライバ
ー回路ＤＲQSには、ＯＲ回路もしくはＮＯＲ回路を介し
て接続する。
【０１２２】＜レベルシフト回路５Ｂ＞レベルシフト回
路５Ｂはラッチ回路Ｒと高耐電圧特性（例えば耐電圧が
８００Ｖ以上）を有するトランジスタＱLV3 とで構成さ
れている。ドライバ回路ＤＲQSはトランジスタＱLV3 の
ゲート電極に接続され、トランジスタＱLV3 のソース電
極は、チャージポンプ回路７のダイオードＤＰの負電極
に接続され、ドレイン電極は、接続点Ｕの電位に接続さ
れている。
路５Ｂはラッチ回路Ｒと高耐電圧特性（例えば耐電圧が
８００Ｖ以上）を有するトランジスタＱLV3 とで構成さ
れている。ドライバ回路ＤＲQSはトランジスタＱLV3 の
ゲート電極に接続され、トランジスタＱLV3 のソース電
極は、チャージポンプ回路７のダイオードＤＰの負電極
に接続され、ドレイン電極は、接続点Ｕの電位に接続さ
れている。
【０１２３】ラッチ回路ＲＴは、例えばリセット・セッ
ト・フリップフロップ回路で構成され、セット入力Ｓは
トランジスタＱLV3 のドレイン電極に接続され、リセッ
ト入力Ｒはショットパルス発生回路ＳＳ１に接続され、
異常信号Ａが出力Ｑから信号受送信論理回路ＳＤＢに与
えられる信号受送信論理回路ＳＤＢはレベルシフトされ
た異常信号Ａを受けて、外部制御装置６にフィードバッ
ク信号Ｆを送信するなどして、トランジスタＱ１の異常
状態を指摘する機能を有している。
ト・フリップフロップ回路で構成され、セット入力Ｓは
トランジスタＱLV3 のドレイン電極に接続され、リセッ
ト入力Ｒはショットパルス発生回路ＳＳ１に接続され、
異常信号Ａが出力Ｑから信号受送信論理回路ＳＤＢに与
えられる信号受送信論理回路ＳＤＢはレベルシフトされ
た異常信号Ａを受けて、外部制御装置６にフィードバッ
ク信号Ｆを送信するなどして、トランジスタＱ１の異常
状態を指摘する機能を有している。
【０１２４】また、図１２にトランジスタＱ２の異常状
態を検知するための構成を異常状態検出回路４Ｂ’とし
て示す。この構成は基本的にはトランジスタＱ１の異常
状態の検知手段の構成と同様であり、トランジスタＱ２
のセンス電極と接地電位との間に抵抗ＲＳ２を介挿し、
センス電極に流れる電流を、電流−電圧変換して得られ
るセンス電圧ＶＳ２を、コンパレータで構成される過電
流保護回路ＯＣ２の非反転入力端子に与える。過電流保
護回路ＯＣ２は反転入力端子から基準電圧ＶＢ２を取り
込み、その出力を過電流検出信号ＳＯ２として、ドライ
バ回路ＤＲQ2および信号受送信論理回路ＳＤＢに与え
る。
態を検知するための構成を異常状態検出回路４Ｂ’とし
て示す。この構成は基本的にはトランジスタＱ１の異常
状態の検知手段の構成と同様であり、トランジスタＱ２
のセンス電極と接地電位との間に抵抗ＲＳ２を介挿し、
センス電極に流れる電流を、電流−電圧変換して得られ
るセンス電圧ＶＳ２を、コンパレータで構成される過電
流保護回路ＯＣ２の非反転入力端子に与える。過電流保
護回路ＯＣ２は反転入力端子から基準電圧ＶＢ２を取り
込み、その出力を過電流検出信号ＳＯ２として、ドライ
バ回路ＤＲQ2および信号受送信論理回路ＳＤＢに与え
る。
【０１２５】過電流検出信号ＳＯ２を与えられたドライ
バ回路ＤＲQ2は、トランジスタＱ２のゲート電極に与え
られる制御信号ＳQ2の出力を遮断するなどして、トラン
ジスタＱ２をＯＦＦ状態にする。
バ回路ＤＲQ2は、トランジスタＱ２のゲート電極に与え
られる制御信号ＳQ2の出力を遮断するなどして、トラン
ジスタＱ２をＯＦＦ状態にする。
【０１２６】過電流検出信号ＳＯ２は、異常信号ＡＳ２
として信号受送信論理回路ＳＤＢに与えられ、信号受送
信論理回路ＳＤＢは外部制御装置６にフィードバック信
号Ｆを送信するなどして、トランジスタＱ２の異常状態
を指摘する機能を有している。
として信号受送信論理回路ＳＤＢに与えられ、信号受送
信論理回路ＳＤＢは外部制御装置６にフィードバック信
号Ｆを送信するなどして、トランジスタＱ２の異常状態
を指摘する機能を有している。
【０１２７】＜第５の実施例の特徴的作用および効果＞
このように、本発明の第５の実施例であるパワーデバイ
スの制御装置によれば、高電位部にあるトランジスタＱ
１の異常状態を検知して、トランジスタＱ１をＯＦＦ状
態にすることができるので、異常状態が持続することに
よるトランジスタＱ１の破壊を防止することができる。
また、高耐電圧特性を有するＰチャネルトランジスタＱ
LV3 で構成されるレベルシフト回路５Ｂを介して、低電
位部にある、第２内部制御回路４ＢにトランジスタＱ１
の異常状態を伝達し、第２内部制御回路４Ｂから外部制
御装置６にフィードバックして、トランジスタＱ１の異
常状態を指摘することができる。また、トランジスタＱ
２の異常状態も検知してトランジスタＱ２をＯＦＦ状態
にすることができ、トランジスタＱ２の破壊を防止する
ことができる。
このように、本発明の第５の実施例であるパワーデバイ
スの制御装置によれば、高電位部にあるトランジスタＱ
１の異常状態を検知して、トランジスタＱ１をＯＦＦ状
態にすることができるので、異常状態が持続することに
よるトランジスタＱ１の破壊を防止することができる。
また、高耐電圧特性を有するＰチャネルトランジスタＱ
LV3 で構成されるレベルシフト回路５Ｂを介して、低電
位部にある、第２内部制御回路４ＢにトランジスタＱ１
の異常状態を伝達し、第２内部制御回路４Ｂから外部制
御装置６にフィードバックして、トランジスタＱ１の異
常状態を指摘することができる。また、トランジスタＱ
２の異常状態も検知してトランジスタＱ２をＯＦＦ状態
にすることができ、トランジスタＱ２の破壊を防止する
ことができる。
【０１２８】＜第６の実施例＞図１３は本発明の第６の
実施例であるパワーデバイスの制御装置の回路構成を示
す図である。図１３において、基本的な構成は図１１に
示した第５の実施例と同様であるが、第３の実施例が、
トーテムポール接続されたトランジスタＱ１およびＱ２
を交互に動作させて、誘導負荷８の電流制御を行ってい
たのに対し、本実施例ではトランジスタＱ２の代わり
に、高耐電圧（例えば耐電圧が８００Ｖ以上）特性を有
するダイオードＤＨが設けられ、該ダイオードに並列に
誘導負荷８が接続され、制御装置α６がトランジスタＱ
１に接続されている。
実施例であるパワーデバイスの制御装置の回路構成を示
す図である。図１３において、基本的な構成は図１１に
示した第５の実施例と同様であるが、第３の実施例が、
トーテムポール接続されたトランジスタＱ１およびＱ２
を交互に動作させて、誘導負荷８の電流制御を行ってい
たのに対し、本実施例ではトランジスタＱ２の代わり
に、高耐電圧（例えば耐電圧が８００Ｖ以上）特性を有
するダイオードＤＨが設けられ、該ダイオードに並列に
誘導負荷８が接続され、制御装置α６がトランジスタＱ
１に接続されている。
【０１２９】ここで、ダイオードＤＨの耐電圧は、主電
源電位が８００Ｖであるならば、トランジスタＱ１のＯ
Ｎ・ＯＦＦ動作時に発生するオーバーシュート電圧を考
慮して１２００Ｖ程度の耐電圧とする。
源電位が８００Ｖであるならば、トランジスタＱ１のＯ
Ｎ・ＯＦＦ動作時に発生するオーバーシュート電圧を考
慮して１２００Ｖ程度の耐電圧とする。
【０１３０】この回路構成において、トランジスタＱ１
をＯＮ状態にした場合には、Ｕ−Ｎ線間に接地電位ＧＮ
Ｄを基準電位として主電源電位ＶCCが印加され、誘導負
荷８に電流が供給され、トランジスタＱ１をＯＦＦ状態
にした場合には、Ｕ−Ｎ線間の電位差がなくなり、誘導
負荷８への電流供給が止まる。このように、トランジス
タＱ１のスイッチイング動作だけでも、誘導負荷８の電
流制御を行うことが可能である。
をＯＮ状態にした場合には、Ｕ−Ｎ線間に接地電位ＧＮ
Ｄを基準電位として主電源電位ＶCCが印加され、誘導負
荷８に電流が供給され、トランジスタＱ１をＯＦＦ状態
にした場合には、Ｕ−Ｎ線間の電位差がなくなり、誘導
負荷８への電流供給が止まる。このように、トランジス
タＱ１のスイッチイング動作だけでも、誘導負荷８の電
流制御を行うことが可能である。
【０１３１】また、この回路構成ではトランジスタＱ２
が存在しないので、図１２に示した、トランジスタＱ２
を駆動させるためのドライバ回路ＤＲQ2も不要となり、
信号受送信論理回路ＳＤＢにはトランジスタＱ２に制御
信号ＳQ2を与える機能も不要となり、トランジスタＱ２
の異常電流を検知するための、抵抗ＲＳ２や過電流保護
回路ＯＣ２および基準電圧源ＶＢ２も不要となる。
が存在しないので、図１２に示した、トランジスタＱ２
を駆動させるためのドライバ回路ＤＲQ2も不要となり、
信号受送信論理回路ＳＤＢにはトランジスタＱ２に制御
信号ＳQ2を与える機能も不要となり、トランジスタＱ２
の異常電流を検知するための、抵抗ＲＳ２や過電流保護
回路ＯＣ２および基準電圧源ＶＢ２も不要となる。
【０１３２】＜第６の実施例の特徴的作用および効果＞
このように、本発明の第６の実施例であるパワーデバイ
スの制御装置によっても、第５の実施例と同様に、高電
位部にあるトランジスタＱ１の異常状態を検知して、ト
ランジスタＱ１をＯＦＦ状態にすることができるので、
異常状態が持続することによるトランジスタＱ１の破壊
を防止することができる。また、高耐電圧特性を有する
ＰチャネルトランジスタＱLV3 で構成されるレベルシフ
ト回路５Ｂを介して、低電位部にある、第２内部制御回
路４ＢにトランジスタＱ１の異常状態を伝達し、第２内
部制御回路４Ｂから外部制御装置６にトランジスタＱ１
の異常状態を指摘することができる。
このように、本発明の第６の実施例であるパワーデバイ
スの制御装置によっても、第５の実施例と同様に、高電
位部にあるトランジスタＱ１の異常状態を検知して、ト
ランジスタＱ１をＯＦＦ状態にすることができるので、
異常状態が持続することによるトランジスタＱ１の破壊
を防止することができる。また、高耐電圧特性を有する
ＰチャネルトランジスタＱLV3 で構成されるレベルシフ
ト回路５Ｂを介して、低電位部にある、第２内部制御回
路４ＢにトランジスタＱ１の異常状態を伝達し、第２内
部制御回路４Ｂから外部制御装置６にトランジスタＱ１
の異常状態を指摘することができる。
【０１３３】以上説明した本発明に係るパワーデバイス
の制御装置の第１〜第６の実施例によれば、高電位部に
あるトランジスタＱ１に、低電位部にある外部制御装置
６から制御信号を与える場合、あるいは、トランジスタ
Ｑ１の動作状態を示す信号を外部制御装置６にフィード
バックする場合に、高耐電圧特性（例えば耐電圧が８０
０Ｖ以上）を有するトランジスタを用いたレベルシフト
回路を介して制御信号あるいはフィードバック信号の授
受を行うことにより、ホトカプラなどの特別な絶縁素子
を用いることが不要となり、かつ、チャージポンプ回路
を用いてトランジスタＱ１の駆動を行うことができるの
で、高電位部および低電位部に個別の電源を設ける必要
がなくなり、単電源で高電位部および低電位部を動作さ
せることができる。
の制御装置の第１〜第６の実施例によれば、高電位部に
あるトランジスタＱ１に、低電位部にある外部制御装置
６から制御信号を与える場合、あるいは、トランジスタ
Ｑ１の動作状態を示す信号を外部制御装置６にフィード
バックする場合に、高耐電圧特性（例えば耐電圧が８０
０Ｖ以上）を有するトランジスタを用いたレベルシフト
回路を介して制御信号あるいはフィードバック信号の授
受を行うことにより、ホトカプラなどの特別な絶縁素子
を用いることが不要となり、かつ、チャージポンプ回路
を用いてトランジスタＱ１の駆動を行うことができるの
で、高電位部および低電位部に個別の電源を設ける必要
がなくなり、単電源で高電位部および低電位部を動作さ
せることができる。
【０１３４】＜第７の実施例＞ ＜アナログ電流検出回路の付加＞図１４は本発明に係る
第７の実施例として、保護装置を有したパワーデバイス
の制御装置の回路構成を示す図である。図１４において
制御装置α７は保護装置としてアナログ電流検出回路９
を備え、トランジスタＱ２のドレイン電極と接地電位と
の間に抵抗ＲＳ３が介挿され、ドレイン電極にアナログ
電流検出回路９が接続されている。その他の構成は図１
２を用いて説明した制御装置α５と同様であるが、信号
受送信論理回路ＳＤＣはアナログ電流検出回路９からの
出力信号を処理する機能を有している。
第７の実施例として、保護装置を有したパワーデバイス
の制御装置の回路構成を示す図である。図１４において
制御装置α７は保護装置としてアナログ電流検出回路９
を備え、トランジスタＱ２のドレイン電極と接地電位と
の間に抵抗ＲＳ３が介挿され、ドレイン電極にアナログ
電流検出回路９が接続されている。その他の構成は図１
２を用いて説明した制御装置α５と同様であるが、信号
受送信論理回路ＳＤＣはアナログ電流検出回路９からの
出力信号を処理する機能を有している。
【０１３５】アナログ電流検出回路９は、トランジスタ
Ｑ２のドレイン電極と接地電位との間に介挿された抵抗
ＲＳ３により、電流−電圧変換して得られる電圧ＶＳ３
を取り込み、増幅する増幅回路ＡＭ１と、増幅回路ＡＭ
１の後段に、接地電位との間に設けられたキャパシタＣ
Ｈと、電圧バッファとして設けられた増幅回路ＡＭ２
と、増幅回路ＡＭ１と増幅回路ＡＭ２との間に設けられ
たアナログスイッチＡＳＷ（ゲート素子）と、ドライバ
回路ＤＲQ2に与えられる信号Ｖi に応じてアナログスイ
ッチＡＳＷを動作させるホールド信号Ｖh に、ディレイ
時間を付加するディレイ回路ＤＬとを備えて構成されて
いる。また、増幅回路ＡＭ１の非反転入力端子には、セ
ンス電圧ＶＳ２を分圧して取り込むために、抵抗Ｒ１、
Ｒ２の直列接続からなる分圧回路が接続され、反転入力
端子には比較電圧ＶRef を分圧して取り込むために、抵
抗Ｒ３、Ｒ４の直列接続からなる分圧回路が接続されて
いる。増幅回路ＡＭ１は電圧ＶＳ２をＶRef −ＶＳ２×
Ｒ２／Ｒ１に増幅する。
Ｑ２のドレイン電極と接地電位との間に介挿された抵抗
ＲＳ３により、電流−電圧変換して得られる電圧ＶＳ３
を取り込み、増幅する増幅回路ＡＭ１と、増幅回路ＡＭ
１の後段に、接地電位との間に設けられたキャパシタＣ
Ｈと、電圧バッファとして設けられた増幅回路ＡＭ２
と、増幅回路ＡＭ１と増幅回路ＡＭ２との間に設けられ
たアナログスイッチＡＳＷ（ゲート素子）と、ドライバ
回路ＤＲQ2に与えられる信号Ｖi に応じてアナログスイ
ッチＡＳＷを動作させるホールド信号Ｖh に、ディレイ
時間を付加するディレイ回路ＤＬとを備えて構成されて
いる。また、増幅回路ＡＭ１の非反転入力端子には、セ
ンス電圧ＶＳ２を分圧して取り込むために、抵抗Ｒ１、
Ｒ２の直列接続からなる分圧回路が接続され、反転入力
端子には比較電圧ＶRef を分圧して取り込むために、抵
抗Ｒ３、Ｒ４の直列接続からなる分圧回路が接続されて
いる。増幅回路ＡＭ１は電圧ＶＳ２をＶRef −ＶＳ２×
Ｒ２／Ｒ１に増幅する。
【０１３６】次に図１５を用いて動作について説明す
る。図１５はアナログ電流検出回路９の動作を示すタイ
ミングチャートである。信号受送信論理回路ＳＤＣから
ドライバ回路ＤＲQ2に与えられる信号Ｖi がパルス信号
として与えられ（図１５（ａ）参照）、該信号Ｖi によ
って動作するトランジスタＱ２およびダイオードＤ２の
電流出力ＩＳは、トランジスタＱ２と、ダイオードＤ２
に交互に電流が流れる状態を表している（図１５（ｂ）
参照）。図１５（ｂ）において、立上がり部分に鋭い電
流ピークを有する波形がトランジスタＱ２に流れるトラ
ンジスタ電流を表し、トランジスタ電流とは逆に表れる
波形がトランジスタＱ２に逆並列接続されたダイオード
電流Ｄ２に流れるダイオード電流を表す。
る。図１５はアナログ電流検出回路９の動作を示すタイ
ミングチャートである。信号受送信論理回路ＳＤＣから
ドライバ回路ＤＲQ2に与えられる信号Ｖi がパルス信号
として与えられ（図１５（ａ）参照）、該信号Ｖi によ
って動作するトランジスタＱ２およびダイオードＤ２の
電流出力ＩＳは、トランジスタＱ２と、ダイオードＤ２
に交互に電流が流れる状態を表している（図１５（ｂ）
参照）。図１５（ｂ）において、立上がり部分に鋭い電
流ピークを有する波形がトランジスタＱ２に流れるトラ
ンジスタ電流を表し、トランジスタ電流とは逆に表れる
波形がトランジスタＱ２に逆並列接続されたダイオード
電流Ｄ２に流れるダイオード電流を表す。
【０１３７】電流出力ＩＳを抵抗ＲＳ３により電流−電
圧変換して得られる電圧出力ＶＳ３のタイミングチャー
トを図１５（ｃ）に示す。この電圧出力をアナログ信号
に近い形状とするために、キャパシタＣＨの充放電を利
用するが、図１５（ｂ）に示されるようにトランジスタ
電流Ｔの立ち上がり部分は、リカバリー時の電流の飛び
込みにより電流値が突出した状態となっている。また、
図中には示されていないが、立上がり部分にはノイズ等
も重畳されているので、立上がり部分を信号として取り
込むことは不都合である。
圧変換して得られる電圧出力ＶＳ３のタイミングチャー
トを図１５（ｃ）に示す。この電圧出力をアナログ信号
に近い形状とするために、キャパシタＣＨの充放電を利
用するが、図１５（ｂ）に示されるようにトランジスタ
電流Ｔの立ち上がり部分は、リカバリー時の電流の飛び
込みにより電流値が突出した状態となっている。また、
図中には示されていないが、立上がり部分にはノイズ等
も重畳されているので、立上がり部分を信号として取り
込むことは不都合である。
【０１３８】そこで、図１５（ｂ）に示されるようなト
ランジスタ電流Ｔの立ち上がり部分を取り込まないよう
にするために、電圧出力ＶＳ３の立ち上がり部分に相当
する時間分だけ、ホールド信号Ｖh の印加を遅らせる
（図１５（ｅ）参照）。
ランジスタ電流Ｔの立ち上がり部分を取り込まないよう
にするために、電圧出力ＶＳ３の立ち上がり部分に相当
する時間分だけ、ホールド信号Ｖh の印加を遅らせる
（図１５（ｅ）参照）。
【０１３９】アナログスイッチＡＳＷは、ディレイ回路
ＤＬによりディレイ時間を付加され、インバータＩＧ１
を介して与えられたホールド信号Ｖh により開閉され
る。ホールド信号Ｖh が印加されアナログスイッチＡＳ
ＷがＯＮ状態になると、キャパシタＣＨが増幅センス電
圧信号に追随して放電し、ホールド信号Ｖh がなくなっ
てアナログスイッチＡＳＷがＯＦＦ状態になると、キャ
パシタＣＨが充電されて保持され、ホールド信号Ｖh が
なくなった時点での電圧が維持される。増幅回路ＡＭ２
は電圧バッファとして機能し、増幅センス電圧信号をア
ナログ出力電圧Ｖcxとして出力する（図１５（ｄ）参
照）。図１５（ｄ）に示されるように、アナログ出力電
圧Ｖcxはアナログ信号に近い形状となり、トランジスタ
Ｑ２およびダイオードＤ２のアナログ電流出力として信
号受送信論理回路ＳＤＣに与えられる。
ＤＬによりディレイ時間を付加され、インバータＩＧ１
を介して与えられたホールド信号Ｖh により開閉され
る。ホールド信号Ｖh が印加されアナログスイッチＡＳ
ＷがＯＮ状態になると、キャパシタＣＨが増幅センス電
圧信号に追随して放電し、ホールド信号Ｖh がなくなっ
てアナログスイッチＡＳＷがＯＦＦ状態になると、キャ
パシタＣＨが充電されて保持され、ホールド信号Ｖh が
なくなった時点での電圧が維持される。増幅回路ＡＭ２
は電圧バッファとして機能し、増幅センス電圧信号をア
ナログ出力電圧Ｖcxとして出力する（図１５（ｄ）参
照）。図１５（ｄ）に示されるように、アナログ出力電
圧Ｖcxはアナログ信号に近い形状となり、トランジスタ
Ｑ２およびダイオードＤ２のアナログ電流出力として信
号受送信論理回路ＳＤＣに与えられる。
【０１４０】アナログ電流はインバータ回路の動作状態
を端的に示す信号として利用され、従来はインバータ回
路の出力にシャント抵抗を挿入して検出していたが、シ
ャント抵抗が装置に占める面積は無視できない大きさで
あり、シャント抵抗によって検出した信号を外部制御装
置６側に与えるには、ホトカプラなどの絶縁素子を介す
る必要があり、応答速度が遅い。これに対してこの実施
例ではシャント抵抗や絶縁素子を用いることなく、アナ
ログ電流を得ることができる。
を端的に示す信号として利用され、従来はインバータ回
路の出力にシャント抵抗を挿入して検出していたが、シ
ャント抵抗が装置に占める面積は無視できない大きさで
あり、シャント抵抗によって検出した信号を外部制御装
置６側に与えるには、ホトカプラなどの絶縁素子を介す
る必要があり、応答速度が遅い。これに対してこの実施
例ではシャント抵抗や絶縁素子を用いることなく、アナ
ログ電流を得ることができる。
【０１４１】＜第７の実施例の特徴的作用および効果＞
このように、本発明の第７の実施例であるパワーデバイ
スの制御装置によれば、トランジスタＱ２に流れる電流
を直接検出し、ホトカプラなどの絶縁素子を介すること
なく外部制御装置６側に与えることができるので、トラ
ンジスタＱ２に流れる電流をリアルタイムで検出するこ
とができ、例えばトランジスタＱ２の過電流の設定値を
通常電流の２．５倍とした場合、通常電流の２．０倍に
なった時点で外部制御装置６側に過電流の予告信号を与
えることで、過電流状態を未然に防止することができ
る。このような機能は、トランジスタＱ２に流れる電流
をリアルタイムで検出することによって得られる機能で
ある。
このように、本発明の第７の実施例であるパワーデバイ
スの制御装置によれば、トランジスタＱ２に流れる電流
を直接検出し、ホトカプラなどの絶縁素子を介すること
なく外部制御装置６側に与えることができるので、トラ
ンジスタＱ２に流れる電流をリアルタイムで検出するこ
とができ、例えばトランジスタＱ２の過電流の設定値を
通常電流の２．５倍とした場合、通常電流の２．０倍に
なった時点で外部制御装置６側に過電流の予告信号を与
えることで、過電流状態を未然に防止することができ
る。このような機能は、トランジスタＱ２に流れる電流
をリアルタイムで検出することによって得られる機能で
ある。
【０１４２】＜第８の実施例＞ ＜温度異常検出回路および電源電圧異常検出回路を付加
＞図１６は本発明に係る第８の実施例として、保護装置
を有したパワーデバイスの制御装置の回路構成を示す図
である。図１６において制御装置α８は、図１４を用い
て説明した制御装置α７に、保護装置として温度異常検
出回路ＴＡおよび電源電圧異常検出回路ＰＡをさらに備
えた装置であって、その他の構成は図１４を用いて説明
した制御装置α７と同様であるが、信号受送信論理回路
ＳＤＤは温度異常検出回路ＴＡおよび電源電圧異常検出
回路ＰＡからの出力信号を処理する機能を有している。
＞図１６は本発明に係る第８の実施例として、保護装置
を有したパワーデバイスの制御装置の回路構成を示す図
である。図１６において制御装置α８は、図１４を用い
て説明した制御装置α７に、保護装置として温度異常検
出回路ＴＡおよび電源電圧異常検出回路ＰＡをさらに備
えた装置であって、その他の構成は図１４を用いて説明
した制御装置α７と同様であるが、信号受送信論理回路
ＳＤＤは温度異常検出回路ＴＡおよび電源電圧異常検出
回路ＰＡからの出力信号を処理する機能を有している。
【０１４３】図１６において、トランジスタＱ１および
Ｑ２を制御するための制御電源ＰＳには電源電圧の異常
を検出する電源電圧異常検出回路ＰＡが接続されてい
る。これは制御電源ＰＳ電圧値が予め設定された値より
も、上回ったかあるいは下回った場合に所定の電源電圧
異常信号ＰＡＳを出力する回路であって、電源電圧異常
信号は信号受送信論理回路ＳＤＤに与えられる。
Ｑ２を制御するための制御電源ＰＳには電源電圧の異常
を検出する電源電圧異常検出回路ＰＡが接続されてい
る。これは制御電源ＰＳ電圧値が予め設定された値より
も、上回ったかあるいは下回った場合に所定の電源電圧
異常信号ＰＡＳを出力する回路であって、電源電圧異常
信号は信号受送信論理回路ＳＤＤに与えられる。
【０１４４】また、図１６においてトランジスタＱ２の
近傍に温度異常検出回路ＴＡが設置されている。この回
路はトランジスタＱ２の温度を検知し、温度状態によっ
てトランジスタＱ２の動作異常を検知する回路であっ
て、トランジスタＱ２の温度が予め設定された値より
も、上回った場合に所定の温度異常検出信号ＴＡＳを出
力する。この信号は信号受送信論理回路ＳＤＤに与えら
れる。
近傍に温度異常検出回路ＴＡが設置されている。この回
路はトランジスタＱ２の温度を検知し、温度状態によっ
てトランジスタＱ２の動作異常を検知する回路であっ
て、トランジスタＱ２の温度が予め設定された値より
も、上回った場合に所定の温度異常検出信号ＴＡＳを出
力する。この信号は信号受送信論理回路ＳＤＤに与えら
れる。
【０１４５】信号受送信論理回路ＳＤＤには、以上説明
した温度異常検出回路ＴＡおよび電源電圧異常検出回路
ＰＡ以外に、図１２を用いて説明した第５の実施例と同
様にに、トランジスタＱ１およびＱ２の異常状態を示す
異常信号ＡＳ１およびＡＳ２と、図１４を用いて説明し
た第７の実施例と同様に、アナログ電流検出回路９から
アナログ出力電圧Ｖcxが与えられる。
した温度異常検出回路ＴＡおよび電源電圧異常検出回路
ＰＡ以外に、図１２を用いて説明した第５の実施例と同
様にに、トランジスタＱ１およびＱ２の異常状態を示す
異常信号ＡＳ１およびＡＳ２と、図１４を用いて説明し
た第７の実施例と同様に、アナログ電流検出回路９から
アナログ出力電圧Ｖcxが与えられる。
【０１４６】次に信号受送信論理回路ＳＤＤの構成を図
１７を用いて説明する。信号受送信論理回路ＳＤＤは、
外部制御装置６からの入力信号を受け、トランジスタＱ
１およびＱ２を制御する信号を発するだけでなく、保護
回路が検出した異常信号を外部制御装置６にフィードバ
ックする回路である。
１７を用いて説明する。信号受送信論理回路ＳＤＤは、
外部制御装置６からの入力信号を受け、トランジスタＱ
１およびＱ２を制御する信号を発するだけでなく、保護
回路が検出した異常信号を外部制御装置６にフィードバ
ックする回路である。
【０１４７】外部制御装置６から与えられた入力信号Ｓ
INは、ＰＷＭ（Pulse Width Moduration）信号生成回路
２０においてＰＷＭ信号に変換され、高電位部のトラン
ジスタ（ここではトランジスタＱ１）に与えられるべき
信号と、低電位部のトランジスタ（ここではトランジス
タＱ２）に与えられるべき信号とに分けられて、各々入
力処理回路３０Ｈおよび３０Ｌに与えられる。
INは、ＰＷＭ（Pulse Width Moduration）信号生成回路
２０においてＰＷＭ信号に変換され、高電位部のトラン
ジスタ（ここではトランジスタＱ１）に与えられるべき
信号と、低電位部のトランジスタ（ここではトランジス
タＱ２）に与えられるべき信号とに分けられて、各々入
力処理回路３０Ｈおよび３０Ｌに与えられる。
【０１４８】通常ＰＷＭ信号生成回路２０からは、高電
位部のトランジスタあるいは低電位部のトランジスタの
どちらか一方のみがＯＮ状態となるようにＰＷＭ信号が
与えられるが、実際のトランジスタではキャリアの蓄積
効果によって、ＯＦＦ状態になった後も、一定時間はコ
レクタ電流が流れ続ける。従って、一方のトランジスタ
がＯＦＦ状態になったと同時に他方がＯＮ状態になる
と、Ｐ−Ｎ線間が短絡状態になり、両トランジスタに多
大なストレスを与えて寿命低下の原因となる。このよう
なＰ−Ｎ線間の短絡を防止するために、ＯＮ信号の立上
がり部分を所定時間だけ遅らせるために、ディレイタイ
ム生成回路５０においてディレイタイムＴｄを設定す
る。
位部のトランジスタあるいは低電位部のトランジスタの
どちらか一方のみがＯＮ状態となるようにＰＷＭ信号が
与えられるが、実際のトランジスタではキャリアの蓄積
効果によって、ＯＦＦ状態になった後も、一定時間はコ
レクタ電流が流れ続ける。従って、一方のトランジスタ
がＯＦＦ状態になったと同時に他方がＯＮ状態になる
と、Ｐ−Ｎ線間が短絡状態になり、両トランジスタに多
大なストレスを与えて寿命低下の原因となる。このよう
なＰ−Ｎ線間の短絡を防止するために、ＯＮ信号の立上
がり部分を所定時間だけ遅らせるために、ディレイタイ
ム生成回路５０においてディレイタイムＴｄを設定す
る。
【０１４９】しかし、ディレイタイムＴｄの存在はイン
バータ回路の出力電圧に歪を与えたり、高調波電流の増
加や脈動トルクの発生をもたらし、インバータ回路に接
続される誘導性負荷が不安定動作を起こす。特に、ＰＷ
Ｍ信号のスイッチング周波数（キャリア周波数）が高い
場合にはインバータ回路の出力電圧、電流への影響が無
視できなくなる。そこで、ディレイタイムＴｄを補正す
るために、インバータ回路の出力部（ここでは接続点
Ｕ）の電圧をディジタル信号の形で検出する出力信号検
出回路９０を設け、零電圧比較回路４０においてＰＷＭ
信号との比較を行い、インバータ回路の出力部の電圧と
ＰＷＭ信号の偏差の時間積分が０となる時点でトランジ
スタに対するＯＮ／ＯＦＦ信号を出力することで、補正
されたディレイタイムＴｄによりトランジスタを動作さ
せることができる。
バータ回路の出力電圧に歪を与えたり、高調波電流の増
加や脈動トルクの発生をもたらし、インバータ回路に接
続される誘導性負荷が不安定動作を起こす。特に、ＰＷ
Ｍ信号のスイッチング周波数（キャリア周波数）が高い
場合にはインバータ回路の出力電圧、電流への影響が無
視できなくなる。そこで、ディレイタイムＴｄを補正す
るために、インバータ回路の出力部（ここでは接続点
Ｕ）の電圧をディジタル信号の形で検出する出力信号検
出回路９０を設け、零電圧比較回路４０においてＰＷＭ
信号との比較を行い、インバータ回路の出力部の電圧と
ＰＷＭ信号の偏差の時間積分が０となる時点でトランジ
スタに対するＯＮ／ＯＦＦ信号を出力することで、補正
されたディレイタイムＴｄによりトランジスタを動作さ
せることができる。
【０１５０】補正されたディレイタイムＴｄを与えられ
たＰＷＭ信号は、入力インターロック回路６０におい
て、高電位部および低電位部のトランジスタに与えられ
るタイミングを検知され、例えば高電位部および低電位
部のトランジスタに与えられるＰＷＭ信号が同時に「Ｌ
ｏｗ」となる場合には同時入力検出信号ＤＡＳを出力処
理回路７０に与える。
たＰＷＭ信号は、入力インターロック回路６０におい
て、高電位部および低電位部のトランジスタに与えられ
るタイミングを検知され、例えば高電位部および低電位
部のトランジスタに与えられるＰＷＭ信号が同時に「Ｌ
ｏｗ」となる場合には同時入力検出信号ＤＡＳを出力処
理回路７０に与える。
【０１５１】図１８は入力インターロック回路６０の動
作を説明するタイミングチャートである。図１８におい
て、高電位部および低電位部トランジスタ用ゲート駆動
出力信号ＶHGおよびＶLGが同時に「Ｌｏｗ」となった場
合にラッチし、次に高電位部もしくは低電位部トランジ
スタ用入力信号ＶH もしくはＶL が「Ｈ」から「Ｌ」に
なるいずれか遅いタイミングで同時入力検出信号ＤＡＳ
をリセットする。
作を説明するタイミングチャートである。図１８におい
て、高電位部および低電位部トランジスタ用ゲート駆動
出力信号ＶHGおよびＶLGが同時に「Ｌｏｗ」となった場
合にラッチし、次に高電位部もしくは低電位部トランジ
スタ用入力信号ＶH もしくはＶL が「Ｈ」から「Ｌ」に
なるいずれか遅いタイミングで同時入力検出信号ＤＡＳ
をリセットする。
【０１５２】出力処理回路７０は、同時入力検知信号Ｄ
ＡＳ以外にトランジスタＱ１およびＱ２の異常状態を示
す異常信号ＡＳ１およびＡＳ２、温度異常検出信号ＴＡ
Ｓ、電源電圧異常検出信号ＰＡＳを受けて、各々の検出
信号をパルス化する回路であり、パルス化された各々の
検出信号は、エラー出力信号生成回路８０に与えられ
る。
ＡＳ以外にトランジスタＱ１およびＱ２の異常状態を示
す異常信号ＡＳ１およびＡＳ２、温度異常検出信号ＴＡ
Ｓ、電源電圧異常検出信号ＰＡＳを受けて、各々の検出
信号をパルス化する回路であり、パルス化された各々の
検出信号は、エラー出力信号生成回路８０に与えられ
る。
【０１５３】エラー出力信号生成回路８０は同時入力検
知信号ＤＡＳ、異常信号ＡＳ１およびＡＳ２、温度異常
検出信号ＴＡＳ、電源電圧異常検出信号ＰＡＳを、電圧
異常を示す信号、電流異常を示す信号、温度異常を示す
エラー信号としてそれぞれ識別して個別に外部制御装置
６にフィードバックする回路であって、この他に、アナ
ログ電流検出回路９からのアナログ出力電圧Ｖcxを受け
て、エラー信号として外部制御装置６にフィードバック
する。
知信号ＤＡＳ、異常信号ＡＳ１およびＡＳ２、温度異常
検出信号ＴＡＳ、電源電圧異常検出信号ＰＡＳを、電圧
異常を示す信号、電流異常を示す信号、温度異常を示す
エラー信号としてそれぞれ識別して個別に外部制御装置
６にフィードバックする回路であって、この他に、アナ
ログ電流検出回路９からのアナログ出力電圧Ｖcxを受け
て、エラー信号として外部制御装置６にフィードバック
する。
【０１５４】＜第８の実施例の特徴的作用および効果＞
以上説明したように、本発明の第８の実施例であるパワ
ーデバイスの制御装置によれば、トランジスタＱ１およ
びＱ２の異常状態を示す異常検出手段だけでなく、温度
異常検出回路ＴＡや電源電圧異常検出回路ＰＡを保護回
路として付加し、接地電位を基準とした外部制御装置６
にエラー信号をフィードバックする場合にも、特別な絶
縁素子によって構成されたインターフェース回路を必要
としないので、エラー信号の伝達速度が速くなり、各種
の異常状態に対する応答性が向上する。
以上説明したように、本発明の第８の実施例であるパワ
ーデバイスの制御装置によれば、トランジスタＱ１およ
びＱ２の異常状態を示す異常検出手段だけでなく、温度
異常検出回路ＴＡや電源電圧異常検出回路ＰＡを保護回
路として付加し、接地電位を基準とした外部制御装置６
にエラー信号をフィードバックする場合にも、特別な絶
縁素子によって構成されたインターフェース回路を必要
としないので、エラー信号の伝達速度が速くなり、各種
の異常状態に対する応答性が向上する。
【０１５５】＜第９の実施例＞以上第１〜第８の実施例
で説明した本発明に係るパワーデバイスの制御装置は、
高耐電圧特性（例えば耐電圧が８００Ｖ以上）を有する
トランジスタを用いたレベルシフト回路を介して制御信
号あるいはフィードバック信号の授受を行うことによ
り、ホトカプラなどの特別な絶縁素子を用いることが不
要となり、かつ、パワーデバイスの制御電源としてチャ
ージポンプ回路を用いることができるので、高電位部お
よび低電位部に個別の電源を設ける必要がなくなり、単
電源で高電位部および低電位部を動作させることができ
る。よって、絶縁素子のための外付けのインターフェー
スや、大型の電源装置が不要になるので、パワーデバイ
スの制御装置だけでなく保護回路を含めて集積化（以後
ＩＣ化と略記）することが容易となる。
で説明した本発明に係るパワーデバイスの制御装置は、
高耐電圧特性（例えば耐電圧が８００Ｖ以上）を有する
トランジスタを用いたレベルシフト回路を介して制御信
号あるいはフィードバック信号の授受を行うことによ
り、ホトカプラなどの特別な絶縁素子を用いることが不
要となり、かつ、パワーデバイスの制御電源としてチャ
ージポンプ回路を用いることができるので、高電位部お
よび低電位部に個別の電源を設ける必要がなくなり、単
電源で高電位部および低電位部を動作させることができ
る。よって、絶縁素子のための外付けのインターフェー
スや、大型の電源装置が不要になるので、パワーデバイ
スの制御装置だけでなく保護回路を含めて集積化（以後
ＩＣ化と略記）することが容易となる。
【０１５６】以下に第９の実施例として、保護装置を含
めたパワーデバイスの制御装置をＩＣ化し、パワーデバ
イスおよび制御電源などと共に一つのパッケージ内に収
容した（以後ＩＰＭ化したと呼称）３相モーターの駆動
制御装置について説明する。
めたパワーデバイスの制御装置をＩＣ化し、パワーデバ
イスおよび制御電源などと共に一つのパッケージ内に収
容した（以後ＩＰＭ化したと呼称）３相モーターの駆動
制御装置について説明する。
【０１５７】図１９はＩＰＭ化された３相モーターの駆
動制御装置ＩＰＭ１の構成を示す図である。図１９にお
いてＡＣ入力３相モーターＭの電源となるＡＣ３相電源
ＡＰＷが、Ｐ−Ｎ線間に設けられたコンバータ回路ＣＣ
１に接続され、ＡＣ入力３相モーターＭの各々の相に
は、各々制御用のインバータ回路Ｉ１０、Ｉ２０、Ｉ３
０が接続されている。
動制御装置ＩＰＭ１の構成を示す図である。図１９にお
いてＡＣ入力３相モーターＭの電源となるＡＣ３相電源
ＡＰＷが、Ｐ−Ｎ線間に設けられたコンバータ回路ＣＣ
１に接続され、ＡＣ入力３相モーターＭの各々の相に
は、各々制御用のインバータ回路Ｉ１０、Ｉ２０、Ｉ３
０が接続されている。
【０１５８】インバータ回路Ｉ１０は、Ｐ−Ｎ線間にト
ーテムポール接続された、ＩＧＢＴ（絶縁ゲート型バイ
ポーラトランジスタ）などのパワーデバイスであるトラ
ンジスタＱ１およびＱ２が、制御装置αと制御電源ＰＳ
とを有して構成されている。インバータ回路Ｉ２０、Ｉ
３０についてもこの構成は同じであるので説明は省略す
る。なお、制御装置αの構成は図１６を用いて説明した
第８の実施例の制御装置α８と同様なので重複する説明
は省略する。また、その他ブレーキ回路ＢＫ等の構成も
図２６を用いて説明した従来の３相モーターの駆動制御
装置と同様なので重複する説明は省略する。
ーテムポール接続された、ＩＧＢＴ（絶縁ゲート型バイ
ポーラトランジスタ）などのパワーデバイスであるトラ
ンジスタＱ１およびＱ２が、制御装置αと制御電源ＰＳ
とを有して構成されている。インバータ回路Ｉ２０、Ｉ
３０についてもこの構成は同じであるので説明は省略す
る。なお、制御装置αの構成は図１６を用いて説明した
第８の実施例の制御装置α８と同様なので重複する説明
は省略する。また、その他ブレーキ回路ＢＫ等の構成も
図２６を用いて説明した従来の３相モーターの駆動制御
装置と同様なので重複する説明は省略する。
【０１５９】＜制御電源＞次に制御電源ＰＳの構成につ
いて説明する。図２０は制御電源ＰＳの回路構成図であ
る。図２０において抵抗素子Ｒ１０、電圧クランプ用の
ツェナーダイオードＺ0 、Ｚ1 が順に直列に接続された
回路と、抵抗素子Ｒ２０、トランジスタＱ１０、キャパ
シタＣ１０が順に直列に接続された回路とが主電源線で
あるＰ−Ｎ線間に並列に接続されている。トランジスタ
Ｑ１０のゲート電極はツェナーダイオードＺ0 のアノー
ド側の接続点Ａに接続されている。
いて説明する。図２０は制御電源ＰＳの回路構成図であ
る。図２０において抵抗素子Ｒ１０、電圧クランプ用の
ツェナーダイオードＺ0 、Ｚ1 が順に直列に接続された
回路と、抵抗素子Ｒ２０、トランジスタＱ１０、キャパ
シタＣ１０が順に直列に接続された回路とが主電源線で
あるＰ−Ｎ線間に並列に接続されている。トランジスタ
Ｑ１０のゲート電極はツェナーダイオードＺ0 のアノー
ド側の接続点Ａに接続されている。
【０１６０】次に制御電源回路ＰＳの動作について説明
する。ここで、接続点ＡとＰ線との間の電位をＶＺ0 と
し、接続点ＡとＮ線との間の電位をＶＺ1 とする。Ｐ−
Ｎ線間に３相交流電源をコンバートして得られる主電源
電圧が印加され、ＶＺ1 がトランジスタＱ１０をＯＮす
るに十分な電圧に達すると、トランジスタＱ１０のコレ
クタ、エミッタ間に電流が流れ、キャパシタＣ１０が充
電される。ここで、キャパシタＣ１０の両電極端の電圧
はツェナーダイオードＺ1 によって決定される。この充
電されたキャパシタＣ１０を制御装置αの電源として用
いるために、キャパシタＣ１０とトランジスタＱ１０と
の接続点Ｂに制御装置αの電源線を接続する。なお、図
１２を用いて説明した第８の実施例の制御装置α８おい
ては、制御電源ＰＳとして示されている部分に相当す
る。また、図２０においてはトランジスタＱ１０をＩＧ
ＢＴとして示したが、これがＦＥＴであってもよい。
する。ここで、接続点ＡとＰ線との間の電位をＶＺ0 と
し、接続点ＡとＮ線との間の電位をＶＺ1 とする。Ｐ−
Ｎ線間に３相交流電源をコンバートして得られる主電源
電圧が印加され、ＶＺ1 がトランジスタＱ１０をＯＮす
るに十分な電圧に達すると、トランジスタＱ１０のコレ
クタ、エミッタ間に電流が流れ、キャパシタＣ１０が充
電される。ここで、キャパシタＣ１０の両電極端の電圧
はツェナーダイオードＺ1 によって決定される。この充
電されたキャパシタＣ１０を制御装置αの電源として用
いるために、キャパシタＣ１０とトランジスタＱ１０と
の接続点Ｂに制御装置αの電源線を接続する。なお、図
１２を用いて説明した第８の実施例の制御装置α８おい
ては、制御電源ＰＳとして示されている部分に相当す
る。また、図２０においてはトランジスタＱ１０をＩＧ
ＢＴとして示したが、これがＦＥＴであってもよい。
【０１６１】以上説明したように、３つのインバータ回
路Ｉ１０〜Ｉ３０に、制御装置αを動作させる制御電源
回路を個々に内蔵して備えているので、図２６を用いて
説明した従来の３相モーターの駆動制御装置のように、
絶縁トランスＴＲを有するＤＣ電源ＤＰＷを装置外部に
備えるとともにＤＣ電源ＤＰＷから長い経路の配線を介
して制御回路に電力を供給する必要がなくなり、３相モ
ーターの駆動制御装置を小型化することができる共に、
配線等にノイズが重畳することを抑制して質の高い電力
を供給することができる。
路Ｉ１０〜Ｉ３０に、制御装置αを動作させる制御電源
回路を個々に内蔵して備えているので、図２６を用いて
説明した従来の３相モーターの駆動制御装置のように、
絶縁トランスＴＲを有するＤＣ電源ＤＰＷを装置外部に
備えるとともにＤＣ電源ＤＰＷから長い経路の配線を介
して制御回路に電力を供給する必要がなくなり、３相モ
ーターの駆動制御装置を小型化することができる共に、
配線等にノイズが重畳することを抑制して質の高い電力
を供給することができる。
【０１６２】＜実装例＞次に、パワートランジスタなど
の電力素子とその電力素子を駆動制御するための制御装
置とを１パッケージに収容したモジュール、すなわち
「ＩＰＭ」として構成された装置の１例として、ＩＰＭ
化した３相モーターの駆動制御装置の実装例を説明す
る。図２１はＩＰＭ化された３相モーターの駆動制御装
置ＩＰＭ１の実装状態を説明するための平面図である。
図２１において、パッケージの基体となるパッケージベ
ースＢＰの上に、制御部とパワー部に大別されて３相モ
ーターの駆動制御装置が形成されている。制御部には、
既述した各実施例のいずれかの構成を有するパワーデバ
イスの制御装置が、高電位部および低電位部とに分割し
てＩＣ化され、各々高電位ＩＣ１００および低電位ＶＩ
Ｃ２００として設けられている。また、パワーデバイス
の制御装置用の制御電源用ＩＣ３００、入力信号および
フィードバック信号の入出力のための制御端子ＴＭ１、
チャージポンプ回路１１００が設けられている。
の電力素子とその電力素子を駆動制御するための制御装
置とを１パッケージに収容したモジュール、すなわち
「ＩＰＭ」として構成された装置の１例として、ＩＰＭ
化した３相モーターの駆動制御装置の実装例を説明す
る。図２１はＩＰＭ化された３相モーターの駆動制御装
置ＩＰＭ１の実装状態を説明するための平面図である。
図２１において、パッケージの基体となるパッケージベ
ースＢＰの上に、制御部とパワー部に大別されて３相モ
ーターの駆動制御装置が形成されている。制御部には、
既述した各実施例のいずれかの構成を有するパワーデバ
イスの制御装置が、高電位部および低電位部とに分割し
てＩＣ化され、各々高電位ＩＣ１００および低電位ＶＩ
Ｃ２００として設けられている。また、パワーデバイス
の制御装置用の制御電源用ＩＣ３００、入力信号および
フィードバック信号の入出力のための制御端子ＴＭ１、
チャージポンプ回路１１００が設けられている。
【０１６３】パワー部には、トランジスタとダイオード
とが対になって、インバータ回路を形成するパワーデバ
イス部４００と、パワーデバイス部４００の近傍に、パ
ワーデバイス部４００の温度状態を検出する温度異常検
出回路５００と、３相モーターに電気制動をかけるブレ
ーキ回路を構成するブレーキ回路用トランジスタ６００
とブレーキ回路用ダイオード７００とが設けられてい
る。また、３相交流電源を整流してパワーデバイスの主
電源とするための主電源用トランジスタ９００と主電源
用ダイオード１０００が設けられ、３相交流電源からの
入力や３相モーターへインバータ出力を与えるための主
回路端子ＴＭ２が設けられている。さらに、インバータ
回路の力率を改善するためのアクティブフィルタ回路８
００も設けられている。
とが対になって、インバータ回路を形成するパワーデバ
イス部４００と、パワーデバイス部４００の近傍に、パ
ワーデバイス部４００の温度状態を検出する温度異常検
出回路５００と、３相モーターに電気制動をかけるブレ
ーキ回路を構成するブレーキ回路用トランジスタ６００
とブレーキ回路用ダイオード７００とが設けられてい
る。また、３相交流電源を整流してパワーデバイスの主
電源とするための主電源用トランジスタ９００と主電源
用ダイオード１０００が設けられ、３相交流電源からの
入力や３相モーターへインバータ出力を与えるための主
回路端子ＴＭ２が設けられている。さらに、インバータ
回路の力率を改善するためのアクティブフィルタ回路８
００も設けられている。
【０１６４】図２２に以上説明したＩＰＭ化された３相
モーターの駆動制御装置ＩＰＭ１の最終形態の斜透視図
を示す。図２２において、装置上部を覆うように上部パ
ッケージＯＰが形成され、制御端子ＴＭ１および主回路
端子ＴＭ２に対応して制御ピンＬ１および出力ピンＬ２
が設けられ、外部機器に接続される。
モーターの駆動制御装置ＩＰＭ１の最終形態の斜透視図
を示す。図２２において、装置上部を覆うように上部パ
ッケージＯＰが形成され、制御端子ＴＭ１および主回路
端子ＴＭ２に対応して制御ピンＬ１および出力ピンＬ２
が設けられ、外部機器に接続される。
【０１６５】なお、図１９を用いて説明した３相モータ
ーの駆動制御装置の構成との相関関係を以下に示す。す
なわち、図１９における制御装置αが高電位ＩＣ１００
および低電位ＶＩＣ２００に、制御電源ＰＳが制御電源
用ＩＣ３００に、トランジスタＱ１、Ｑ２およびダイオ
ードＤ１、Ｄ２がパワーデバイス部４００に、コンバー
タ回路ＣＣ１が主電源用トランジスタ９００および主電
源用ダイオード１０００に、トランジスタＱ７およびダ
イオードＤ７がブレーキ回路用トランジスタ６００およ
びブレーキ回路用ダイオード７００にそれぞれ対応す
る。
ーの駆動制御装置の構成との相関関係を以下に示す。す
なわち、図１９における制御装置αが高電位ＩＣ１００
および低電位ＶＩＣ２００に、制御電源ＰＳが制御電源
用ＩＣ３００に、トランジスタＱ１、Ｑ２およびダイオ
ードＤ１、Ｄ２がパワーデバイス部４００に、コンバー
タ回路ＣＣ１が主電源用トランジスタ９００および主電
源用ダイオード１０００に、トランジスタＱ７およびダ
イオードＤ７がブレーキ回路用トランジスタ６００およ
びブレーキ回路用ダイオード７００にそれぞれ対応す
る。
【０１６６】＜実装の他の例＞次にＩＰＭ化された３相
モーターの駆動制御装置の実装状態の他の例を説明す
る。図２３はＩＰＭ化された３相モーターの駆動制御装
置ＩＰＭ２の実装状態を説明するための平面透視図およ
び断面図である。図２３において、ヒートシンクＨＰを
有するパッケージベースＢＰ１０の上にＩＣ化された制
御回路２１００およびパワーデバイス部２２００と、制
御端子ＴＭ１０および主回路端子ＴＭ２０が設けられ、
それらの上部は上部パッケージで覆われている。図２３
において制御装置は高電位部、低電位部に分けられるこ
となく同一のＩＣ基板上に形成され、よりコンパクトに
なっている。
モーターの駆動制御装置の実装状態の他の例を説明す
る。図２３はＩＰＭ化された３相モーターの駆動制御装
置ＩＰＭ２の実装状態を説明するための平面透視図およ
び断面図である。図２３において、ヒートシンクＨＰを
有するパッケージベースＢＰ１０の上にＩＣ化された制
御回路２１００およびパワーデバイス部２２００と、制
御端子ＴＭ１０および主回路端子ＴＭ２０が設けられ、
それらの上部は上部パッケージで覆われている。図２３
において制御装置は高電位部、低電位部に分けられるこ
となく同一のＩＣ基板上に形成され、よりコンパクトに
なっている。
【０１６７】図２４に以上説明したＩＰＭ化された３相
モーターの駆動制御装置ＩＰＭ２の最終形態の斜透視図
を示す。
モーターの駆動制御装置ＩＰＭ２の最終形態の斜透視図
を示す。
【０１６８】＜第９の実施例の特徴的作用および効果＞
以上説明したように、本発明に係る第９の実施例である
３相モーターの駆動制御装置によれば、パワーデバイス
の制御装置αおよび制御電源ＰＳをＩＣ化し、さらに、
ブレーキ回路ＢＫおよびアクティブフィルタ回路８００
等を備えてパッケージ化することで、３相モーターの駆
動制御装置をより小型化することができる。
以上説明したように、本発明に係る第９の実施例である
３相モーターの駆動制御装置によれば、パワーデバイス
の制御装置αおよび制御電源ＰＳをＩＣ化し、さらに、
ブレーキ回路ＢＫおよびアクティブフィルタ回路８００
等を備えてパッケージ化することで、３相モーターの駆
動制御装置をより小型化することができる。
【０１６９】＜第１０の実施例＞図２５に示すように第
１０の実施例として、本発明に係るパワーデバイスの制
御装置をＡＣ入力単相モーターの駆動制御装置へ適用す
ることによっても、同様の効果を得ることができる。な
お、単相であるから、インバータ回路にはＩ１０、Ｉ２
０の２つを使用する。その他の構成は上述した３相モー
ターの駆動制御装置と同様なので説明は省略する。
１０の実施例として、本発明に係るパワーデバイスの制
御装置をＡＣ入力単相モーターの駆動制御装置へ適用す
ることによっても、同様の効果を得ることができる。な
お、単相であるから、インバータ回路にはＩ１０、Ｉ２
０の２つを使用する。その他の構成は上述した３相モー
ターの駆動制御装置と同様なので説明は省略する。
【０１７０】
【発明の効果】請求項１記載のパワーデバイスの制御装
置によれば、第１と第２の主電源電位の間に介挿され、
第１の信号によって制御されるとともに、第１と第２の
主電源電位間の電圧以上の耐電圧特性を有する少なくと
もひとつのレベルシフト用半導体素子を用いて構成され
たレベルシフト手段を介して、第２の主電源電位を基準
として発生された入力信号に基づいて第１の半導体回路
を制御することができるので、制御信号に対するパワー
デバイスの応答性を高めることができ、集積化を促進す
ることができる。
置によれば、第１と第２の主電源電位の間に介挿され、
第１の信号によって制御されるとともに、第１と第２の
主電源電位間の電圧以上の耐電圧特性を有する少なくと
もひとつのレベルシフト用半導体素子を用いて構成され
たレベルシフト手段を介して、第２の主電源電位を基準
として発生された入力信号に基づいて第１の半導体回路
を制御することができるので、制御信号に対するパワー
デバイスの応答性を高めることができ、集積化を促進す
ることができる。
【０１７１】請求項２記載のパワーデバイスの制御装置
によれば、入力信号のレベル遷移に応答したパルスをレ
ベルシフトして得られるシフト済パルスを制御信号とし
て、第１の半導体回路を制御するので、第１の信号生成
手段およびレベルシフト手段および制御信号発生手段の
構成が簡単なパワーデバイスの制御装置を得ることがで
きる。
によれば、入力信号のレベル遷移に応答したパルスをレ
ベルシフトして得られるシフト済パルスを制御信号とし
て、第１の半導体回路を制御するので、第１の信号生成
手段およびレベルシフト手段および制御信号発生手段の
構成が簡単なパワーデバイスの制御装置を得ることがで
きる。
【０１７２】請求項３記載のパワーデバイスの制御装置
によれば、入力信号の正および負のレベル遷移に応答し
た第１と第２のパルスをレベルシフトして得られる、第
１と第２のシフト済パルスを制御信号として第１の半導
体回路を制御するので、入力信号が長時間に渡って与え
られる場合でも、レベルシフト用半導体素子に長時間に
渡って負荷を与えることが回避され、レベルシフト用半
導体素子を保護でき、消費電力の低減を図ることができ
る。
によれば、入力信号の正および負のレベル遷移に応答し
た第１と第２のパルスをレベルシフトして得られる、第
１と第２のシフト済パルスを制御信号として第１の半導
体回路を制御するので、入力信号が長時間に渡って与え
られる場合でも、レベルシフト用半導体素子に長時間に
渡って負荷を与えることが回避され、レベルシフト用半
導体素子を保護でき、消費電力の低減を図ることができ
る。
【０１７３】請求項４記載のパワーデバイスの制御装置
によれば、第１の半導体回路の動作異常を示す第１の異
常指示信号を、他のレベルシフト用半導体素子によっ
て、第２の電源電位側にレベルシフトし、入力信号の発
生のための回路側へとフィードバックすることができる
ので、入力信号を制御して、第１の半導体回路の動作異
常を解消することができる。
によれば、第１の半導体回路の動作異常を示す第１の異
常指示信号を、他のレベルシフト用半導体素子によっ
て、第２の電源電位側にレベルシフトし、入力信号の発
生のための回路側へとフィードバックすることができる
ので、入力信号を制御して、第１の半導体回路の動作異
常を解消することができる。
【０１７４】請求項５記載のパワーデバイスの制御装置
によれば、第１の半導体回路の動作異常を示す第１の異
常指示信号をパルス信号に変換し、他のレベルシフト用
半導体素子によって、第２の電源電位側にレベルシフト
し、フィードバック信号ラッチ手段によって入力信号の
発生のための回路側へフィードバック信号として与える
ことができるので、第１の半導体回路の動作異常を解消
するためのより実際的な制御回路を得ることができる。
によれば、第１の半導体回路の動作異常を示す第１の異
常指示信号をパルス信号に変換し、他のレベルシフト用
半導体素子によって、第２の電源電位側にレベルシフト
し、フィードバック信号ラッチ手段によって入力信号の
発生のための回路側へフィードバック信号として与える
ことができるので、第１の半導体回路の動作異常を解消
するためのより実際的な制御回路を得ることができる。
【０１７５】請求項６記載のパワーデバイスの制御装置
によれば、第１の半導体回路に含まれる第１の制御可能
半導体素子とレベルシフト用半導体素子とを第１の導電
型の半導体素子とし、他のレベルシフト用半導体素子が
第２の導電型の半導体素子とすることで、第２の主電源
電位から第１の主電源電位へ、また、第１の主電源電位
から第２の主電源電位へのレベルシフトが支障なく行わ
れ、現実的な回路構成を得ることができる。
によれば、第１の半導体回路に含まれる第１の制御可能
半導体素子とレベルシフト用半導体素子とを第１の導電
型の半導体素子とし、他のレベルシフト用半導体素子が
第２の導電型の半導体素子とすることで、第２の主電源
電位から第１の主電源電位へ、また、第１の主電源電位
から第２の主電源電位へのレベルシフトが支障なく行わ
れ、現実的な回路構成を得ることができる。
【０１７６】請求項７記載のパワーデバイスの制御装置
によれば、第２の半導体回路の導通状態も制御可能とな
るので、第１および第２の半導体回路がともに制御を要
するような構成の制御回路に対応することができる。
によれば、第２の半導体回路の導通状態も制御可能とな
るので、第１および第２の半導体回路がともに制御を要
するような構成の制御回路に対応することができる。
【０１７７】請求項８記載のパワーデバイスの制御装置
によれば、第１の半導体回路を、第２の主電源電位を基
準として発生された入力信号に基づいて制御することが
できるので、制御信号に対するパワーデバイスの応答性
を高めることができ、集積化を促進することができる。
によれば、第１の半導体回路を、第２の主電源電位を基
準として発生された入力信号に基づいて制御することが
できるので、制御信号に対するパワーデバイスの応答性
を高めることができ、集積化を促進することができる。
【０１７８】請求項９記載のパワーデバイスの制御装置
によれば、第２の制御可能半導体素子の主電流を電圧信
号に変換し、アナログ信号出力手段により当該電圧信号
が指示する主電流の値をアナログ信号として第２の制御
信号発生手段にフィードバックすることで、第２の制御
可能半導体素子の動作状態をリアルタイムで感知するこ
とができ、かつ、アナログ信号出力手段をモジュール化
することも容易になるので、装置の小型化が可能とな
る。
によれば、第２の制御可能半導体素子の主電流を電圧信
号に変換し、アナログ信号出力手段により当該電圧信号
が指示する主電流の値をアナログ信号として第２の制御
信号発生手段にフィードバックすることで、第２の制御
可能半導体素子の動作状態をリアルタイムで感知するこ
とができ、かつ、アナログ信号出力手段をモジュール化
することも容易になるので、装置の小型化が可能とな
る。
【０１７９】請求項１０記載のパワーデバイスの制御装
置によれば、アナログ信号出力手段を、遅延信号を発生
する遅延信号発生手段と、電圧信号の伝達経路を開閉す
るゲート素子と、当該ゲート素子の出力端と第２の電源
電位の間に介挿されたキャパシタンスとで構成すること
で、より実際的なアナログ信号出力手段を得ることがで
きる。
置によれば、アナログ信号出力手段を、遅延信号を発生
する遅延信号発生手段と、電圧信号の伝達経路を開閉す
るゲート素子と、当該ゲート素子の出力端と第２の電源
電位の間に介挿されたキャパシタンスとで構成すること
で、より実際的なアナログ信号出力手段を得ることがで
きる。
【０１８０】請求項１１記載のパワーデバイスの制御装
置によれば、第２の半導体回路の動作異常を検出して、
第３の異常指示信号を発生する第２の動作異常検出手段
と、第２および第３の異常指示信号を識別して、当該識
別結果を入力信号の発生のための回路にフィードバック
させる異常指示信号識別手段とをさらに備えることで、
第１、第２の制御可能半導体素子の異常状態の識別が可
能となり、かつ、これらの手段をモジュール化すること
も容易になるので、装置の小型化が可能となる。
置によれば、第２の半導体回路の動作異常を検出して、
第３の異常指示信号を発生する第２の動作異常検出手段
と、第２および第３の異常指示信号を識別して、当該識
別結果を入力信号の発生のための回路にフィードバック
させる異常指示信号識別手段とをさらに備えることで、
第１、第２の制御可能半導体素子の異常状態の識別が可
能となり、かつ、これらの手段をモジュール化すること
も容易になるので、装置の小型化が可能となる。
【０１８１】請求項１２記載のパワーデバイスの制御装
置によれば、第１と第２の制御信号のそれぞれの発生タ
イミングを検出し、第１と第２の制御信号が同時に出力
されることを防止する入力インターロック手段をさらに
備えているので、第１、第２の制御可能半導体素子が同
時に動作することによる不具合の発生が防止される。
置によれば、第１と第２の制御信号のそれぞれの発生タ
イミングを検出し、第１と第２の制御信号が同時に出力
されることを防止する入力インターロック手段をさらに
備えているので、第１、第２の制御可能半導体素子が同
時に動作することによる不具合の発生が防止される。
【０１８２】請求項１３記載のパワーデバイスの制御装
置によれば、第１と第２のＰＷＭ信号を生成するＰＷＭ
信号生成手段をさらに備えているので、第１、第２の制
御可能半導体素子のいずれか一方をＯＮ状態する信号パ
ターンの発生が可能となる。
置によれば、第１と第２のＰＷＭ信号を生成するＰＷＭ
信号生成手段をさらに備えているので、第１、第２の制
御可能半導体素子のいずれか一方をＯＮ状態する信号パ
ターンの発生が可能となる。
【０１８３】請求項１４記載のパワーデバイスの制御装
置によれば、請求項１ないし１３に記載のパワーデバイ
スの制御装置を、単一または複数の半導体基板上に集積
し、単一の動作電源によって駆動することで、装置の小
型化が可能となる。
置によれば、請求項１ないし１３に記載のパワーデバイ
スの制御装置を、単一または複数の半導体基板上に集積
し、単一の動作電源によって駆動することで、装置の小
型化が可能となる。
【０１８４】請求項１５記載のモータの駆動制御装置に
よれば、第１と第２の主電源電位の間に介挿された前記
第１と第２の半導体回路の直列接続と、コンバータ回路
と、モータの電気制動を行なう制動回路と、請求項１４
の集積化された制御回路とが、モジュールとして設けら
れているので、小型化され、制御信号に対するモーター
の応答性が良いモータの駆動制御装置を得ることができ
る。
よれば、第１と第２の主電源電位の間に介挿された前記
第１と第２の半導体回路の直列接続と、コンバータ回路
と、モータの電気制動を行なう制動回路と、請求項１４
の集積化された制御回路とが、モジュールとして設けら
れているので、小型化され、制御信号に対するモーター
の応答性が良いモータの駆動制御装置を得ることができ
る。
【０１８５】請求項１６記載のモータの駆動制御装置に
よれば、請求項１５のモータの駆動制御装置のモジュー
ルに、駆動制御回路の力率を改善するためのアクティブ
フィルタ回路が含まれているので、アクティブフィルタ
回路を装置外部に設ける必要がなく、かつ、小型化され
たモータの駆動制御装置を得ることができる。
よれば、請求項１５のモータの駆動制御装置のモジュー
ルに、駆動制御回路の力率を改善するためのアクティブ
フィルタ回路が含まれているので、アクティブフィルタ
回路を装置外部に設ける必要がなく、かつ、小型化され
たモータの駆動制御装置を得ることができる。
【０１８６】請求項１７記載のモータの駆動制御装置に
よれば、請求項１５のモータの駆動制御装置のモジュー
ルに、交流電源から請求項１４の制御回路のための電力
を供給する電源回路が含まれているので、小型化された
モータの駆動制御装置を得ることができる。
よれば、請求項１５のモータの駆動制御装置のモジュー
ルに、交流電源から請求項１４の制御回路のための電力
を供給する電源回路が含まれているので、小型化された
モータの駆動制御装置を得ることができる。
【０１８７】請求項１８記載のモータの駆動制御装置に
よれば、チャージポンプ回路に第２のダイオードを備え
ることで、第１の半導体回路の第１の制御可能半導体素
子の制御電極の電位が、第２の半導体回路の動作時に発
生する電気誘導によって高くなることが防止され、第１
の半導体回路と第２の半導体回路が同時に動作すること
を防止して、第１と第２の電源電位間の短絡を防ぐこと
ができる。
よれば、チャージポンプ回路に第２のダイオードを備え
ることで、第１の半導体回路の第１の制御可能半導体素
子の制御電極の電位が、第２の半導体回路の動作時に発
生する電気誘導によって高くなることが防止され、第１
の半導体回路と第２の半導体回路が同時に動作すること
を防止して、第１と第２の電源電位間の短絡を防ぐこと
ができる。
【図１】本発明に係る第１の実施例であるパワーデバイ
スの制御装置を示す図である。
スの制御装置を示す図である。
【図２】本発明に係る第１の実施例であるパワーデバイ
スの制御装置を示す図である。
スの制御装置を示す図である。
【図３】本発明に係る第１の実施例であるパワーデバイ
スの制御装置を示す図である。
スの制御装置を示す図である。
【図４】本発明に係る第２の実施例であるパワーデバイ
スの制御装置を示す図である。
スの制御装置を示す図である。
【図５】本発明に係る第３の実施例であるパワーデバイ
スの制御装置を示す図である。
スの制御装置を示す図である。
【図６】本発明に係る第３の実施例であるパワーデバイ
スの制御装置を示す図である。
スの制御装置を示す図である。
【図７】本発明に係る第３の実施例であるパワーデバイ
スの制御装置の動作を示すタイミングチャートである。
スの制御装置の動作を示すタイミングチャートである。
【図８】本発明に係る第３の実施例であるパワーデバイ
スの制御装置の動作を示すタイミングチャートである。
スの制御装置の動作を示すタイミングチャートである。
【図９】本発明に係る第３の実施例であるパワーデバイ
スの制御装置を示す図である。
スの制御装置を示す図である。
【図１０】本発明に係る第４の実施例であるパワーデバ
イスの制御装置を示す図である。
イスの制御装置を示す図である。
【図１１】本発明に係る第５の実施例であるパワーデバ
イスの制御装置を示す図である。
イスの制御装置を示す図である。
【図１２】本発明に係る第５の実施例であるパワーデバ
イスの制御装置を示す図である。
イスの制御装置を示す図である。
【図１３】本発明に係る第６の実施例であるパワーデバ
イスの制御装置を示す図である。
イスの制御装置を示す図である。
【図１４】本発明に係る第７の実施例であるパワーデバ
イスの制御装置を示す図である。
イスの制御装置を示す図である。
【図１５】本発明に係る第７の実施例であるパワーデバ
イスの制御装置の動作を示すタイミングチャートであ
る。
イスの制御装置の動作を示すタイミングチャートであ
る。
【図１６】本発明に係る第８の実施例であるパワーデバ
イスの制御装置を示す図である。
イスの制御装置を示す図である。
【図１７】本発明に係る第８の実施例であるパワーデバ
イスの制御装置を示す図である。
イスの制御装置を示す図である。
【図１８】本発明に係る第８の実施例であるパワーデバ
イスの制御装置の動作を示すタイミングチャートであ
る。
イスの制御装置の動作を示すタイミングチャートであ
る。
【図１９】本発明に係る第９の実施例であるモータの駆
動制御装置を示す図である。
動制御装置を示す図である。
【図２０】本発明に係る第９の実施例であるモータの駆
動制御装置を示す図である。
動制御装置を示す図である。
【図２１】本発明に係る第９の実施例であるモータの駆
動制御装置のパッケージ化された実装状態の一例を示す
平面図である。
動制御装置のパッケージ化された実装状態の一例を示す
平面図である。
【図２２】本発明に係る第９の実施例であるモータの駆
動制御装置のパッケージ化された実装状態の一例を示す
斜透視図である。
動制御装置のパッケージ化された実装状態の一例を示す
斜透視図である。
【図２３】本発明に係る第９の実施例であるモータの駆
動制御装置のパッケージ化された実装状態の他の例を示
す平面図である。
動制御装置のパッケージ化された実装状態の他の例を示
す平面図である。
【図２４】本発明に係る第９の実施例であるモータの駆
動制御装置のパッケージ化された実装状態の他の例を示
す斜透視図である。
動制御装置のパッケージ化された実装状態の他の例を示
す斜透視図である。
【図２５】本発明に係る第１０の実施例であるモータの
駆動制御装置を示す図である。
駆動制御装置を示す図である。
【図２６】従来のパワーデバイスの制御装置を用いたモ
ータの駆動制御装置を示す図である。
ータの駆動制御装置を示す図である。
【図２７】従来のパワーデバイスの制御装置を用いたモ
ータの駆動制御装置を示す図である。
ータの駆動制御装置を示す図である。
５、５Ａ、５Ｂ レベルシフト回路 ７ チャージポンプ回路 ＰＳ 制御電源 ＴＡ 温度異常検出回路 ＰＡ 電源電圧異常検出回路 ＤＲQ1、ＤＲQ2、ＤＲLV1 、ＤＲLV2 、ＤＲQS ドライ
バ回路 ＱLV1 、ＱLV2 、ＱLV3 トランジスタ（レベルシフト
用半導体素子）
バ回路 ＱLV1 、ＱLV2 、ＱLV3 トランジスタ（レベルシフト
用半導体素子）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福永 匡則 福岡市西区今宿東一丁目１番１号 三菱電 機株式会社福岡製作所内
Claims (18)
- 【請求項１】 第１と第２の半導体回路の直列接続が第
１と第２の主電源電位の間に介挿され、少なくとも前記
第１の半導体回路の導通状態が制御信号によって制御可
能であり、前記第１と第２の半導体回路の接続ノードか
ら出力が得られるパワーデバイスについて、前記第２の
主電源電位を基準として発生された入力信号に基づいて
前記パワーデバイスを制御するための装置であって、 前記入力信号に応答して第１の信号を生成する第１の信
号生成手段と、 前記第１の信号を前記第１の電源電位側へとレベルシフ
トして第２の信号を得るレベルシフト手段と、 前記第２の信号に応答して前記第１の半導体回路のため
の前記制御信号を発生する制御信号発生手段とを備え、 前記レベルシフト手段が、 前記第１と第２の主電源電位の間に介挿され、前記第１
の信号によって制御されるとともに、前記第１と第２の
主電源電位間の電圧以上の耐電圧特性を有する少なくと
もひとつのレベルシフト用半導体素子を用いて構成され
ていることを特徴とする、パワーデバイスの制御装置。 - 【請求項２】 請求項１のパワーデバイスの制御装置で
あって、 前記第１の信号生成手段は、 前記入力信号のレベル遷移に応答してパルスを発生し、
前記パルスを前記第１の信号とするパルス発生手段を備
え、 前記第２の信号は、 前記パルスを前記レベルシフト手段によってレベルシフ
トして得られるシフト済パルスであり、 前記制御信号発生手段は、 前記第１の信号としての前記シフト済パルスをラッチ
し、それによって前記第１の半導体回路のための前記制
御信号を生成するラッチ手段を備えることを特徴とす
る、パワーデバイスの制御装置。 - 【請求項３】 請求項２のパワーデバイスの制御装置で
あって、 前記パルス発生手段は、 前記入力信号の正および負のレベル遷移に応答してそれ
ぞれ第１と第２のパルスを発生し、前記第１と第２のパ
ルスを前記第１の信号とする手段であり、 前記レベルシフト手段は、 前記第１と第２の主電源電位の間に介挿され、前記第１
と第２の主電源電位間の電圧以上の耐電圧特性を有する
とともに、前記第１と第２のパルスを前記第１の電源電
位側へとそれぞれレベルシフトして第１と第２のシフト
済パルスとし、それによって前記第２の信号を得る第１
と第２のレベルシフト用半導体素子を備え、 前記ラッチ手段は、前記第１と第２のシフト済パルスか
らなる前記第２の信号をラッチして前記第１の半導体回
路のための前記制御信号とすることを特徴とする、パワ
ーデバイスの制御装置。 - 【請求項４】 請求項１ないし３のいずれかに記載のパ
ワーデバイスの制御装置であって、 前記第１の半導体回路の動作異常を検出して、前記第１
の主電源電位を基準としたレベルを持った第１の異常指
示信号を発生する第１の動作異常検出手段と、 前記レベルシフト手段が、 前記第１と第２の主電源電位の間に介挿され、前記第１
と第２の主電源電位間の電圧以上の耐電圧特性を有する
とともに、前記第１の異常指示信号を前記第２の電源電
位側にレベルシフトして第２の異常指示信号とする他の
レベルシフト用半導体素子を備え、 前記第２の異常指示信号が前記入力信号の発生のための
回路側へのフィードバック信号となることを特徴とす
る、パワーデバイスの制御装置。 - 【請求項５】 請求項４のパワーデバイスの制御装置で
あって、 前記第１の動作異常検出手段は、 前記第１の異常指示信号のレベル遷移に応答してパルス
を発生し、前記パルスを前記第１の異常指示信号のパル
ス信号とする異常指示信号パルス発生手段を備え、 前記第２の異常指示信号は、 前記第１の異常指示信号のパルス信号を前記他のレベル
シフト用半導体素子によってレベルシフトして得られる
シフト済パルスであり、 前記レベルシフト手段が、 前記第２の異常指示信号としての前記シフト済パルスを
ラッチし、それによって前記入力信号の発生のための回
路側への前記フィードバック信号を生成するフィードバ
ック信号ラッチ手段を備えることを特徴とする、パワー
デバイスの制御装置。 - 【請求項６】 請求項４あるいは５のパワーデバイスの
制御装置であって、 前記第１の半導体回路に含まれる第１の制御可能半導体
素子と前記レベルシフト用半導体素子とが第１の導電型
の半導体素子であり、 前記他のレベルシフト用半導体素子が第２の導電型の半
導体素子であることを特徴とする、パワーデバイスの制
御装置。 - 【請求項７】 請求項１ないし６のいずれかに記載のパ
ワーデバイスの制御装置であって、 前記第１の制御可能半導体素子のための前記制御信号が
第１の制御信号であり、 前記制御信号発生手段が第１の制御信号発生手段であっ
て、 前記第２の半導体回路は、第２の制御信号によって導通
状態が制御可能な第２の制御可能半導体素子を含み、 前記制御装置が、 前記入力信号に応答して、前記第２の制御信号を生成す
る第２の制御信号発生手段をさらに備えることを特徴と
する、パワーデバイスの制御装置。 - 【請求項８】 第１と第２の半導体回路の直列接続が第
１と第２の主電源電位の間に介挿され、前記第１と第２
の半導体回路の導通状態が第１と第２の制御信号によっ
てそれぞれ制御可能であり、前記第１と第２の半導体回
路の接続ノードから出力が得られるパワーデバイスにつ
いて、前記第２の主電源電位を基準として発生された入
力信号に基づいて前記第１と第２の制御信号を発生する
ための装置であって、 前記入力信号に基づいて前記第１と第２の制御信号が生
成され、かつ前記入力信号に基づく前記第１の制御信号
の生成と、前記第１と第２の制御信号のそれぞれの電位
レベルの相互分離とが、前記第１と第２の主電源電位間
の電圧以上の耐電圧特性を有する少なくともひとつの半
導体素子を用いて行なわれていることを特徴とする、パ
ワーデバイスの制御装置。 - 【請求項９】 請求項７のパワーデバイスの制御装置で
あって、 前記第２の制御可能半導体素子の前記主電流の出力側の
電極と前記第２の主電源電位との間に介挿され、前記第
２の制御可能半導体素子に流れる主電流を検出して該主
電流に応じた電圧信号に変換するための電流検出抵抗
と、 前記主電流に応じた電圧信号を受け、当該電圧信号が指
示する前記主電流の値をアナログ信号として前記第２の
制御信号発生手段にフィードバックさせるアナログ信号
出力手段をさらに備えることを特徴とする、パワーデバ
イスの制御装置。 - 【請求項１０】 請求項９のパワーデバイスの制御装置
であって、 前記アナログ信号出力手段は、 前記第２の制御信号を遅延させて遅延信号を発生する遅
延信号発生手段と、 入力端と出力端とを有し、前記入力端に前記電圧信号が
与えられるとともに、前記遅延信号に応答して前記入力
端から前記出力端への前記電圧信号の伝達経路を開閉す
るゲート素子と、 前記ゲート素子の前記出力端と前記第２の電源電位の間
に介挿されたキャパシタと、を備え、 前記出力端から前記アナログ信号が得られることを特徴
とする、パワーデバイスの制御装置。 - 【請求項１１】 請求項４ないし７のいずれかに記載の
パワーデバイスの制御装置であって、前記第２の半導体
回路の動作異常を検出して、前記第２の主電源電位を基
準としたレベルを持った第３の異常指示信号を発生する
第２の動作異常検出手段と、 前記第２および前記第３の異常指示信号を識別して、当
該識別結果を前記入力信号の発生のための回路にフィー
ドバックさせる異常指示信号識別手段とをさらに備える
ことを特徴とする、パワーデバイスの制御装置。 - 【請求項１２】 請求項７のパワーデバイスの制御装置
であって、前記第１と第２の制御信号のそれぞれの発生
タイミングを検出し、前記第１と第２の制御信号が同時
に出力されることを防止する入力インターロック手段を
さらに備えたことを特徴とする、パワーデバイスの制御
装置。 - 【請求項１３】 請求項７のパワーデバイスの制御装置
であって、前記入力信号に応答して第１と第２のＰＷＭ
信号を生成するＰＷＭ信号生成手段をさらに備え、 前記第１と第２の制御信号が、前記第１と第２のＰＷＭ
信号に基づいてそれぞれ生成されることを特徴とする、
パワーデバイスの制御装置。 - 【請求項１４】 単一または複数の半導体基板上に集積
されるとともに、前記第１と第２の主電源電位の間の電
圧を供給する単一の動作電源によって駆動されることを
特徴とする、請求項１ないし１３のいずれかに記載のパ
ワーデバイスの制御装置。 - 【請求項１５】 モータの駆動制御装置であって、 前記第１と第２の主電源電位の間に介挿された前記第１
と第２の半導体回路の直列接続と、 請求項１４のパワーデバイスの制御装置と、 前記第１と第２の半導体回路に並列に設けられ、所定の
停止信号に応答して前記モータの電気制動を行なう制動
回路と、 交流電源を整流して前記第１と第２の主電源電位を与え
るコンバータ回路とがモジュールとして設けられている
ことを特徴とするモータの駆動制御装置。 - 【請求項１６】 請求項１５のモータの駆動制御装置で
あって、該駆動制御装置の力率を改善するためのアクテ
ィブフィルタ回路が、前記モジュールに含まれているこ
とを特徴とするモータの駆動制御装置。 - 【請求項１７】 請求項１５あるいは１６のモータの駆
動制御装置であって、前記交流電源から請求項１４の制
御装置のための電力を供給する電源回路も前記モジュー
ルに含まれていることを特徴とするモータの駆動制御装
置。 - 【請求項１８】 請求項１７のモータの駆動制御装置で
あって、前記電源回路と前記第１の半導体回路と第２の
半導体回路の接続点との間に、前記電源回路の正出力か
ら順に直列に接続された第１のダイオードとキャパシタ
によるチャージポンプ回路を備え、 前記第１のダイオードと前記第１の半導体回路の前記第
１の制御可能半導体素子の制御電極との間に、負電極を
前記第１のダイオードの負電極に接続された第２のダイ
オードを備えたことを特徴とするモータの駆動制御装
置。
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|---|---|---|---|
| JP05957394A JP3325697B2 (ja) | 1994-01-20 | 1994-03-29 | パワーデバイスの制御装置およびモータの駆動制御装置 |
| US08/373,435 US6005366A (en) | 1994-01-20 | 1995-01-17 | Controller for power device and drive controller for motor |
| DE69510100T DE69510100T2 (de) | 1994-01-20 | 1995-01-19 | Steuerung für Leistungshalbleiter und Antriebssteuerung für Motor |
| EP95100726A EP0664595B1 (en) | 1994-01-20 | 1995-01-19 | Controller for power device and drive controller for motor |
| US08/775,308 US6522098B1 (en) | 1994-01-20 | 1996-12-31 | Controller for power device and drive controller for motor |
| US10/260,406 US6724169B2 (en) | 1994-01-20 | 2002-10-01 | Controller for power device and drive controller for motor |
Applications Claiming Priority (3)
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|---|---|---|---|
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| DE (1) | DE69510100T2 (ja) |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5698899A (en) * | 1995-11-30 | 1997-12-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with first and second sealing resins |
| US5747876A (en) * | 1995-11-30 | 1998-05-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and semiconductor module |
| US5773883A (en) * | 1996-01-09 | 1998-06-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and semiconductor module |
| US5814878A (en) * | 1995-11-30 | 1998-09-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6002166A (en) * | 1996-11-28 | 1999-12-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| EP0881680A4 (en) * | 1996-11-28 | 2000-11-29 | Mitsubishi Electric Corp | SEMICONDUCTOR DEVICE |
| JP2002019558A (ja) * | 2000-07-11 | 2002-01-23 | Denso Corp | コンデンサの電荷制御回路及びマイクロコンピュータ |
| JP2009017728A (ja) * | 2007-07-06 | 2009-01-22 | Nippon Telegr & Teleph Corp <Ntt> | 交流電流発生回路 |
| WO2011086804A1 (ja) | 2010-01-18 | 2011-07-21 | ダイキン工業株式会社 | 電力変換装置 |
| WO2011089945A1 (ja) | 2010-01-19 | 2011-07-28 | ダイキン工業株式会社 | 電力変換装置 |
| WO2011089800A1 (ja) | 2010-01-19 | 2011-07-28 | ダイキン工業株式会社 | 電力変換装置 |
| US8232629B2 (en) | 2006-08-30 | 2012-07-31 | Renesas Electronics Corporation | Semiconductor device |
| JP2012147040A (ja) * | 2012-05-11 | 2012-08-02 | Renesas Electronics Corp | 電子装置 |
| JP2014045555A (ja) * | 2012-08-24 | 2014-03-13 | Kito Corp | 電動機およびこの電動機を有する電気チェーンブロック |
| JP2015117119A (ja) * | 2013-12-19 | 2015-06-25 | 株式会社日立製作所 | エレベーター制御装置並びにそれを用いたエレベーター |
| JP2017034079A (ja) * | 2015-07-31 | 2017-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2019216137A (ja) * | 2018-06-11 | 2019-12-19 | 三菱電機株式会社 | 電力用半導体装置 |
| WO2021039415A1 (ja) * | 2019-08-30 | 2021-03-04 | 株式会社オートネットワーク技術研究所 | 駆動装置 |
| WO2022162827A1 (ja) * | 2021-01-28 | 2022-08-04 | 三菱電機株式会社 | 電力変換装置及び空調機 |
Families Citing this family (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3325697B2 (ja) | 1994-01-20 | 2002-09-17 | 三菱電機株式会社 | パワーデバイスの制御装置およびモータの駆動制御装置 |
| US5801557A (en) * | 1995-10-10 | 1998-09-01 | International Rectifier Corp. | High voltage drivers which avoid -Vs failure modes |
| EP1028520A1 (en) * | 1996-09-06 | 2000-08-16 | Hitachi, Ltd. | Semiconductor device |
| JP3678891B2 (ja) * | 1997-08-07 | 2005-08-03 | 松下電器産業株式会社 | Ｐｗｍインバータ用出力回路 |
| GB2335556B (en) | 1998-03-18 | 2002-10-30 | Ericsson Telefon Ab L M | Switch circuit |
| JP3548024B2 (ja) * | 1998-12-09 | 2004-07-28 | 富士電機デバイステクノロジー株式会社 | 半導体装置およびその製造方法 |
| US6194856B1 (en) * | 1999-01-25 | 2001-02-27 | Hitachi, Ltd. | Motor driving apparatus including a modularized current control circuit and method of controlling the same |
| WO2000052823A1 (en) * | 1999-03-01 | 2000-09-08 | Koninklijke Philips Electronics N.V. | Device having a variable-speed motor |
| WO2000072252A1 (de) * | 1999-05-21 | 2000-11-30 | Infineon Technologies Ag | Verfahren zur verhinderung widerrechtlicher benutzung von chipkarten |
| ATE244981T1 (de) * | 1999-05-31 | 2003-07-15 | Tyco Electronics Logistics Ag | Intelligentes leistungsmodul |
| JP2001128464A (ja) * | 1999-10-26 | 2001-05-11 | Fuji Electric Co Ltd | 電力変換装置 |
| JP4462776B2 (ja) | 2001-03-13 | 2010-05-12 | 三菱電機株式会社 | 電力変換装置および信号レベル変換装置 |
| JP3699663B2 (ja) * | 2001-05-24 | 2005-09-28 | 勲 高橋 | インバータ制御方法およびその装置 |
| US7467178B2 (en) * | 2001-06-01 | 2008-12-16 | Microchip Technology Incorporated | Dual mode arithmetic saturation processing |
| US7003543B2 (en) * | 2001-06-01 | 2006-02-21 | Microchip Technology Incorporated | Sticky z bit |
| US6985986B2 (en) * | 2001-06-01 | 2006-01-10 | Microchip Technology Incorporated | Variable cycle interrupt disabling |
| US6976158B2 (en) * | 2001-06-01 | 2005-12-13 | Microchip Technology Incorporated | Repeat instruction with interrupt |
| US20030061464A1 (en) * | 2001-06-01 | 2003-03-27 | Catherwood Michael I. | Digital signal controller instruction set and architecture |
| US7007172B2 (en) * | 2001-06-01 | 2006-02-28 | Microchip Technology Incorporated | Modified Harvard architecture processor having data memory space mapped to program memory space with erroneous execution protection |
| US20030005269A1 (en) * | 2001-06-01 | 2003-01-02 | Conner Joshua M. | Multi-precision barrel shifting |
| US6937084B2 (en) * | 2001-06-01 | 2005-08-30 | Microchip Technology Incorporated | Processor with dual-deadtime pulse width modulation generator |
| US20020184566A1 (en) * | 2001-06-01 | 2002-12-05 | Michael Catherwood | Register pointer trap |
| US6975679B2 (en) * | 2001-06-01 | 2005-12-13 | Microchip Technology Incorporated | Configuration fuses for setting PWM options |
| JP2003244966A (ja) * | 2002-02-18 | 2003-08-29 | Mitsubishi Electric Corp | 駆動回路 |
| DE10215822B4 (de) * | 2002-04-10 | 2013-03-07 | Sew-Eurodrive Gmbh & Co. Kg | Umrichtersystem und Verfahren |
| US6809589B2 (en) * | 2002-06-13 | 2004-10-26 | Engim, Inc. | Low voltage large swing/high linearity analog buffer with servo amplifier and feedback loop |
| ITPR20020037A1 (it) * | 2002-07-26 | 2004-01-26 | Zapi S P A | Procedimento per misurare le correnti di fase di un dispositivo per il controllo di motori elettrici realizzato in tecnologia ims o affine i |
| US7049767B2 (en) * | 2003-03-24 | 2006-05-23 | International Rectifier Corporation | High voltage offset detection circuit and method |
| JP4066914B2 (ja) * | 2003-08-25 | 2008-03-26 | 富士電機システムズ株式会社 | モータ駆動制御装置 |
| US20050091060A1 (en) * | 2003-10-23 | 2005-04-28 | Wing Thomas W. | Hearing aid for increasing voice recognition through voice frequency downshift and/or voice substitution |
| US7015673B1 (en) | 2004-01-08 | 2006-03-21 | John Kernkamp | Method and apparatus for reducing generated heat in three-phase motors driving air circulation fans in large industrial refrigerators and freezers |
| JP4647266B2 (ja) * | 2004-09-08 | 2011-03-09 | 富士電機システムズ株式会社 | インバータ装置、集積回路チップ及び車両駆動装置 |
| US7959565B2 (en) * | 2004-11-30 | 2011-06-14 | Perigen, Inc. | Method and apparatus for estimating a likelihood of shoulder dystocia |
| US7963916B2 (en) * | 2004-11-30 | 2011-06-21 | Perigen, Inc. | Method and apparatus for estimating a likelihood of shoulder dystocia |
| DE102005023652B3 (de) * | 2005-05-23 | 2006-08-03 | Semikron Elektronik Gmbh & Co. Kg | Schaltungsanordnung mit Fehlererkennung zur Ansteuerung von Leistungshalbleiterschaltern und zugehöriges Verfahren |
| CN101374694B (zh) * | 2006-02-17 | 2010-12-15 | 三菱电机株式会社 | 车辆用设备和用于此设备的通信接口电路 |
| JP4678340B2 (ja) * | 2006-06-19 | 2011-04-27 | パナソニック電工株式会社 | 荷電粒子供給装置 |
| US8604709B2 (en) | 2007-07-31 | 2013-12-10 | Lsi Industries, Inc. | Methods and systems for controlling electrical power to DC loads |
| US7598683B1 (en) | 2007-07-31 | 2009-10-06 | Lsi Industries, Inc. | Control of light intensity using pulses of a fixed duration and frequency |
| US8903577B2 (en) | 2009-10-30 | 2014-12-02 | Lsi Industries, Inc. | Traction system for electrically powered vehicles |
| JP2009065485A (ja) * | 2007-09-07 | 2009-03-26 | Panasonic Corp | スイッチング制御装置及びモータ駆動装置 |
| TWI357715B (en) * | 2008-04-23 | 2012-02-01 | Leadtrend Tech Corp | Motor control circuit and related operation method |
| WO2011123443A1 (en) * | 2010-03-29 | 2011-10-06 | Ramu, Inc. | High density windings for a concentric wound electrical machine stator |
| TWI436561B (zh) * | 2011-08-23 | 2014-05-01 | Amiccom Electronics Corp | 高效能驅動電路 |
| JP2013158093A (ja) * | 2012-01-27 | 2013-08-15 | Fuji Electric Co Ltd | ３レベル電力変換装置 |
| CN104904108B (zh) * | 2013-06-25 | 2017-06-30 | 富士电机株式会社 | 信号传递电路 |
| JP2016208585A (ja) * | 2015-04-16 | 2016-12-08 | 株式会社ジェイテクト | モータ制御装置および電動パワーステアリング装置 |
| JP6579031B2 (ja) * | 2016-04-26 | 2019-09-25 | 株式会社デンソー | 信号伝達回路 |
| WO2017192059A1 (ru) * | 2016-05-04 | 2017-11-09 | Закрытое Акционерное Общество "Драйв" | Устройство для получения высоковольтного импульсного напряжения |
| JP6753301B2 (ja) * | 2016-12-19 | 2020-09-09 | 三菱電機株式会社 | 駆動回路 |
| DE102017204802A1 (de) | 2017-03-22 | 2018-09-27 | Volkswagen Aktiengesellschaft | Schaltungsanordnung, Halbleiterschalter-Modul, Steuergerät und Verfahren zur Überwachung und Diagnose eines Halbleiterschalters |
| US10581351B2 (en) * | 2018-01-24 | 2020-03-03 | Texas Instruments Incorporated | Method to reduce the commutation loss in a motor inverter |
| JP7076404B2 (ja) * | 2019-06-18 | 2022-05-27 | 三菱電機株式会社 | 半導体モジュールおよび半導体パッケージ |
| TWI768526B (zh) * | 2020-10-30 | 2022-06-21 | 茂達電子股份有限公司 | 三相馬達驅動電路及方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3813672C2 (de) * | 1987-05-08 | 1993-10-07 | Siemens Ag | Wechselrichter für eine induktive Last |
| JP2776517B2 (ja) * | 1988-09-26 | 1998-07-16 | 日本電気株式会社 | 半導体装置 |
| JPH0783619B2 (ja) | 1988-12-15 | 1995-09-06 | 松下電工株式会社 | インバータ駆動装置 |
| US5261025A (en) * | 1989-01-19 | 1993-11-09 | Curtis Instruments, Inc. | Method and apparatus for DC motor speed control |
| JPH03169273A (ja) * | 1989-11-22 | 1991-07-22 | Mitsubishi Electric Corp | スイッチングデバイス駆動回路 |
| JP2513874B2 (ja) * | 1989-12-28 | 1996-07-03 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2812528B2 (ja) * | 1990-03-20 | 1998-10-22 | 株式会社日立製作所 | インバータ回路 |
| JPH03280619A (ja) | 1990-03-29 | 1991-12-11 | Mitsubishi Electric Corp | パワー素子駆動回路 |
| JP2629429B2 (ja) * | 1990-10-04 | 1997-07-09 | 富士電機株式会社 | Ｍｏｓトランジスタ |
| JP3259283B2 (ja) * | 1991-04-05 | 2002-02-25 | 株式会社日立製作所 | インバータ装置及びその信号レベル変換回路 |
| JPH04364375A (ja) | 1991-06-11 | 1992-12-16 | Matsushita Electric Works Ltd | インバータ装置 |
| JP3217391B2 (ja) * | 1991-07-01 | 2001-10-09 | 株式会社東芝 | 電力変換装置 |
| US5136469A (en) * | 1991-07-17 | 1992-08-04 | Stryker Corporation | Powered surgical handpiece incorporating sealed multi semiconductor motor control package |
| JP3296588B2 (ja) | 1992-05-11 | 2002-07-02 | 株式会社日立製作所 | インバータ装置 |
| JP2809026B2 (ja) * | 1992-09-30 | 1998-10-08 | 三菱電機株式会社 | インバ−タ装置およびインバ−タ装置の使用方法 |
| US5345160A (en) * | 1993-06-02 | 1994-09-06 | Henri Corniere | Variable frequency control system for single phase induction motors |
| JP3325697B2 (ja) | 1994-01-20 | 2002-09-17 | 三菱電機株式会社 | パワーデバイスの制御装置およびモータの駆動制御装置 |
| JPH11288588A (ja) * | 1998-04-02 | 1999-10-19 | Mitsubishi Electric Corp | 半導体回路装置 |
| JP3493313B2 (ja) * | 1998-12-07 | 2004-02-03 | シャープ株式会社 | 負電圧レベルシフタ回路および不揮発性半導体記憶装置 |
-
1994
- 1994-03-29 JP JP05957394A patent/JP3325697B2/ja not_active Expired - Lifetime
-
1995
- 1995-01-17 US US08/373,435 patent/US6005366A/en not_active Expired - Lifetime
- 1995-01-19 EP EP95100726A patent/EP0664595B1/en not_active Expired - Lifetime
- 1995-01-19 DE DE69510100T patent/DE69510100T2/de not_active Expired - Lifetime
-
1996
- 1996-12-31 US US08/775,308 patent/US6522098B1/en not_active Expired - Lifetime
-
2002
- 2002-10-01 US US10/260,406 patent/US6724169B2/en not_active Expired - Fee Related
Cited By (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5698899A (en) * | 1995-11-30 | 1997-12-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with first and second sealing resins |
| US5747876A (en) * | 1995-11-30 | 1998-05-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and semiconductor module |
| US5814878A (en) * | 1995-11-30 | 1998-09-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US5773883A (en) * | 1996-01-09 | 1998-06-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and semiconductor module |
| US6002166A (en) * | 1996-11-28 | 1999-12-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| EP0881680A4 (en) * | 1996-11-28 | 2000-11-29 | Mitsubishi Electric Corp | SEMICONDUCTOR DEVICE |
| EP0910121A4 (en) * | 1996-11-28 | 2000-12-06 | Mitsubishi Electric Corp | SEMICONDUCTOR DEVICE |
| JP2002019558A (ja) * | 2000-07-11 | 2002-01-23 | Denso Corp | コンデンサの電荷制御回路及びマイクロコンピュータ |
| US8232629B2 (en) | 2006-08-30 | 2012-07-31 | Renesas Electronics Corporation | Semiconductor device |
| US9129979B2 (en) | 2006-08-30 | 2015-09-08 | Renesas Electronics Corporation | Semiconductor device |
| JP2009017728A (ja) * | 2007-07-06 | 2009-01-22 | Nippon Telegr & Teleph Corp <Ntt> | 交流電流発生回路 |
| JP2011147307A (ja) * | 2010-01-18 | 2011-07-28 | Daikin Industries Ltd | 電力変換装置 |
| US9166494B2 (en) | 2010-01-18 | 2015-10-20 | Daikin Industries, Ltd. | Power converter |
| WO2011086804A1 (ja) | 2010-01-18 | 2011-07-21 | ダイキン工業株式会社 | 電力変換装置 |
| JP2011151872A (ja) * | 2010-01-19 | 2011-08-04 | Daikin Industries Ltd | 電力変換装置 |
| WO2011089945A1 (ja) | 2010-01-19 | 2011-07-28 | ダイキン工業株式会社 | 電力変換装置 |
| WO2011089800A1 (ja) | 2010-01-19 | 2011-07-28 | ダイキン工業株式会社 | 電力変換装置 |
| US8830704B2 (en) | 2010-01-19 | 2014-09-09 | Daikin Industries, Ltd. | Power converter |
| US8891260B2 (en) | 2010-01-19 | 2014-11-18 | Daikin Industries, Ltd. | Power converter with voltage fluctuation suppression in switching elements |
| JP2012147040A (ja) * | 2012-05-11 | 2012-08-02 | Renesas Electronics Corp | 電子装置 |
| JP2014045555A (ja) * | 2012-08-24 | 2014-03-13 | Kito Corp | 電動機およびこの電動機を有する電気チェーンブロック |
| JP2015117119A (ja) * | 2013-12-19 | 2015-06-25 | 株式会社日立製作所 | エレベーター制御装置並びにそれを用いたエレベーター |
| JP2017034079A (ja) * | 2015-07-31 | 2017-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2019216137A (ja) * | 2018-06-11 | 2019-12-19 | 三菱電機株式会社 | 電力用半導体装置 |
| WO2021039415A1 (ja) * | 2019-08-30 | 2021-03-04 | 株式会社オートネットワーク技術研究所 | 駆動装置 |
| JP2021040365A (ja) * | 2019-08-30 | 2021-03-11 | 株式会社オートネットワーク技術研究所 | 駆動装置 |
| WO2022162827A1 (ja) * | 2021-01-28 | 2022-08-04 | 三菱電機株式会社 | 電力変換装置及び空調機 |
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| Publication number | Publication date |
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