JPH0783619B2 - インバータ駆動装置 - Google Patents
インバータ駆動装置Info
- Publication number
- JPH0783619B2 JPH0783619B2 JP63316878A JP31687888A JPH0783619B2 JP H0783619 B2 JPH0783619 B2 JP H0783619B2 JP 63316878 A JP63316878 A JP 63316878A JP 31687888 A JP31687888 A JP 31687888A JP H0783619 B2 JPH0783619 B2 JP H0783619B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- drive
- control signal
- switching element
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
本発明は、直流電源を交流電源に変換して負荷に供給す
るインバータに設けたスイッチング素子を制御するイン
バータ駆動装置に関するものである。
るインバータに設けたスイッチング素子を制御するイン
バータ駆動装置に関するものである。
従来より、第５図に示すように、一対のスイッチング素
子Q1,Q2の直列回路を直流電源Ｅの両端間に接続し、両
スイッチング素子Q1,Q2を交互にオン・オフさせること
により、直流電源Ｅを交流電源に変換するようにした他
励式のインバータIVが提供されている。一方のスイッチ
ング素子Q2には、蛍光灯のような負荷RlとコンデンサC2
との並列回路に、インダクタンス素子ＬとコンデンサC1
との直列回路を直列接続した負荷回路Ｂが並列接続され
る。ここに、C1》C2に設定されている。 この構成では、スイッチング素子Q1がオンのときにはス
イッチング素子Q2をオフとし、このときコンデンサC1へ
の充電電流をインダクタンス素子Ｌを介して負荷Rlに流
す。また、スイッチング素子Q1がオフのときにはスイッ
チング素子Q2をオンとし、このときコンデンサC1に蓄積
されている電荷を放出してインダクタンス素子Ｌを通し
て負荷Rlに電流を流すのである。この動作を繰り返すこ
とにより、負荷Rlに交流電流が流れるのである。 ところで、両スイッチング素子Q1,Q2は、駆動装置Ａよ
り出力される一対の駆動信号で制御されて交互にオン・
オフされる。駆動装置Ａは、各スイッチング素子Q1,Q2
にそれぞれ対応した一対の制御信号を発生する制御信号
発生回路３を備え、各制御信号は、第１の駆動回路１お
よび第２の駆動回路２によって、各スイッチング素子
Q1,Q2への駆動信号に変換される。ここに、第１の駆動
回路１は、第１の駆動用直流電源V1により給電され、第
２の駆動回路２および制御信号発生回路３は、第２の駆
動用直流電源V2により給電される。この構成では、スイ
ッチング素子Q1がオンで、スイッチング素子Q2がオフの
ときには、第１の駆動用直流電源V1の負極が接続される
端子GND1は、直流電源Ｅの正極と同電位になり、スイッ
チング素子Q1がオフで、スイッチング素子Q2がオンのと
きには、端子GND1は直流電源Ｅの負極と同電位になる。
したがって、第１の駆動回路１の基準電位となる端子GN
D1は直流電源Ｅの電源電圧とＯボルトとの間で変化する
ことになる。すなわち、第１の駆動回路１と制御信号発
生回路３との基準電位が異なるから、レベルシフト回路
４を設けることにより第１の駆動回路１への制御信号の
レベルを調節しなければならないのである。第２の駆動
用直流電源V1の負極は、直流電源Ｅの負極と共通接続さ
れている。 ところで、両スイッチング素子Q1,Q2は直列接続されて
おり、この直列回路が直流電源Ｅの両端間に接続されて
いるから、両スイッチング素子Q1,Q2が同時にオンにな
ると、スイッチング素子Q1,Q2に過大な電流が流れて、
スイッチング素子Q1,Q2が破壊されてしまう。そこで、
各スイッチング素子Q1,Q2がオンになる期間の前後に両
スイッチング素子Q1,Q2が同時にオフになるデッドオフ
タイムを設けている。すなわち、制御信号発生回路３か
ら出力される両制御信号は、出力レベルが同時に“L"に
なる休止期間を挟んで、一方の出力レベルが選択的に
“H"になるように設定されているのであり、従来は両制
御信号の出力レベルが同時に“L"になる休止期間が、ほ
ぼ一定の時間幅に設定されていた。
子Q1,Q2の直列回路を直流電源Ｅの両端間に接続し、両
スイッチング素子Q1,Q2を交互にオン・オフさせること
により、直流電源Ｅを交流電源に変換するようにした他
励式のインバータIVが提供されている。一方のスイッチ
ング素子Q2には、蛍光灯のような負荷RlとコンデンサC2
との並列回路に、インダクタンス素子ＬとコンデンサC1
との直列回路を直列接続した負荷回路Ｂが並列接続され
る。ここに、C1》C2に設定されている。 この構成では、スイッチング素子Q1がオンのときにはス
イッチング素子Q2をオフとし、このときコンデンサC1へ
の充電電流をインダクタンス素子Ｌを介して負荷Rlに流
す。また、スイッチング素子Q1がオフのときにはスイッ
チング素子Q2をオンとし、このときコンデンサC1に蓄積
されている電荷を放出してインダクタンス素子Ｌを通し
て負荷Rlに電流を流すのである。この動作を繰り返すこ
とにより、負荷Rlに交流電流が流れるのである。 ところで、両スイッチング素子Q1,Q2は、駆動装置Ａよ
り出力される一対の駆動信号で制御されて交互にオン・
オフされる。駆動装置Ａは、各スイッチング素子Q1,Q2
にそれぞれ対応した一対の制御信号を発生する制御信号
発生回路３を備え、各制御信号は、第１の駆動回路１お
よび第２の駆動回路２によって、各スイッチング素子
Q1,Q2への駆動信号に変換される。ここに、第１の駆動
回路１は、第１の駆動用直流電源V1により給電され、第
２の駆動回路２および制御信号発生回路３は、第２の駆
動用直流電源V2により給電される。この構成では、スイ
ッチング素子Q1がオンで、スイッチング素子Q2がオフの
ときには、第１の駆動用直流電源V1の負極が接続される
端子GND1は、直流電源Ｅの正極と同電位になり、スイッ
チング素子Q1がオフで、スイッチング素子Q2がオンのと
きには、端子GND1は直流電源Ｅの負極と同電位になる。
したがって、第１の駆動回路１の基準電位となる端子GN
D1は直流電源Ｅの電源電圧とＯボルトとの間で変化する
ことになる。すなわち、第１の駆動回路１と制御信号発
生回路３との基準電位が異なるから、レベルシフト回路
４を設けることにより第１の駆動回路１への制御信号の
レベルを調節しなければならないのである。第２の駆動
用直流電源V1の負極は、直流電源Ｅの負極と共通接続さ
れている。 ところで、両スイッチング素子Q1,Q2は直列接続されて
おり、この直列回路が直流電源Ｅの両端間に接続されて
いるから、両スイッチング素子Q1,Q2が同時にオンにな
ると、スイッチング素子Q1,Q2に過大な電流が流れて、
スイッチング素子Q1,Q2が破壊されてしまう。そこで、
各スイッチング素子Q1,Q2がオンになる期間の前後に両
スイッチング素子Q1,Q2が同時にオフになるデッドオフ
タイムを設けている。すなわち、制御信号発生回路３か
ら出力される両制御信号は、出力レベルが同時に“L"に
なる休止期間を挟んで、一方の出力レベルが選択的に
“H"になるように設定されているのであり、従来は両制
御信号の出力レベルが同時に“L"になる休止期間が、ほ
ぼ一定の時間幅に設定されていた。
上記従来構成では、制御信号発生回路３から出力される
制御信号は、第１の駆動回路１に対してレベルシフト回
路４を通して入力され、第２の駆動回路２に対しては直
接入力される。したがって。第１の駆動回路１に入力さ
れる制御信号は、第２の駆動回路２に入力される制御信
号に対してレベルシフト回路４を通過する時間だけ遅延
されていることになる。その結果、スイッチング素子Q1
の駆動信号の立ち下がりからスイッチング素子Q2の駆動
信号の立ち上がりまでのデッドオフタイムは、スイッチ
ング素子Q2の駆動信号の立ち下がりからスイッチング素
子Q1の駆動信号の立ち上がりまでのデッドオフタイムよ
りも短くなる。つまり、制御信号の休止期間がレベルシ
フト回路４による遅延時間よりも短いと、スイッチング
素子Q1の駆動信号の立ち下がりからスイッチング素子Q2
の駆動信号の立ち上がりまでのデッドオフタイムが負に
なり、結局は両スイッチング素子Q1,Q2が同時にオンに
なってしまうという問題が生じるのである。 この現象について、さらに詳しく説明する。レベルシフ
ト回路４は、第６図に示すように、一対のカレントミラ
ー回路8,9と、一対の抵抗Ri,Roとにより構成される。す
なわち、制御信号発生回路３から第７図（ａ）（ｃ）に
示すような制御信号が得られ、制御信号発生回路３の基
準電位に対して各制御信号の電位がそれぞれVc1,Vc2で
あるとすれば、抵抗Riに流れる電流Iinは、 Iin＝（Vc1-VBE）/Ri … となる。ただし、VBEはトランジスタQ3のベース、エミ
ッタ間電圧である。第１のカレントミラー回路８を構成
するトランジスタQ3,Q4が1:1のミラー特性を有している
とすれば、トランジスタQ4のコレクタ電流Ic4は、 Ic4＝Iin … である。ここに、トランジスタQ4は、高耐圧であって、
直流電源Ｅの電源電圧以上の耐圧になっている。一方、
第２のカレントミラー回路９は第１の駆動用直流電源V1
の電源電圧以上であればよく、低耐圧になっている。第
２のカレントミラー回路９への入力電流はIc4であるか
ら、トランジスタQ5,Q6が1:1のミラー特性を有している
とすれば、トランジスタQ6のコレクタ電流Ic6は、 Ic6＝Ic4 … となる。また、第１の駆動回路１の入力インピーダンス
が十分に高ければ抵抗Roの両端電圧VRは、 VR＝Ro×Ic6 … となる。したがって、〜式を用いれば、 VR≒（Vc1-VBE）×（Ro/Ri） … が成立する。このようにして、第１の駆動回路１に対し
て制御信号を伝達することができるのである。 さて、上述のようにして第１の駆動回路１に制御信号発
生回路３の出力が伝達されるから、第７図（ｃ）〜
（ｆ）に示すように、第１のカレントミラー回路８、第
２のカレントミラー回路９を通ることにより、制御信号
に遅延が生じることになる。第１の駆動回路１および第
２の駆動回路２における信号の遅延時間はほぼ等しいと
考えられるから、結局、両スイッチング素子Q1,Q2の制
御端子への入力はレベルシフト回路４による遅延時間分
の差が生じることになるのである。 いま、第７図（ａ）に示すように、制御信号Vc2の立ち
下がりから制御信号Vc1の立ち上がりまでの休止期間をt
1、制御信号Vc1の立ち下がりから制御信号Vc2の立ち上
がりまでの休止期間をt2とする。また、制御信号Vc1の
立ち上がりからスイッチング素子Q1がオンになるまです
なわち、駆動信号V01の立ち上がるまでの時間をtN1、制
御信号Vc1の立ち下がりからスイッチング素子Q1がオフ
になるまですなわち、駆動信号V01の立ち下がるまでの
時間をtF1、制御信号Vc2の立ち上がりからスイッチング
素子Q2がオンになるまですなわち、駆動信号V02の立ち
上がるまでの時間をtN2、制御信号Vc2の立ち下がりから
スイッチング素子Q2がオフになるまですなわち、駆動信
号V02の立ち下がるまでの時間をtF2とする。そこで、ス
イッチング素子Q2の立ち下がりからスイッチング素子Q1
の立ち上がりまでの間のデッドオフタイムT1と、スイッ
チング素子Q1の立ち下がりからスイッチング素子Q2の立
ち上がりまでの間のデッドオフタイムT2とを求めると、
第７図（ａ）（ｂ）（ｃ）（ｇ）を比較すれば明らかな
ように、次の関係が得られる。 T1＝t1＋tN1−tF2＞t1 … （∵tN1＞tF2） T2＝t2＋tN2−tF1＜t2 … （∵tN2＜tF1） すなわち、t1＝t2とすれば、デッドオフタイムはT1＞T2
となる。また、周囲温度の変化の程度や、カレントミラ
ー回路8,9の特性にばらつきの程度によってtF1がさらに
大きくなると、 tF1−tN2＞t2 … になることがあり、式の条件では、式におけるT2が
負になるから、デッドオフタイムがなくなることにな
る。つまり、スイッチング素子Q1がオフにならないうち
に、スイッチング素子Q2がオンになり、瞬時に大電流が
流れて両スイッチング素子Q1,Q2に過大なストレスがか
かり、破壊されるのである。 本発明は上記問題点の解決を目的とするものであり、各
スイッチング素子がオンになる期間の前後に設けたデッ
ドオフタイムがほぼ等しい時間幅を持つように補正する
補正回路を設けることにより、両スイッチング素子がオ
ンになることを防止し、過大なストレスがかかったり破
壊されたりすることを防止するインバータ駆動回路を提
供しようとするものである。
制御信号は、第１の駆動回路１に対してレベルシフト回
路４を通して入力され、第２の駆動回路２に対しては直
接入力される。したがって。第１の駆動回路１に入力さ
れる制御信号は、第２の駆動回路２に入力される制御信
号に対してレベルシフト回路４を通過する時間だけ遅延
されていることになる。その結果、スイッチング素子Q1
の駆動信号の立ち下がりからスイッチング素子Q2の駆動
信号の立ち上がりまでのデッドオフタイムは、スイッチ
ング素子Q2の駆動信号の立ち下がりからスイッチング素
子Q1の駆動信号の立ち上がりまでのデッドオフタイムよ
りも短くなる。つまり、制御信号の休止期間がレベルシ
フト回路４による遅延時間よりも短いと、スイッチング
素子Q1の駆動信号の立ち下がりからスイッチング素子Q2
の駆動信号の立ち上がりまでのデッドオフタイムが負に
なり、結局は両スイッチング素子Q1,Q2が同時にオンに
なってしまうという問題が生じるのである。 この現象について、さらに詳しく説明する。レベルシフ
ト回路４は、第６図に示すように、一対のカレントミラ
ー回路8,9と、一対の抵抗Ri,Roとにより構成される。す
なわち、制御信号発生回路３から第７図（ａ）（ｃ）に
示すような制御信号が得られ、制御信号発生回路３の基
準電位に対して各制御信号の電位がそれぞれVc1,Vc2で
あるとすれば、抵抗Riに流れる電流Iinは、 Iin＝（Vc1-VBE）/Ri … となる。ただし、VBEはトランジスタQ3のベース、エミ
ッタ間電圧である。第１のカレントミラー回路８を構成
するトランジスタQ3,Q4が1:1のミラー特性を有している
とすれば、トランジスタQ4のコレクタ電流Ic4は、 Ic4＝Iin … である。ここに、トランジスタQ4は、高耐圧であって、
直流電源Ｅの電源電圧以上の耐圧になっている。一方、
第２のカレントミラー回路９は第１の駆動用直流電源V1
の電源電圧以上であればよく、低耐圧になっている。第
２のカレントミラー回路９への入力電流はIc4であるか
ら、トランジスタQ5,Q6が1:1のミラー特性を有している
とすれば、トランジスタQ6のコレクタ電流Ic6は、 Ic6＝Ic4 … となる。また、第１の駆動回路１の入力インピーダンス
が十分に高ければ抵抗Roの両端電圧VRは、 VR＝Ro×Ic6 … となる。したがって、〜式を用いれば、 VR≒（Vc1-VBE）×（Ro/Ri） … が成立する。このようにして、第１の駆動回路１に対し
て制御信号を伝達することができるのである。 さて、上述のようにして第１の駆動回路１に制御信号発
生回路３の出力が伝達されるから、第７図（ｃ）〜
（ｆ）に示すように、第１のカレントミラー回路８、第
２のカレントミラー回路９を通ることにより、制御信号
に遅延が生じることになる。第１の駆動回路１および第
２の駆動回路２における信号の遅延時間はほぼ等しいと
考えられるから、結局、両スイッチング素子Q1,Q2の制
御端子への入力はレベルシフト回路４による遅延時間分
の差が生じることになるのである。 いま、第７図（ａ）に示すように、制御信号Vc2の立ち
下がりから制御信号Vc1の立ち上がりまでの休止期間をt
1、制御信号Vc1の立ち下がりから制御信号Vc2の立ち上
がりまでの休止期間をt2とする。また、制御信号Vc1の
立ち上がりからスイッチング素子Q1がオンになるまです
なわち、駆動信号V01の立ち上がるまでの時間をtN1、制
御信号Vc1の立ち下がりからスイッチング素子Q1がオフ
になるまですなわち、駆動信号V01の立ち下がるまでの
時間をtF1、制御信号Vc2の立ち上がりからスイッチング
素子Q2がオンになるまですなわち、駆動信号V02の立ち
上がるまでの時間をtN2、制御信号Vc2の立ち下がりから
スイッチング素子Q2がオフになるまですなわち、駆動信
号V02の立ち下がるまでの時間をtF2とする。そこで、ス
イッチング素子Q2の立ち下がりからスイッチング素子Q1
の立ち上がりまでの間のデッドオフタイムT1と、スイッ
チング素子Q1の立ち下がりからスイッチング素子Q2の立
ち上がりまでの間のデッドオフタイムT2とを求めると、
第７図（ａ）（ｂ）（ｃ）（ｇ）を比較すれば明らかな
ように、次の関係が得られる。 T1＝t1＋tN1−tF2＞t1 … （∵tN1＞tF2） T2＝t2＋tN2−tF1＜t2 … （∵tN2＜tF1） すなわち、t1＝t2とすれば、デッドオフタイムはT1＞T2
となる。また、周囲温度の変化の程度や、カレントミラ
ー回路8,9の特性にばらつきの程度によってtF1がさらに
大きくなると、 tF1−tN2＞t2 … になることがあり、式の条件では、式におけるT2が
負になるから、デッドオフタイムがなくなることにな
る。つまり、スイッチング素子Q1がオフにならないうち
に、スイッチング素子Q2がオンになり、瞬時に大電流が
流れて両スイッチング素子Q1,Q2に過大なストレスがか
かり、破壊されるのである。 本発明は上記問題点の解決を目的とするものであり、各
スイッチング素子がオンになる期間の前後に設けたデッ
ドオフタイムがほぼ等しい時間幅を持つように補正する
補正回路を設けることにより、両スイッチング素子がオ
ンになることを防止し、過大なストレスがかかったり破
壊されたりすることを防止するインバータ駆動回路を提
供しようとするものである。
本発明では、上記目的を達成するために、一対のスイッ
チング素子を直列接続したインバータを駆動する駆動装
置として、各スイッチング素子にそれぞれ対応した一対
の制御信号を発生する制御信号発生回路と、各制御信号
をそれぞれ対応する各スイッチング素子への駆動信号に
変換する第１の駆動回路および第２の駆動回路と、第１
の駆動回路の電源となる第１の駆動用直流電源と、制御
信号発生回路および第２の駆動回路の電源となる第２の
駆動用直流電源と、制御信号発生回路から発生し第１の
駆動回路に入力される第１の制御信号を、第１の駆動用
直流電源の基準電位を基準電位とする信号に変換するレ
ベルシフト回路とを設け、上記両駆動信号には、両スイ
ッチング素子を同時にオフにするデッドオフタイムを設
け、制御信号発生回路から発生し第２の駆動回路に入力
される第２の制御信号を、レベルシフト回路の遅延時間
分だけ第１の制御信号より遅延させて第２の駆動回路に
入力させる補正回路を制御信号発生回路と第２の駆動回
路との間に設けているのである。
チング素子を直列接続したインバータを駆動する駆動装
置として、各スイッチング素子にそれぞれ対応した一対
の制御信号を発生する制御信号発生回路と、各制御信号
をそれぞれ対応する各スイッチング素子への駆動信号に
変換する第１の駆動回路および第２の駆動回路と、第１
の駆動回路の電源となる第１の駆動用直流電源と、制御
信号発生回路および第２の駆動回路の電源となる第２の
駆動用直流電源と、制御信号発生回路から発生し第１の
駆動回路に入力される第１の制御信号を、第１の駆動用
直流電源の基準電位を基準電位とする信号に変換するレ
ベルシフト回路とを設け、上記両駆動信号には、両スイ
ッチング素子を同時にオフにするデッドオフタイムを設
け、制御信号発生回路から発生し第２の駆動回路に入力
される第２の制御信号を、レベルシフト回路の遅延時間
分だけ第１の制御信号より遅延させて第２の駆動回路に
入力させる補正回路を制御信号発生回路と第２の駆動回
路との間に設けているのである。
上記構成によれば、従来のように制御信号発生回路から
出力される制御信号の休止期間をほぼ一定にするのでは
なく、スイッチング素子のデッドオフタイムをほぼ一定
にするように補正回路を設けているから、インバータを
構成する両スイッチング素子が同時にオンになることが
防止でき、その結果、スイッチング素子に過大なストレ
スがかかることによる破壊が防止できるのである。
出力される制御信号の休止期間をほぼ一定にするのでは
なく、スイッチング素子のデッドオフタイムをほぼ一定
にするように補正回路を設けているから、インバータを
構成する両スイッチング素子が同時にオンになることが
防止でき、その結果、スイッチング素子に過大なストレ
スがかかることによる破壊が防止できるのである。
【実施例１】 第１図に本発明の実施例の回路図を示す。レベルシフト
回路４、インバータIV、負荷回路Ｂは第５図および第６
図を用いて説明した従来構成と同等であって、同じ動作
をする。ここに、インバータIVのスイッチング素子Q1,Q
2としては、パワーMOSFETが用いられている。 第１の駆動回路１および第２の駆動回路２は、同じ構成
を有しているので、第１の駆動回路１についてのみ説明
する。なお、添字が一桁の場合には「２」に置き換え、
添字が二桁の場合には左の数字を「２」に置き換えるよ
うにすれば、第２の駆動回路２になるようにしてある。
第１の駆動回路１は、抵抗R11,R12,R13、コンプリメン
タリ接続された一対のトランジスタQ12,Q13、トランジ
スタQ11、反転回路IN11を備え、駆動用直流電源V1によ
り給電されている。第１の駆動回路１は、入力信号を反
転回路IN1で反転した後、トランジスタQ11,Q12,Q13を介
して、スイッチング素子Q1を制御する。すなわち、レベ
ルシフト回路４の出力レベルVRが“H"であると、反転回
路IN11の出力レベルは“L"になるから、トランジスタQ
11がオフになりコレクタ電位が上昇して、トランジスタ
Q12はオン、トランジスタQ13はオフになり、スイッチン
グ素子Q1のゲートへの出力レベルが“H"になり、スイッ
チング素子Q1がオンになる。一方、レベルシフト回路４
の出力レベルVRが“L"であると、トランジスタQ11がオ
ンになり、トランジスタQ12はオフ、トランジスタQ13は
オンになり、スイッチング素子Q1はオフになる。このよ
うに、レベルシフト回路４の出力レベルVRが“H"ではス
イッチング素子Q1がオン、“L"ではオフになるのであ
る。 第２の駆動回路２についても同様であって、入力レベル
が“H"でスイッチング素子Q2がオン、入力レベルが“L"
でスイッチング素子Q2がオフになる。 第１の駆動回路１および第２の駆動回路２には、制御信
号発生回路３の出力されているのであって、制御信号発
生回路３は、発振回路５と補正回路６とにより構成され
ている。発振回路５は、タイマ用集積回路（たとえば、
NEC製μPC1555）の周辺に、抵抗R1,R2,R3、コンデンサC
3,C4、ダイオードD1,D2を設けて構成された無安定マル
チバイブレータであって、時定数は、抵抗R1,R2、コン
デンサC3により設定される。すなわち、コンデンサC
3は、抵抗R1を介して充電され、抵抗R2を介して放電さ
れるのである。ここに、抵抗R1,R2が等しい抵抗値を有
していると、発振回路５からは、第２図（ａ）に示すよ
うに、デューティ比が50％の矩形波出力Vsが出力され
る。コンデンサC4は0.01μＦ程度であってバイパス用で
あり、抵抗R3はプルダウン抵抗である。 補正回路６は、反転回路IN1、一対の遅延回路7a,7b、２
つの論理積回路AND1,AND2（たとえば、NEC製μPC4081）
により構成される。遅延回路7a（7b）は、抵抗R5（R6）
とコンデンサC5（C6）よりなる積分回路と、反転回路IN
2（IN3）により構成され、抵抗R5とコンデンサC5と、反
転回路IN2の入力の閾値とにより決定される時間だけ入
力が遅延されることになる。ここに、抵抗R5とコンデン
サC5とで決定される時定数は、抵抗R6とコンデンサC6と
で決定される時定数よりも小さく設定されている。一方
の遅延回路7aは反転回路IN1を介して信号が入力され
る。反転回路IN1〜IN3には、たとえば、NEC製μPC4049
を用いればよい。一方の論理積回路AND1は、遅延回路7a
の出力と、発振回路４の出力との論理積を出力し、他方
の論理積回路AND2は、遅延回路7bの出力と、反転回路IN
1の出力との論理積を出力する。各論理積回路AND1,AND2
の出力がそれぞれ制御信号発生回路３の２つの出力とな
るのである。一方の論理積回路AND1の出力Vc1は、第２
図（ｅ）に示すように、発振回路４の出力信号Vsの立ち
上がりから遅延回路7aの遅延時間t1だけ遅れて立ち上が
り、発振回路４の出力信号Vsの立ち下がりと同時に立ち
下がる。また、他方の論理積回路AND2の出力Vc2は、第
２図（ｆ）に示すように、発振回路４の出力信号Vsの立
ち下がりから遅延回路7bの遅延時間t2だけ遅れて立ち上
がり、発振回路４の出力信号Vsの立ち上がりと同時に立
ち下がるのである。ここに、t1＜t2に設定されている。
また、補正回路６の各部の信号を第２図（ｂ）〜（ｄ）
に示す。 以上の構成により、制御信号発生回路３から出力される
制御信号Vc1,Vc2は、制御信号Vc2の立ち下がりから制御
信号Vc1の立ち上がりまでは、時間t1の休止期間とな
り、制御信号Vc1の立ち下がりから制御信号Vc2の立ち上
がりまでは、時間t2の休止期間となるのである。したが
って、制御信号Vc1の立ち上がりからスイッチング素子Q
1がオンになるまでの時間をtN1、制御信号Vc1の立ち下
がりからスイッチング素子Q1がオフになるまでの時間を
tF1、制御信号Vc2の立ち上がりからスイッチング素子Q2
がオンになるまでの時間をtN2、制御信号Vc2の立ち下が
りからスイッチング素子Q2がオフになるまでの時間をt
F2とすれば、「発明が解決しようとする課題」の項で
式を用いて説明したように、スイッチング素子Q2の立
ち下がりからスイッチング素子Q1の立ち上がりまでの間
のデッドオフタイムT1と、スイッチング素子Q1の立ち下
がりからスイッチング素子Q2の立ち上がりまでの間のデ
ッドオフタイムT2とは、次式の関係になる。 T1＝t1＋tN1−tF2 T2＝t2＋tN2−tF1 ここに、tN1＞tF2,tN2＜tF1であるから、t1＜t2という
関係で、t1とt2とを適宜調節すれば、T1＝T2という関係
に設定できることになる。すなわち、レベルシフト回路
４による遅延時間分（tN1−tF2、あるいはtN1−tF2）だ
け制御信号発生回路３の両出力の休止期間に差を設ける
ことによって、スイッチング素子Q1,Q2のデッドオフタ
イムをほぼ一定にすることができるわけである。このよ
うにして、スイッチング素子Q1,Q2が同時にオンとなる
状態を防止することができ、スイッチング素子Q1,Q2の
ストレスの増大を防止できるのである。この構成では、
スイッチング素子Q1のオン時間はスイッチング素子Q2の
オン時間に比較して、時間（t2−t1）だけ長くなるが、
各スイッチング素子Q1,Q2のオン時間は、t2−t1に比較
すれば十分に長いので、実動上では問題にならない。 ところで、第１図に示しているような誘導性の負荷回路
Ｂであると、第８図に示すように、スイッチング素子
Q1,Q2のオフ後に、スイッチング素子Q1,Q2の寄生ダイオ
ードを通してフライホイール電流IDが流れ、その後にイ
ンダクタンス素子Ｌ、コンデンサC2、負荷Rlで決定され
る共振電流IQが流れることになる。このようなフライホ
イール電流IDが発生する場合について、従来構成での各
部の動作を考察すると、第９図のようになると考えられ
る。第９図（ａ）（ｂ）はスイッチング素子Q2の電圧波
形VQ2と電流波形IQ2、第９図（ｄ）（ｅ）はスイッチン
グ素子Q1の電圧波形VQ1と電流波形IQ1である。また、第
９図（ｃ）（ｆ）は、それぞれスイッチング素子Q2,Q1
への駆動信号Vo2,Vo1である。第９図（ｅ）に示すよう
に、スイッチング素子Q2のオフ後には、フライホイール
電流ID1がスイッチング素子Q1の寄生ダイオードを通し
て流れる。スイッチング素子Q2の立ち下がりからスイッ
チング素子Q1の立ち上がりまでのデッドオフタイムT1が
フライホイール電流ID1の流れる時間t3よりも長くなる
とすると、フライホイール電流ID1が流れた後、時間t4
の間はスイッチング素子Q1がオフになっているから、共
振電流IQ1を流すことができず、スイッチング素子Q2の
寄生ダイオードを通してフライホイール電流ID2が流れ
ることになる。このようなフライホイール電流ID2が流
れると、スイッチング素子Q2の寄生ダイオードの逆回復
時間分だけ、直流電源Ｅ−スイッチング素子Q1−スイッ
チング素子Q2の寄生ダイオードという経路で電流が流
れ、結局は両スイッチング素子Q2に大きなストレスがか
かることになる。 しかしながら、本発明構成によれば、スイッチング素子
Q1,Q2のデッドオフタイムを、補正回路６の時定数を調
節することによって、適宜調節できるから、上述したよ
うな問題を容易に解消することができ、フライホイール
電流に起因したスイッチング素子Q1,Q2へのストレスを
防止することができるのである。
回路４、インバータIV、負荷回路Ｂは第５図および第６
図を用いて説明した従来構成と同等であって、同じ動作
をする。ここに、インバータIVのスイッチング素子Q1,Q
2としては、パワーMOSFETが用いられている。 第１の駆動回路１および第２の駆動回路２は、同じ構成
を有しているので、第１の駆動回路１についてのみ説明
する。なお、添字が一桁の場合には「２」に置き換え、
添字が二桁の場合には左の数字を「２」に置き換えるよ
うにすれば、第２の駆動回路２になるようにしてある。
第１の駆動回路１は、抵抗R11,R12,R13、コンプリメン
タリ接続された一対のトランジスタQ12,Q13、トランジ
スタQ11、反転回路IN11を備え、駆動用直流電源V1によ
り給電されている。第１の駆動回路１は、入力信号を反
転回路IN1で反転した後、トランジスタQ11,Q12,Q13を介
して、スイッチング素子Q1を制御する。すなわち、レベ
ルシフト回路４の出力レベルVRが“H"であると、反転回
路IN11の出力レベルは“L"になるから、トランジスタQ
11がオフになりコレクタ電位が上昇して、トランジスタ
Q12はオン、トランジスタQ13はオフになり、スイッチン
グ素子Q1のゲートへの出力レベルが“H"になり、スイッ
チング素子Q1がオンになる。一方、レベルシフト回路４
の出力レベルVRが“L"であると、トランジスタQ11がオ
ンになり、トランジスタQ12はオフ、トランジスタQ13は
オンになり、スイッチング素子Q1はオフになる。このよ
うに、レベルシフト回路４の出力レベルVRが“H"ではス
イッチング素子Q1がオン、“L"ではオフになるのであ
る。 第２の駆動回路２についても同様であって、入力レベル
が“H"でスイッチング素子Q2がオン、入力レベルが“L"
でスイッチング素子Q2がオフになる。 第１の駆動回路１および第２の駆動回路２には、制御信
号発生回路３の出力されているのであって、制御信号発
生回路３は、発振回路５と補正回路６とにより構成され
ている。発振回路５は、タイマ用集積回路（たとえば、
NEC製μPC1555）の周辺に、抵抗R1,R2,R3、コンデンサC
3,C4、ダイオードD1,D2を設けて構成された無安定マル
チバイブレータであって、時定数は、抵抗R1,R2、コン
デンサC3により設定される。すなわち、コンデンサC
3は、抵抗R1を介して充電され、抵抗R2を介して放電さ
れるのである。ここに、抵抗R1,R2が等しい抵抗値を有
していると、発振回路５からは、第２図（ａ）に示すよ
うに、デューティ比が50％の矩形波出力Vsが出力され
る。コンデンサC4は0.01μＦ程度であってバイパス用で
あり、抵抗R3はプルダウン抵抗である。 補正回路６は、反転回路IN1、一対の遅延回路7a,7b、２
つの論理積回路AND1,AND2（たとえば、NEC製μPC4081）
により構成される。遅延回路7a（7b）は、抵抗R5（R6）
とコンデンサC5（C6）よりなる積分回路と、反転回路IN
2（IN3）により構成され、抵抗R5とコンデンサC5と、反
転回路IN2の入力の閾値とにより決定される時間だけ入
力が遅延されることになる。ここに、抵抗R5とコンデン
サC5とで決定される時定数は、抵抗R6とコンデンサC6と
で決定される時定数よりも小さく設定されている。一方
の遅延回路7aは反転回路IN1を介して信号が入力され
る。反転回路IN1〜IN3には、たとえば、NEC製μPC4049
を用いればよい。一方の論理積回路AND1は、遅延回路7a
の出力と、発振回路４の出力との論理積を出力し、他方
の論理積回路AND2は、遅延回路7bの出力と、反転回路IN
1の出力との論理積を出力する。各論理積回路AND1,AND2
の出力がそれぞれ制御信号発生回路３の２つの出力とな
るのである。一方の論理積回路AND1の出力Vc1は、第２
図（ｅ）に示すように、発振回路４の出力信号Vsの立ち
上がりから遅延回路7aの遅延時間t1だけ遅れて立ち上が
り、発振回路４の出力信号Vsの立ち下がりと同時に立ち
下がる。また、他方の論理積回路AND2の出力Vc2は、第
２図（ｆ）に示すように、発振回路４の出力信号Vsの立
ち下がりから遅延回路7bの遅延時間t2だけ遅れて立ち上
がり、発振回路４の出力信号Vsの立ち上がりと同時に立
ち下がるのである。ここに、t1＜t2に設定されている。
また、補正回路６の各部の信号を第２図（ｂ）〜（ｄ）
に示す。 以上の構成により、制御信号発生回路３から出力される
制御信号Vc1,Vc2は、制御信号Vc2の立ち下がりから制御
信号Vc1の立ち上がりまでは、時間t1の休止期間とな
り、制御信号Vc1の立ち下がりから制御信号Vc2の立ち上
がりまでは、時間t2の休止期間となるのである。したが
って、制御信号Vc1の立ち上がりからスイッチング素子Q
1がオンになるまでの時間をtN1、制御信号Vc1の立ち下
がりからスイッチング素子Q1がオフになるまでの時間を
tF1、制御信号Vc2の立ち上がりからスイッチング素子Q2
がオンになるまでの時間をtN2、制御信号Vc2の立ち下が
りからスイッチング素子Q2がオフになるまでの時間をt
F2とすれば、「発明が解決しようとする課題」の項で
式を用いて説明したように、スイッチング素子Q2の立
ち下がりからスイッチング素子Q1の立ち上がりまでの間
のデッドオフタイムT1と、スイッチング素子Q1の立ち下
がりからスイッチング素子Q2の立ち上がりまでの間のデ
ッドオフタイムT2とは、次式の関係になる。 T1＝t1＋tN1−tF2 T2＝t2＋tN2−tF1 ここに、tN1＞tF2,tN2＜tF1であるから、t1＜t2という
関係で、t1とt2とを適宜調節すれば、T1＝T2という関係
に設定できることになる。すなわち、レベルシフト回路
４による遅延時間分（tN1−tF2、あるいはtN1−tF2）だ
け制御信号発生回路３の両出力の休止期間に差を設ける
ことによって、スイッチング素子Q1,Q2のデッドオフタ
イムをほぼ一定にすることができるわけである。このよ
うにして、スイッチング素子Q1,Q2が同時にオンとなる
状態を防止することができ、スイッチング素子Q1,Q2の
ストレスの増大を防止できるのである。この構成では、
スイッチング素子Q1のオン時間はスイッチング素子Q2の
オン時間に比較して、時間（t2−t1）だけ長くなるが、
各スイッチング素子Q1,Q2のオン時間は、t2−t1に比較
すれば十分に長いので、実動上では問題にならない。 ところで、第１図に示しているような誘導性の負荷回路
Ｂであると、第８図に示すように、スイッチング素子
Q1,Q2のオフ後に、スイッチング素子Q1,Q2の寄生ダイオ
ードを通してフライホイール電流IDが流れ、その後にイ
ンダクタンス素子Ｌ、コンデンサC2、負荷Rlで決定され
る共振電流IQが流れることになる。このようなフライホ
イール電流IDが発生する場合について、従来構成での各
部の動作を考察すると、第９図のようになると考えられ
る。第９図（ａ）（ｂ）はスイッチング素子Q2の電圧波
形VQ2と電流波形IQ2、第９図（ｄ）（ｅ）はスイッチン
グ素子Q1の電圧波形VQ1と電流波形IQ1である。また、第
９図（ｃ）（ｆ）は、それぞれスイッチング素子Q2,Q1
への駆動信号Vo2,Vo1である。第９図（ｅ）に示すよう
に、スイッチング素子Q2のオフ後には、フライホイール
電流ID1がスイッチング素子Q1の寄生ダイオードを通し
て流れる。スイッチング素子Q2の立ち下がりからスイッ
チング素子Q1の立ち上がりまでのデッドオフタイムT1が
フライホイール電流ID1の流れる時間t3よりも長くなる
とすると、フライホイール電流ID1が流れた後、時間t4
の間はスイッチング素子Q1がオフになっているから、共
振電流IQ1を流すことができず、スイッチング素子Q2の
寄生ダイオードを通してフライホイール電流ID2が流れ
ることになる。このようなフライホイール電流ID2が流
れると、スイッチング素子Q2の寄生ダイオードの逆回復
時間分だけ、直流電源Ｅ−スイッチング素子Q1−スイッ
チング素子Q2の寄生ダイオードという経路で電流が流
れ、結局は両スイッチング素子Q2に大きなストレスがか
かることになる。 しかしながら、本発明構成によれば、スイッチング素子
Q1,Q2のデッドオフタイムを、補正回路６の時定数を調
節することによって、適宜調節できるから、上述したよ
うな問題を容易に解消することができ、フライホイール
電流に起因したスイッチング素子Q1,Q2へのストレスを
防止することができるのである。
【実施例２】 本実施例では、第３図に示すように、従来の制御信号発
生回路と同等構成の発振回路５と、第２の駆動回路２へ
の信号のみを遅延する補正回路６とにより制御信号発生
回路３を構成している。すなわち、発振回路５は、NEC
製のμPC494のようなスイッチングレギュレータ用の集
積回路を用いて構成され、２出力Vs1,Vs2が得られるよ
うになっている。両出力Vs1,Vs2は、第４図（ａ）
（ｂ）のように、ほぼ等しい休止期間t1′，t2′を有し
ている。補正回路６は、すなわち遅延回路であって、反
転回路IN4,IN5、抵抗R7、コンデンサC7により構成され
ている。したがって、抵抗R7とコンデンサC7とにより決
定される時定数により遅延時間を調節することができ
る。この遅延時間を、レベルシフト回路４による遅延時
間と等しく設定しておけば、スイッチング素子Q1,Q2の
デッドオフタイムをほぼ等しく設定することができるの
である。 したがって、補正回路６による立ち上がりの遅延時間を
TN、立ち下がりの遅延時間をTFとするとき、レベルシフ
ト回路４の立ち上がりの遅延時間をTNにほぼ等しく設定
し、立ち下がりの遅延時間をTFにほぼ等しく設定してお
けば、スイッチング素子Q1,Q2のデッドオフタイムをほ
ぼ一定にすることができるのである。また、この構成の
場合、スイッチング素子Q1,Q2のオン時間もほぼ等しく
することができる。
生回路と同等構成の発振回路５と、第２の駆動回路２へ
の信号のみを遅延する補正回路６とにより制御信号発生
回路３を構成している。すなわち、発振回路５は、NEC
製のμPC494のようなスイッチングレギュレータ用の集
積回路を用いて構成され、２出力Vs1,Vs2が得られるよ
うになっている。両出力Vs1,Vs2は、第４図（ａ）
（ｂ）のように、ほぼ等しい休止期間t1′，t2′を有し
ている。補正回路６は、すなわち遅延回路であって、反
転回路IN4,IN5、抵抗R7、コンデンサC7により構成され
ている。したがって、抵抗R7とコンデンサC7とにより決
定される時定数により遅延時間を調節することができ
る。この遅延時間を、レベルシフト回路４による遅延時
間と等しく設定しておけば、スイッチング素子Q1,Q2の
デッドオフタイムをほぼ等しく設定することができるの
である。 したがって、補正回路６による立ち上がりの遅延時間を
TN、立ち下がりの遅延時間をTFとするとき、レベルシフ
ト回路４の立ち上がりの遅延時間をTNにほぼ等しく設定
し、立ち下がりの遅延時間をTFにほぼ等しく設定してお
けば、スイッチング素子Q1,Q2のデッドオフタイムをほ
ぼ一定にすることができるのである。また、この構成の
場合、スイッチング素子Q1,Q2のオン時間もほぼ等しく
することができる。
【発明の効果】 本発明は上述のように、一対のスイッチング素子を直列
接続したインバータを駆動する駆動装置として、各スイ
ッチング素子にそれぞれ対応した一対の制御信号を発生
する制御信号発生回路と、各制御信号をそれぞれ対応す
る各スイッチング素子への駆動信号に変換する第１の駆
動回路および第２の駆動回路と、第１の駆動回路の電源
となる第１の制御用直流電源と、制御信号発生回路およ
び第２の駆動回路の電源となる第２の駆動用直流電源
と、制御信号発生回路から発生し第１の駆動回路に入力
される第１の制御信号を、第１の駆動用直流電源の基準
電位を基準電位とする信号に変換するレベルシフト回路
とを設け、上記両駆動信号には、両スイッチング素子を
同時にオフにするデッドオフタイムを設け、制御信号発
生回路から発生し第２の駆動回路に入力される第２の制
御信号を、レベルシフト回路の遅延時間分だけ第１の制
御信号より遅延させて第２の駆動回路に入力させる補正
回路を制御信号発生回路と第２の駆動回路との間に設け
ているものであり、従来のように制御信号発生回路から
出力される制御信号の休止期間をほぼ一定にするのでは
なく、スイッチング素子のデッドオフタイムをほぼ一定
にするように補正回路を設けているから、インバータを
構成する両スイッチング素子が同時にオンになることが
防止でき、その結果、スイッチング素子に過大なストレ
スがかかることによる破壊が防止できるという利点を有
するものである。
接続したインバータを駆動する駆動装置として、各スイ
ッチング素子にそれぞれ対応した一対の制御信号を発生
する制御信号発生回路と、各制御信号をそれぞれ対応す
る各スイッチング素子への駆動信号に変換する第１の駆
動回路および第２の駆動回路と、第１の駆動回路の電源
となる第１の制御用直流電源と、制御信号発生回路およ
び第２の駆動回路の電源となる第２の駆動用直流電源
と、制御信号発生回路から発生し第１の駆動回路に入力
される第１の制御信号を、第１の駆動用直流電源の基準
電位を基準電位とする信号に変換するレベルシフト回路
とを設け、上記両駆動信号には、両スイッチング素子を
同時にオフにするデッドオフタイムを設け、制御信号発
生回路から発生し第２の駆動回路に入力される第２の制
御信号を、レベルシフト回路の遅延時間分だけ第１の制
御信号より遅延させて第２の駆動回路に入力させる補正
回路を制御信号発生回路と第２の駆動回路との間に設け
ているものであり、従来のように制御信号発生回路から
出力される制御信号の休止期間をほぼ一定にするのでは
なく、スイッチング素子のデッドオフタイムをほぼ一定
にするように補正回路を設けているから、インバータを
構成する両スイッチング素子が同時にオンになることが
防止でき、その結果、スイッチング素子に過大なストレ
スがかかることによる破壊が防止できるという利点を有
するものである。
第１図は本発明の実施例１の回路図、第２図は同上の動
作説明図、第３図は本発明の実施例２の制御信号発生回
路の回路図、第４図は同上の動作説明図、第５図は従来
例を示す要部回路図、第６図は同上においてレベルシフ
ト回路の具体構成を示す回路図、第７図は同上の動作説
明図、第８図および第９図は同上におけるスイッチング
素子の動作を示す動作説明図である。 １……第１の駆動回路、２……第２の駆動回路、３……
制御信号発生回路、４……レベルシフト回路、６……補
正回路、Ａ……駆動装置、Ｂ……負荷回路、Ｅ……直流
電源、IV……インバータ、Q1,Q2……スイッチング素
子、T1,T2……デッドオフタイム、V1……第１の駆動用
直流電源、V2……第２の駆動用直流電源、Vc1,Vc2……
制御信号、Vo1,Vo2……駆動信号。
作説明図、第３図は本発明の実施例２の制御信号発生回
路の回路図、第４図は同上の動作説明図、第５図は従来
例を示す要部回路図、第６図は同上においてレベルシフ
ト回路の具体構成を示す回路図、第７図は同上の動作説
明図、第８図および第９図は同上におけるスイッチング
素子の動作を示す動作説明図である。 １……第１の駆動回路、２……第２の駆動回路、３……
制御信号発生回路、４……レベルシフト回路、６……補
正回路、Ａ……駆動装置、Ｂ……負荷回路、Ｅ……直流
電源、IV……インバータ、Q1,Q2……スイッチング素
子、T1,T2……デッドオフタイム、V1……第１の駆動用
直流電源、V2……第２の駆動用直流電源、Vc1,Vc2……
制御信号、Vo1,Vo2……駆動信号。
Claims (1)
- 【請求項１】一対のスイッチング素子の直列回路を直流
電源の両端間に接続し、両スイッチング素子を駆動装置
より出力される駆動信号により交互にオン・オフするこ
とにより上記直流電源を交流電源に変換して負荷回路に
供給するインバータにおいて、上記駆動装置は、各スイ
ッチング素子にそれぞれ対応した一対の制御信号を発生
する制御信号発生回路と、各制御信号をそれぞれ対応す
る各スイッチング素子への駆動信号に変換する第１の駆
動回路および第２の駆動回路と、第１の駆動回路の電源
となる第１の駆動用直流電源と、制御信号発生回路およ
び第２の駆動回路の電源となる第２の駆動用直流電源
と、制御信号発生回路から発生し第１の駆動回路に入力
される第１の制御信号を、第１の駆動用直流電源の基準
電位を基準電位とする信号に変換するレベルシフト回路
とを備え、上記両駆動信号には、両スイッチング素子を
同時にオフにするデッドオフタイムが設けられていて、
制御信号発生回路から発生し第２の駆動回路に入力され
る第２の制御信号を、レベルシフト回路の遅延時間分だ
け第１の制御信号より遅延させて第２の駆動回路に入力
させる補正回路を制御信号発生回路と第２の駆動回路と
の間に設けて成ることを特徴とするインバータ駆動装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316878A JPH0783619B2 (ja) | 1988-12-15 | 1988-12-15 | インバータ駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316878A JPH0783619B2 (ja) | 1988-12-15 | 1988-12-15 | インバータ駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02164267A JPH02164267A (ja) | 1990-06-25 |
| JPH0783619B2 true JPH0783619B2 (ja) | 1995-09-06 |
Family
ID=18081919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63316878A Expired - Lifetime JPH0783619B2 (ja) | 1988-12-15 | 1988-12-15 | インバータ駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783619B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3325697B2 (ja) | 1994-01-20 | 2002-09-17 | 三菱電機株式会社 | パワーデバイスの制御装置およびモータの駆動制御装置 |
| DE102006027826B4 (de) * | 2006-06-16 | 2012-10-11 | Continental Automotive Gmbh | Schaltungsanordnung |
| JP4989170B2 (ja) | 2006-09-20 | 2012-08-01 | オスラム・メルコ株式会社 | コンパクト形ｌｅｄランプ |
-
1988
- 1988-12-15 JP JP63316878A patent/JPH0783619B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02164267A (ja) | 1990-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5463283A (en) | Drive circuit for electroluminescent lamp | |
| JP2842526B2 (ja) | 圧電トランスの駆動回路 | |
| JPS6359764A (ja) | 直流−直流変換器及び直流−直流変換方法 | |
| US5686797A (en) | Electronluminescent lamp inverter | |
| JPH0357713B2 (ja) | ||
| US20060087296A1 (en) | DC/DC converter | |
| JP3417127B2 (ja) | 電力変換装置のドライブ回路 | |
| US6016259A (en) | Power supply circuit | |
| JPH0783619B2 (ja) | インバータ駆動装置 | |
| JP2003164163A (ja) | 圧電トランス駆動回路 | |
| JP3422928B2 (ja) | チャージポンプ式駆動回路 | |
| EP0477587A1 (en) | Power apparatus | |
| JP2617459B2 (ja) | 放電灯点灯装置 | |
| JP2718068B2 (ja) | 振幅制御台形波発生装置 | |
| JP2672692B2 (ja) | Ｅｌ点灯回路 | |
| JP2828388B2 (ja) | 振動型圧縮機の電源装置 | |
| JP3285161B2 (ja) | インバータ装置 | |
| JP4379981B2 (ja) | 電源装置制御回路 | |
| JP3121373B2 (ja) | 放電灯点灯装置 | |
| JPS58198889A (ja) | 誘導加熱用インバ−タ装置 | |
| JPH033405A (ja) | 発振器 | |
| JP2811377B2 (ja) | 交流電源装置 | |
| JP3268672B2 (ja) | インバータ駆動回路 | |
| JP2801068B2 (ja) | ランプ電圧検出装置 | |
| JPH0746858A (ja) | スイッチング電源装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080906 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080906 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090906 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090906 Year of fee payment: 14 |