JP3493313B2

JP3493313B2 - 負電圧レベルシフタ回路および不揮発性半導体記憶装置

Info

Publication number: JP3493313B2
Application number: JP34683098A
Authority: JP
Inventors: 恭章平野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-12-07
Filing date: 1998-12-07
Publication date: 2004-02-03
Anticipated expiration: 2018-12-07
Also published as: US6160735A; JP2000174600A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、入力信号の電圧
レベルを負電圧レベルにシフトする負電圧レベルシフタ
回路に関する。

【０００２】

【従来の技術】入力信号の電圧とは異なる電圧を使用す
るデバイスとして、例えばフラッシュメモリ(一括消去
型メモリ)やＥＰＲＯＭ(電気的書き込み消去可能なリー
ドオンリメモリ)等がある。このようなデバイスにおい
ては、入力信号の電圧を高電圧もしくは負電圧にレベル
シフトする必要がある。このような入力信号の電圧をレ
ベルシフトする回路をレベルシフタ回路と言い、そのう
ち負電圧にレベルシフトする回路を負電圧レベルシフタ
回路と言う。尚、負電圧レベルシフタ回路がシフトする
負電圧としては、−８Ｖ,−１０Ｖ,−１２Ｖ等がある。

【０００３】従来の負電圧レベルシフタ回路として、特
開平９−３２０２８２号公報に記載されたものがある
(図４)。以下、この負電圧レベルシフタの動作につい
て、図４に従って説明する。先ず、入力信号inとしてレ
ベルＶccの信号が入力されるとトランジスタＰ1がオフ
する。更に、インバータinv1で入力信号inのレベルが反
転される結果、トランジスタＰ2がオンして、出力信号o
utのレベルがＶccに引き上がる。そうすると、トランジ
スタＮ1がオンし、そのためトランジスタＮ2がオフす
る。したがって、出力信号outはＶccに確定される。

【０００４】一方、上記入力信号inとしてレベルＶss
(例えば０Ｖ)の信号が入力された場合は、トランジスタ
Ｐ1がオンする。さらに、インバータinv1で入力信号in
のレベルが反転されてＶccが出力されるためトランジス
タＰ2がオフする。一方、トランジスタＰ1のオンによっ
てトランジスタＮ2がオンし、トランジスタＮ1がオフす
る。その結果、出力信号outのレベルがＶneg(例えば−
９Ｖ)に引き下がる。

【０００５】こうして、入力信号inのレベルＶcc/Ｖss
がレベルＶcc/Ｖnegにシフトされて出力信号outとして
出力されるのである。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の負電圧レベルシフタ回路には以下のような問題があ
る。すなわち、この負電圧レベルシフタ回路の場合に
は、上述したように入力信号inのレベルＶcc/Ｖssをレ
ベルＶcc/Ｖnegにシフトするので、レベルＶccの入力信
号inが入力された場合は、トランジスタＮ1はオンす
る。そのために、トランジスタＰ1のドレインには負電
圧Ｖnegが印加される一方、ソースには電源電圧Ｖccが
印加される。この場合、トランジスタＰ1に印加される
電圧の最大値は、−Ｖneg＋Ｖccである。ここで、Ｖneg
が−９Ｖであり、Ｖccが３Ｖであるとすると、トランジ
スタＰ1には１２Ｖの耐圧が要求されることになる。

【０００７】ところで、トランジスタの耐圧は、トラン
ジスタの酸化膜厚にも依存するが、一般的にサイズが小
さくなるに連れて低下する。したがって、微細化が進
み、メモリセルのサイズが小さくなるに連れてデコーダ
を構成するトランジスタ等の配列ピッチが小さくなり、
結果的にはトランジスタのサイズも小さくせざるを得な
い。したがって、最近の半導体記憶素子の微細化に伴っ
て、デコーダを構成するトランジスタの耐圧が低下する
傾向にある。

【０００８】一方、フラッシュメモリにおいて、プログ
ラム速度、イレース速度を高速化する要求が高まってい
る。以下、これらの速度を高速化するための手法につい
て説明する。図５にフラッシュメモリセルのセル構造を
示す。フラッシュメモリセルは、層間絶縁膜１００を挟
んでコントロールゲート１０１とフローティングゲート
１０２でなるゲート部と、トンネル酸化膜１０３を挟ん
で基板１０４における上記ゲート部の両側に位置するソ
ース部１０５およびドレイン部１０６とから構成されて
いる。このようなメモリセルにおいて、プログラム動作
およびイレース動作にＦＮ(ファウラー−ノルドハイム)
トンネル現象を用いるフラッシュメモリ(ＦＮ−ＦＮタ
イプフラッシュメモリ)の動作について述べる。

【０００９】プログラム時には、上記コントロールゲー
ト１０１にＶneg(例えば、−９Ｖ)が印加される一方、
ドレイン部１０６にはＶpd(例えば５Ｖ)が印加される。
そうすると、ドレインサイドで上記ＦＮトンネル現象が
発生して電子がフローティングゲート１０２から引き抜
かれ、メモリセルを構成するトランジスタの閾値が低下
して情報が書き込まれる。また、イレース時には、コン
トロールゲート１０１にＶpp(例えば１２Ｖ)が印加され
る一方、ドレイン部１０６,ソース部１０５および基板
１０４にＶneg(例えば−９Ｖ)が印加される。そうする
と、チャネル層でＦＮトンネル現象が発生して電子がフ
ローティングゲート１０２に注入され、メモリセルを構
成するトランジスタの閾値が高くなって情報が消去され
る。上述したプログラムおよびイレース動作にリード動
作を加えた各動作時の印加電圧条件を、表１にまとめて
示す。

【表１】また、プログラム動作およびイレース動作にチャネルホ
ットエレクトロンを用いるフラッシュメモリ(ＥＴＯＸ
型フラッシュメモリ)では、プログラム時には、コント
ロールゲートにＶpp(例えば１２Ｖ)が印加される一方、
ドレインにはＶpd(例えば５Ｖ)が印加される。そうする
と、ソースがＶss(例えば０Ｖ)でチャネル層に電流が流
れてドレイン付近でチャネルホットエレクトロンが発生
する。そして、電子がフローティングゲートに注入され
て、メモリセルを構成するトランジスタの閾値が高くな
って情報が書き込まれる。また、イレース時には、コン
トロールゲートにＶneg(例えば、−９Ｖ)が印加される
一方、ドレインにはＶpd(例えば５Ｖ)が印加される。そ
うすると、ドレインサイドでＦＮトンネル現象が発生し
て電子がフローティングゲートから引き抜かれ、メモリ
セルを構成するトランジスタの閾値が低くなって情報が
消去される。つまり、イレース時の動作は、上述したＦ
Ｎ−ＦＮタイプフラッシュメモリのプログラム動作と同
様の動作なのである。上述したプログラムおよびイレー
ス動作にリード動作を加えた各動作時の印加電圧条件
を、表２にまとめて示す。

【表２】ここで、上記ＦＮ−ＦＮタイプフラッシュメモリのプロ
グラム特性を高速化する手法を考えてみる。図６に、Ｆ
Ｎ−ＦＮタイプフラッシュメモリのプログラム特性の１
例を示し、コントロールゲート１０１への印加電圧を−
８Ｖ,−１０Ｖ,−１２Ｖに変えた場合におけるコントロ
ールゲート１０１への電圧印加時間とメモリセルを構成
するトランジスタの閾値(以下、単にメモリセルの閾値
と言う)との関係を示す。図から判るように、コントロ
ールゲート１０１に印加する負の電圧の絶対値を高める
ことによって、プログラム速度を高速化することが可能
である。尚、コントロールゲート１０１に負の電圧を印
加することはＥＴＯＸ型フラッシュメモリではイレース
時に相当する。したがって、ＥＴＯＸ型フラッシュメモ
リでは、コントロールゲートに印加する負の電圧の絶対
値を高めることによって、イレース速度を高速化するこ
とができるのである。

【００１０】しかしながら、上述したように、近年トラ
ンジスタの耐圧は低下する方向にあり、上記メモリセル
のコントロールゲートに対して絶対値が高い負の電圧を
供給できる負電圧レベルシフタができず、ＦＮ−ＦＮタ
イプフラッシュメモリのプログラム速度の高速化あるい
はＥＴＯＸ型フラッシュメモリのイレース速度の高速化
を図ることができないという問題がある。例えば、図４
に示す従来の負電圧レベルシフタでは、構成するトラン
ジスタＰ1,Ｐ2,Ｎ1,Ｎ2の耐圧を１２Ｖとすると、耐圧＝−Ｖneg＋Ｖcc であるから、電源電圧Ｖccが３Ｖの場合には、Ｖneg＝Ｖcc−耐圧＝３Ｖ−１２Ｖ＝−９Ｖであり、−９Ｖしか供給できない。したがって、図６に
よれば、フラッシュメモリが、そのコントロールゲート
に−１２Ｖの電圧を印加することによってプログラム速
度あるいはイレース速度を高速化できる能力を有してい
るにも拘わらず、その能力を発揮させることができない
という問題がある。

【００１１】そこで、この発明の目的は、トランジスタ
の耐圧を高めることなく出力する負の電圧の絶対値を高
めることができる負電圧レベルシフタ回路、および、こ
の負電圧レベルシフタ回路を用いた不揮発性半導体記憶
装置を提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明は、電源電圧レベルあるいは基
準電圧レベルの何れかの入力信号を , 上記基準電圧レベ
ルあるいは第１負電圧レベルの何れかにシフトする負電
圧レベルシフタ回路において、２つのｎ−ＭＯＳトラン
ジスタおよび１つのｐ−ＭＯＳトランジスタで構成され
たラッチ回路とインバータと第２負電圧が順方向にバイ
アスされるのを阻止するｐ−ＭＯＳトランジスタとで構
成されて , 上記電源電圧レベルの入力信号を上記電源電
圧レベルにシフトする一方 , 上記基準電圧レベルの入力
信号を上記第２負電圧レベルにシフトする第１シフト手
段と、２つのｎ−ＭＯＳトランジスタおよび１つのｐ−
ＭＯＳトランジスタで構成されたラッチ回路とインバー
タと上記第２負電圧が順方向にバイアスされるのを阻止
するｐ−ＭＯＳトランジスタで構成されて , 上記電源電
圧レベルを上記基準電圧レベルにシフトする一方 , 上記
第２負電圧レベルを上記第１負電圧レベルにシフトする
第２シフト手段を備えたことを特徴としている。

【００１３】

【００１４】

【００１５】上記構成によれば、上記第２負電圧レベル
を上記基準電圧レベルと第１負電圧レベルとの中間に設
定して、上記第２負電圧レベルを介して、同じ構成を有
する二つのシフト手段によって２段階にレベルシフトが
行われる。こうして、特別な回路構成を用いることなく
絶対値の大きな負電圧が得られる。

【００１６】また、請求項２に係る発明は、請求項１
に係る発明の負電圧レベルシフタ回路において、上記第
２負電圧は、その絶対値が、上記第１シフト手段を構成
するトランジスタの耐圧の絶対値と上記電源電圧の絶対
値との差以下になるように設定されていることを特長と
している。

【００１７】上記構成によれば、上記第１シフト手段を
構成するトランジスタの耐圧が従来から使用されている
通常のトランジスタの耐圧であっても、上記２段階のレ
ベルシフトによって絶対値の大きな負電圧が得られる。

【００１８】また、請求項３に係る発明は、請求項１
に係る発明の負電圧レベルシフタ回路において、上記第
２負電圧は、直列に接続された少なくとも一つのｐ−Ｍ
ＯＳトランジスタのスレッシュダウンを用いて得ること
を特徴としている。

【００１９】上記構成によれば、上記第２負電圧発生用
の新たな電源を用いることなく、簡単な回路構成によっ
て低消費電流で上記第２負電圧が得られる。

【００２０】また、請求項４に係る発明の不揮発性半
導体記憶装置は、請求項１に係る発明の負電圧レベルシ
フタ回路を用いて構成されたことを特徴としている。

【００２１】上記構成によれば、耐圧の低いトランジス
タで構成されても絶対値の大きな負電圧が得られる負電
圧レベルシフタを用いることによって、不揮発性半導体
記憶装置の小型化とプログラム速度やイレース速度の高
速化とが図られる。

【００２２】

【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。図１は、本実施の形態の負電
圧レベルシフタ回路における回路構成図である。入力端
子inは、ｐ−ＭＯＳトランジスタ１のゲートと、インバ
ータ２を構成するｐ−ＭＯＳトランジスタ３及びｎ−Ｍ
ＯＳトランジスタ４のゲートとに接続されている。上記
インバータ２を構成するｐ−ＭＯＳトランジスタ３のソ
ースは電源電圧Ｖccに接続される一方、ｎ−ＭＯＳトラ
ンジスタ４のソースは基準電圧Ｖssに接続されている。
また、この２つのＭＯＳトランジスタ３,４のドレイン
同士は接続されてノードＡを形成している。そして、こ
のノードＡは、ｐ−ＭＯＳトランジスタ５のゲートに接
続されている。ｐ−ＭＯＳトランジスタ５のソースは電
源電圧Ｖccに接続される一方、ドレインはｎ−ＭＯＳト
ランジスタ６のゲートとｎ−ＭＯＳトランジスタ７のド
レインとに接続されると共にノードＢを形成している。

【００２３】上記２つのｎ−ＭＯＳトランジスタ６,７
のソースは第２の負電圧Ｖnminに接続されている。ま
た、ｐ−ＭＯＳトランジスタ１のソースは電源電圧Ｖcc
に接続される一方、ドレインはｎ−ＭＯＳトランジスタ
６のドレインとｎ−ＭＯＳトランジスタ７のゲートとに
接続されている。

【００２４】上記ノードＢは、インバータ８を構成する
ｐ−ＭＯＳトランジスタ９およびｎ−ＭＯＳトランジス
タ１０のゲートに接続されている。また、ｐ−ＭＯＳト
ランジスタ９のソースは基準電圧Ｖssに接続される一
方、ｎ−ＭＯＳトランジスタ１０のソースは第２の負電
圧Ｖnminに接続されている。さらに、この２つのＭＯＳ
トランジスタ９,１０のドレイン同士は接続されてノー
ドＣを形成している。

【００２５】上記ノードＣは、ｐ−ＭＯＳトランジスタ
１１のゲートに接続されている。さらに、ノードＣは、
インバータ１２を構成するｐ−ＭＯＳトランジスタ１３
とｎ−ＭＯＳトランジスタ１４とのゲートに接続されて
いる。また、この２つのトランジスタ１３,１４のドレ
イン同士は接続されてノードＤを形成している。そし
て、このノードＤは、ｐ−ＭＯＳトランジスタ１５のゲ
ートに接続されている。さらに、上記ｐ−ＭＯＳトラン
ジスタ１５のドレインはｎ−ＭＯＳトランジスタ１６の
ドレインとｎ−ＭＯＳトランジスタ１７のゲートとに接
続されている。ｐ−ＭＯＳトランジスタ１１のドレイン
は、ｎ−ＭＯＳトランジスタ１７のドレインとｎ−ＭＯ
Ｓトランジスタ１６のゲートとに接続されると共に、出
力端子outとなる。

【００２６】上記ｐ−ＭＯＳトランジスタ１１,インバ
ータ１２を構成するｐ−ＭＯＳトランジスタ１３および
ｐ−ＭＯＳトランジスタ１５のソースは基準電圧Ｖssに
接続されている。また、インバータ１２を構成するｎ−
ＭＯＳトランジスタ１４のソースは第２の負電圧Ｖnmin
に接続され、ｎ−ＭＯＳトランジスタ１７およびｎ−Ｍ
ＯＳトランジスタ１６のソースは第１の負電圧Ｖnegに
接続されている。

【００２７】以下、図１に従って、本実施の形態におけ
る負電圧レベルシフタ回路の動作を説明する。入力端子
inに、レベルＶccの信号が入力された場合には、インバ
ータ２によって入力信号のレベルが反転されてノードＡ
の電位はＶssになる。したがって、ｐ−ＭＯＳトランジ
スタ５はオンして、ノードＢの電位はＶccレベルに引き
上げられる。これによって、ｎ−ＭＯＳトランジスタ６
はオンする。一方、ｐ−ＭＯＳトランジスタ１はオフで
あるため、ｎ−ＭＯＳトランジスタ７のゲートはＶnmin
レベルとなり、ｎ−ＭＯＳトランジスタ７はオフとな
る。こうして、ノードＢの電位がＶccレベルに確定され
る。

【００２８】そうすると、上記インバータ８のｐ−ＭＯ
Ｓトランジスタ９がオフする一方、ｎ−ＭＯＳトランジ
スタ１０がオンして、ノードＣの電位はＶnminのレベル
になる。したがって、上記インバータ１２のｐ−ＭＯＳ
トランジスタ１３はオンする一方、ｎ−ＭＯＳトランジ
スタ１４はオフして、ノードＤの電位はＶssのレベルに
なる。その結果、ｐ−ＭＯＳトランジスタ１５はオフす
る。一方、ｐ−ＭＯＳトランジスタ１１はオンして、出
力端子outの電位はＶssに引き上げられる。さらに、Ｖs
sがゲートに入力されるｎ−ＭＯＳトランジスタ１６は
オンすることからｎ−ＭＯＳトランジスタ１７のゲート
電圧はＶnegとなって、ｎ−ＭＯＳトランジスタ１７が
オフする。こうして、出力端子outの出力レベルがＶss
に確定される。

【００２９】次に、上記入力端子inに、レベルＶssの信
号が入力された場合の動作について説明する。この場合
には、インバータ２によって入力信号は反転されて、ノ
ードＡの電位はＶccレベルとなるために、ｐ−ＭＯＳト
ランジスタ５はオフとなる。一方、ｐ−ＭＯＳトランジ
スタ１はオンしている。したがって、ｎ−ＭＯＳトラン
ジスタ７のゲートはＶccレベルとなって、ｎ−ＭＯＳト
ランジスタ７はオンする。これによってノードＢの電位
レベルはＶnminとなる。さらに、ｎ−ＭＯＳトランジス
タ６はオフとなるので、ノードＢの電位レベルはＶnmin
に確定される。

【００３０】上記ノードＢの電位レベルはインバータ８
によって反転されると共にレベルシフトされ、ノードＣ
の電位レベルはＶssとなる。このノードＣの電位レベル
はインバータ１２によって反転され、ノードＤの電位レ
ベルはＶnminとなる。したがって、ｐ−ＭＯＳトランジ
スタ１５はオンし、ｎ−ＭＯＳトランジスタ１７のゲー
ト電圧がＶssレベルに立ち上がってオンする。一方、ｐ
−ＭＯＳトランジスタ１１はオフであることから、出力
端子outの電位レベルはＶnegとなる。また、ｎ−ＭＯＳ
トランジスタ１６のゲート電圧はＶnegレベルであるか
らｎ−ＭＯＳトランジスタ１６はオフとなり、上記出力
端子outの電位レベルはＶnegに確定される。

【００３１】尚、以上の説明でも明らかなように、上記
ｐ−ＭＯＳトランジスタ１,５およびｎ−ＭＯＳトラン
ジスタ６,７の４素子、並びに、ｐ−ＭＯＳトランジス
タ１１,１５およびｎ−ＭＯＳトランジスタ１６,１７の
４素子で、夫々ラッチ回路を形成している。これによっ
て、入力端子inへの入力信号の電圧変動や雑音に対し
て、出力端子outからの変動のない安定した出力信号を
出力できるのである。

【００３２】上述のように、本実施の形態によれば、入
力信号Ｖccのレベルを出力信号Ｖssのレベルにレベルシ
フトする一方、入力信号Ｖssのレベルを出力信号Ｖneg
のレベルにレベルシフトすることができる。その場合
に、夫々のトランジスタの耐圧Ｖmaxが１２Ｖであると
すると、各トランジスタに印加される最大電圧差を１２
Ｖ以下に抑える必要がある。

【００３３】ここで、例えば、上記ｐ−ＭＯＳトランジ
スタ５で考えてみると、ｐ−ＭＯＳトランジスタ５に印
加される最大電圧差は｜Ｖcc｜＋｜Ｖnmin｜である。し
たがって、このｐ−ＭＯＳトランジスタ５に印加される
最大電圧差を耐圧Ｖmax以下にするためには、式(１)の
関係を満足する必要がある。｜Ｖcc｜＋｜Ｖnmin｜＜｜Ｖmax｜ …（１）すなわち、上記電圧Ｖnminの電圧としては、式(２)の関
係を満たす値を選択すべきである。｜Ｖnmin｜＜｜Ｖmax｜−｜Ｖcc｜ …（２）すなわち、上記ｐ−ＭＯＳトランジスタ５の耐圧Ｖmax
が１２Ｖであり、電源電圧Ｖccが３Ｖであれば、第２の
負電圧Ｖnminとしては、例えば−５Ｖ程度を選択すれば
よいのである。

【００３４】上記第２の負電圧Ｖnminは、例えば電源電
圧Ｖccと第１の負電圧Ｖnegとを抵抗分割して発生させ
てもよいが、図２に示すようにｐ−ＭＯＳトランジスタ
２１,２２のスレッシュダウンを用いて第１の負電圧Ｖn
egから発生させてもよい。この場合、第２の負電圧Ｖnm
inは、Ｖnmin＝Ｖneg＋Ａ×｜Ｖthp｜ここで、Ａ：ゲートとドレインとを接続したｐ−Ｍ
ＯＳトランジスタの直列接続段数(図２ではＡ＝２) Ｖthp：ｐ−ＭＯＳトランジスタの閾値で得られる。尚、ｐ−ＭＯＳトランジスタの閾値Ｖthp
は、チャネル長やゲート幅を選択すること、あるいは、
チャネル領域の電位を設定することで所望の値を得るこ
とができるが、既知の技術であるためここでは説明を省
略する。

【００３５】図２においては、ゲートと自身のドレイン
とを接続したｐ−ＭＯＳトランジスタ２１,２２を直列
に接続することによって、Ｖnmin発生回路を実現してい
る。また、ｐ−ＭＯＳトランジスタ２１,２２のチャン
ネル領域の電圧として基準電圧Ｖssを利用することによ
って、特に新たな電源を用意することなく簡単な回路構
成を実現している。こうして、ＶnegからＶnmin(−５Ｖ
程度)を発生するのである。さらに、この回路構成によ
れば、上述したように電源電圧Ｖccと第１の負電圧Ｖne
gとを抵抗分割して発生させる場合とは異なって、Ｖnmi
n発生回路での不要な電流消費を避けることができるの
である。

【００３６】上述のようにして、上記第２の負電圧Ｖnm
inを設定することによって、入力信号のレベルが上述の
ようにＶcc/Ｖssであるのに対して、ノードＢにおける
信号レベルは、レベルＶcc/Ｖnminにレベルシフトされ
ることになる。ここで、Ｖccは３Ｖであり、Ｖnminは−
５Ｖであるとすると、電位差Ｖcc−Ｖnminは８Ｖとな
る。したがって、ｐ−ＭＯＳトランジスタ５で考える
と、印加される最大電圧差Ｖcc−Ｖnminは８Ｖとなり、
トランジスタの耐圧１２Ｖ以下で動作できるのである。

【００３７】次に、上記ノードＢのレベルＶcc/Ｖnmin
は、インバータ８によって、ノードＣにおいてレベルＶ
nmin/Ｖssにレベルシフトされる。さらに、ノードＣの
レベルＶnmin/Ｖssは、出力端子outではレベルＶss/Ｖn
egにレベルシフトされる。結果として、例えばｐ−ＭＯ
Ｓトランジスタ１５に印加される最大電圧差は(Ｖss-Vn
eg)となる。したがって、Ｖssを０Ｖとすれば、ｐ−Ｍ
ＯＳトランジスタ１５の耐圧Ｖmaxが１２Ｖの場合に
は、１２Ｖ＝０Ｖ−Ｖnegから、最大−１２Ｖの出力信
号Ｖnegを得ることが可能となるのである。

【００３８】上述のように、本実施の形態においては、
入力端子in,Ｃにゲートが接続されたｐ−ＭＯＳトラン
ジスタ１,１１と、入力端子in,Ｃに接続されたインバー
タ２,１２と、インバータ２,１２にゲートが接続された
ｐ−ＭＯＳトランジスタ５,１５と、ｐ−ＭＯＳトラン
ジスタ５,１５のドレインにゲートが接続されたｎ−Ｍ
ＯＳトランジスタ６,１７と、ｐ−ＭＯＳトランジスタ
５,１５のドレインにドレインが接続される一方ｐ−Ｍ
ＯＳトランジスタ１,１１のドレインにゲートが接続さ
れたｎ−ＭＯＳトランジスタ７,１６を有する負電圧レ
ベルシフタを二組有する。

【００３９】そして、一方の組の負電圧レベルシフタに
関する電源を、入力端子inから入力されるレベルＶcc/
Ｖssの信号を、レベルＶcc/Ｖnminにレベルシフトする
ように設定する。また、他方の組の負電圧レベルシフタ
に関する電源を、入力端子Ｃから入力されるレベルＶnm
in/Ｖssの信号をレベルＶss/Ｖnegにレベルシフトする
ように設定する。ここで、電源Ｖnminのレベルは、電源
Ｖssと電源Ｖnegとの中間レベルであって、上記一方の
組の負電圧レベルシフタを構成するトランジスタに印加
される最大電圧差が耐圧Ｖmax以下に収まるように設定
する。

【００４０】さらに、上記二組の負電圧レベルシフタの
間に、レベルＶcc/ＶnminをレベルＶnmin/Ｖssに変換す
るインバータ８を設けて、上記一方の組の負電圧レベル
シフタからのレベルＶcc/Ｖnminの信号をレベルＶnmin/
Ｖssの信号に変換して、上記他方の組の負電圧レベルシ
フタに供給するようにしている。

【００４１】その場合、上記二組の負電圧レベルシフタ
の夫々は、図４に示す従来の負電圧レベルシフタと同じ
構成であり、各トランジスタの耐圧も従来のトランジス
タ程度の耐圧(例えば１２Ｖ)である。つまり、本実施の
形態においては、図４に示す従来の負電圧レベルシフタ
を二組用い、中間電圧Ｖnminを介して電圧Ｖnegまで２
段階にレベルシフトを行うのである。

【００４２】すなわち、本実施の形態における負電圧レ
ベルシフタ回路によれば、上記一方の負電圧レベルシフ
タにレベルＶcc/Ｖssの信号を入力すると、上記他方の
負電圧レベルシフタからレベルＶss/Ｖneg(Ｖss−上記
他方の負電圧レベルシフタを構成するトランジスタの耐
圧Ｖmax)の出力にレベルシフトできるのである。したが
って、図４に示す従来の負電圧レベルシフタと同様に耐
圧１２Ｖのトランジスタで構成した場合でも、上述した
ように、Ｖccが３ＶでありＶssが０Ｖの時に出力可能な
Ｖnegは−１２Ｖとなり、図４に示す従来の負電圧レベ
ルシフタの出力電圧−９Ｖと比較して絶対値が大きい負
電圧を発生することができるのである。

【００４３】すなわち、本実施の形態によれば、上記フ
ラッシュメモリの高速化(例えば、上記ＦＮ−ＦＮタイ
プフラッシュメモリの高速プログラム)を実現すること
ができるのである。

【００４４】また、本実施の形態における負電圧レベル
シフタ回路を構成するトランジスタに印加される最大電
圧差という点から見れば、図１に示す回路構成をとるこ
とによって、図４に示す従来の負電圧レベルシフタ回路
と比較して、同じ電圧Ｖnegを発生させる場合には各ト
ランジスタに印加される最大電圧差を下げることができ
るのである。一般に、回路は、耐圧Ｖmaxよりも低い最
大電圧差をトランジスタに印加して動作させることによ
って信頼性は増大する。したがって、本実施の形態の回
路構成を採用することは、負電圧レベルシフタ回路の小
面積化および高信頼性化に寄与するのである。

【００４５】＜第２実施の形態＞本実施の形態は、図１に示す第１実施の形態における負
電圧レベルシフタ回路のトランジスタ数を減少させて、
レイアウト面積の縮小化を図るものである。まず、本実
施の形態における回路構成を図３に従って説明する。

【００４６】入力端子inは、インバータ３１を構成する
ｐ−ＭＯＳトランジスタ３２及びｎ−ＭＯＳトランジス
タ３３のゲートに接続されている。また、この２つのＭ
ＯＳトランジスタ３２,３３のドレイン同士は接続され
てノードＥを形成している。このノードＥはｐ−ＭＯＳ
トランジスタ３４のソースに接続されており、ｐ−ＭＯ
Ｓトランジスタ３４のゲートは基準電圧Ｖssに接続され
ている。一方、ｐ−ＭＯＳトランジスタ３４のドレイン
は、インバータ３５を構成するｐ−ＭＯＳトランジスタ
３６およびｎ−ＭＯＳトランジスタ３７のゲートに接続
されると共に、ｎ−ＭＯＳトランジスタ３８のドレイン
に接続されている。また、上記２つのＭＯＳトランジス
タ３６,３７のドレイン同士は互いに接続されてノード
Ｆを形成しており、このノードＦは、ｎ−ＭＯＳトラン
ジスタ３８のゲートに接続されている。

【００４７】上記インバータ３１のｐ−ＭＯＳトランジ
スタ３２とインバータ３５のｐ−ＭＯＳトランジスタ３
６とのソースは、電源電圧Ｖccに接続されている。一
方、インバータ３１を構成しているｎ−ＭＯＳトランジ
スタ３３のソースは、基準電圧Ｖssに接続されている。
また、上記インバータ３５を構成しているｎ−ＭＯＳト
ランジスタ３７のソースと、ｎ−トランジスタ３８のソ
ースとは、第２の負電圧Ｖnminに接続されている。

【００４８】上記ノードＦは、さらに、インバータ３９
を構成するｐ−ＭＯＳトランジスタ４０およびｎ−ＭＯ
Ｓトランジスタ４１のゲートに接続されている。また、
この２つのＭＯＳトランジスタ４０,４１のドレイン同
士は接続されてノードＧを形成している。このノードＧ
はｐ−ＭＯＳトランジスタ４２のソースに接続されてお
り、ｐ−ＭＯＳトランジスタ４２のゲートは第２の負電
圧Ｖnminに接続されている。一方、ｐ−ＭＯＳトランジ
スタ４２のドレインは、インバータ４３を構成するｐ−
ＭＯＳトランジスタ４４およびｎ−ＭＯＳトランジスタ
４５のゲートに接続されると共に、ｎ−ＭＯＳトランジ
スタ４６のドレインに接続されている。また、上記２つ
のＭＯＳトランジスタ４４,４５のドレイン同士は互い
に接続されて出力端子outを形成しており、この出力端
子outはｎ−ＭＯＳトランジスタ４６のゲートに接続さ
れている。

【００４９】上記インバータ３９のｐ−ＭＯＳトランジ
スタ４０とインバータ４３のｐ−ＭＯＳトランジスタ４
４とのソースは、基準電圧Ｖssに接続されている。一
方、インバータ３９を構成しているｎ−ＭＯＳトランジ
スタ４１のソースは第２の負電圧Ｖnminに接続されてい
る。また、インバータ４３を構成しているｎ−ＭＯＳト
ランジスタ４５のソースと、ｎ−トランジスタ４６のソ
ースとは、第１の負電圧Ｖnegに接続されている。

【００５０】以下、図３に従って、本実施の形態におけ
る負電圧レベルシフタ回路の動作を説明する。入力端子
inに、レベルＶccの信号が入力された場合、インバータ
３１によって入力信号のレベルが反転されてノードＥの
電位はＶssになる。そうすると、ｐ−ＭＯＳトランジス
タ３４のソースとゲートとは同電位Ｖssとなるため、ｐ
−ＭＯＳトランジスタ３４のドレイン(つまりノードＨ)
の電位はソースの電位よりＶthp(ｐ−ＭＯＳトランジス
タの閾値)分だけ高くなり、(Ｖss＋Ｖthp)となる。

【００５１】こうして、上記ノードＨのレベルが(Ｖss
＋Ｖthp)になると、インバータ３５のｐ−ＭＯＳトラン
ジスタ３６がオンされかけた状態となり、ノードＦはＶ
ccのレベルに引き上げられる。そうすると、ｎ−ＭＯＳ
トランジスタ３８がオンしてノードＨは急速にＶnminの
レベルに引き下げられるため、インバータ３５のｎ−Ｍ
ＯＳトランジスタ３７は完全にオフとなる。したがっ
て、インバータ３５のｐ−ＭＯＳトランジスタ３６とｎ
−ＭＯＳトランジスタ３７とを介しての貫通電流は無
く、ノードＦのレベルは完全にＶccに確定する。

【００５２】そして、上記ノードＦのレベルはＶccであ
るからインバータ３９のｎ−ＭＯＳトランジスタ４１が
オンし、上記ノードＧのレベルはＶnminとなる。以下、
上述の場合と同様にして、ｐ−ＭＯＳトランジスタ４２
の動作によってノードＩの電位は(Ｖnmin＋Ｖthp)とな
る。そして、インバータ４３のｐ−ＭＯＳトランジスタ
４４がオンされかけた状態となって出力端子outはＶss
のレベルに引き上げられる。そうすると、ｎ−ＭＯＳト
ランジスタ４６がオンして、上記ノードＩは急速にＶne
gのレベルに引き下げられるため、インバータ４３のｎ
−ＭＯＳトランジスタ４５は完全にオフとなる。したが
って、インバータ４３のｐ−ＭＯＳトランジスタ４４と
ｎ−ＭＯＳトランジスタ４５とを介しての貫通電流は無
く、出力端子outのレベルは完全にＶssに確定する。

【００５３】次に、上記入力端子inに、レベルＶss(こ
こでは０Ｖとする)の信号が入力された場合の動作につ
いて説明する。この場合には、インバータ３１によって
入力信号は反転されてノードＥのレベルはＶccとなるた
め、ｐ−ＭＯＳトランジスタ３４はオンしてノードＨの
レベルもＶccとなる。そして、インバータ３５のｐ−Ｍ
ＯＳトランジスタ３６はオフする一方、ｎ−ＭＯＳトラ
ンジスタ３７はオンするため、ノードＦのレベルはＶnm
inとなってｎ−ＭＯＳトランジスタ３８はオフする。

【００５４】そして、上記ノードＦのレベルはＶnminで
あるからインバータ３９のｐ−ＭＯＳトランジスタ４０
がオンする一方、ｎ−ＭＯＳトランジスタ４１はオフし
て、ノードＧのレベルはＶssとなる。そうすると、ｐ−
ＭＯＳトランジスタ４２はオンしてノードＩのレベルも
Ｖssとなる。そして、インバータ４３のｐ−ＭＯＳトラ
ンジスタ４３はオフする一方、ｎ−ＭＯＳトランジスタ
４５はオンするため、出力端子outのレベルはＶnegに引
き下げられる。そして、これによって、ｎ−ＭＯＳトラ
ンジスタ４６は完全にオフとなり、ノードＩのレベルＶ
ssおよび出力端子outのレベルＶnegが確定するのであ
る。

【００５５】尚、以上の説明でも明らかなように、上記
インバータ３５およびｎ−ＭＯＳトランジスタ３８と、
インバータ４３およびｎ−ＭＯＳトランジスタ４６と
は、夫々ラッチ回路を形成している。これによって、入
力端子inへの入力信号の電圧変動や雑音に対して、出力
端子outからの変動のない安定した出力信号を出力でき
る。

【００５６】上述のように、本実施の形態によれば、入
力信号Ｖcc(３Ｖ)のレベルを出力信号Ｖss(０Ｖ)のレベ
ルにレベルシフトする一方、入力信号Ｖss(０Ｖ)のレベ
ルを出力信号Ｖneg(−１２Ｖ)のレベルにレベルシフト
することができる。その場合においても、第１実施の形
態の場合と同様に、Ｖnminは｜Ｖnmin｜＜｜Ｖmax｜−｜Ｖcc｜の関係を満たすように、例えば−５Ｖ程度に設定する。

【００５７】上述のように、本実施の形態においては、
入力端子in,Ｆに接続されたインバータ３１,３９と、イ
ンバータ３１,３９にソースが接続されてゲートには入
力信号の低レベル側が入力されるｐ−ＭＯＳトランジス
タ３４,４２と、ｐ−ＭＯＳトランジスタ３４,４２のド
レインに接続されたインバータ３５,４３と、インバー
タ３５,４３の入力ノードＨ,Ｉがドレインに接続される
一方ゲートにはインバータ３５,４３の出力ノードＦ,ou
tが接続されたｎ−ＭＯＳトランジスタ３８,４６を有す
る負電圧レベルシフタを二組有する。

【００５８】そして、一方の組の負電圧レベルシフタに
関する電源を、入力端子inから入力されるレベルＶcc/
Ｖssの信号を、レベルＶcc/Ｖnminにレベルシフトする
ように設定する。また、他方の組の負電圧レベルシフタ
に関する電源を、上記一方の組の負電圧レベルシフタか
ら入力端子Ｆに入力されるレベルＶcc/Ｖnminの信号を
レベルＶss/Ｖnegにレベルシフトするように設定する。
ここで、電源Ｖnminのレベルは、電源Ｖssと電源Ｖneg
との中間レベルであって、上記一方の組の負電圧レベル
シフタを構成するトランジスタに印加される最大電圧差
が耐圧Ｖmax以下に収まるように設定する。

【００５９】すなわち、本実施の形態の場合において
も、通常の耐圧(例えば１２Ｖ)を有するトランジスタで
構成された負電圧レベルシフタを二組用い、中間電圧Ｖ
nminを介して電圧Ｖnegまで２段階にレベルシフトを行
うのである。

【００６０】したがって、本実施の形態における負電圧
レベルシフタ回路によれば、図４に示す従来の負電圧レ
ベルシフタと同様に耐圧Ｖmax＝１２Ｖのトランジスタ
で構成した場合でも、出力可能なＶnegは(Ｖss−Ｖmax)
＝０Ｖ−１２Ｖ＝−１２Ｖとなり、図４に示す従来の負
電圧レベルシフタの出力電圧−９Ｖと比較して絶対値が
大きい負電圧を発生することができるのである。

【００６１】また、本実施の形態における負電圧レベル
シフタ回路を構成する素子数は１２素子であり、第１実
施の形態における負電圧レベルシフタの１４素子よりも
少なくでき、レイアウト面積を小さくすることができる
のである。

【００６２】尚、以上において説明してきたトランジス
タにおけるソースとはソースまたはドレインを意味する
ものであり、ドレインとはドレインまたはソースを意味
するものである。

【００６３】上述のようにして各実施の形態における負
電圧レベルシフタ回路から出力される電圧Ｖnegは、例
えばフラッシュメモリ装置のワードデコーダや消去回路
等を介して、アドレス信号や消去信号に従って、所定の
メモリセルのコントロールゲート等に上述の表１や表２
に記載の電圧として印加される。そして、この印加電圧
に基づいて、上記メモリセルのプログラムあるいはイレ
ースが高速に行われるのである。

【００６４】

【発明の効果】以上より明らかなように、請求項１に係
る発明の負電圧レベルシフタ回路は、２つのｎ−ＭＯＳ
トランジスタおよび１つのｐ−ＭＯＳトランジスタで構
成されたラッチ回路とインバータと第２負電圧が順方向
にバイアスされるのを阻止するｐ−ＭＯＳトランジスタ
で構成された第１ , 第２の二つのシフト手段のうち、第
１シフト手段で、電源電圧 / 基準電圧レベルの入力信号
を上記電源電圧 / 第２負電圧レベルにシフトして第２シ
フト手段に供給し、上記第２シフト手段で、上記電源電
圧 / 第２負電圧レベルを上記基準電圧 / 第１負電圧レベル
にシフトするので、上記第２負電圧レベルを上記基準電
圧レベルと第１負電圧レベルとの中間レベルに設定すれ
ば、この第２負電圧レベルを介して、同じ構成を有する
第１,第２のシフト手段によって上記第１負電圧レベル
まで２段階にレベルシフトを行うことができる。したが
って、特別な回路構成を用いることなく、従来と同じ回
路構成のシフト手段によって、絶対値の大きな負電圧を
得ることができる。

【００６５】

【００６６】さらに、図１に示す負電圧レベルシフタ
回路よりも少ない素子数で構成することができ、レイア
ウト面積を小さくすることができる。

【００６７】また、請求項２に係る発明の負電圧レベ
ルシフタ回路における上記第２負電圧は、その絶対値
が、上記第１シフト手段を構成するトランジスタの耐圧
の絶対値と上記電源電圧の絶対値との差以下になるよう
に設定されているので、上記第１シフト手段を構成する
トランジスタの耐圧が従来から使用されている耐圧であ
っても、上記２段階のレベルシフトによって従来よりも
絶対値の大きな負電圧を得ることができる。

【００６８】あるいは、従来と同じ大きさの負電圧を得
るのであれば、上記第１シフト手段を構成するトランジ
スタの耐圧を従来から使用されている耐圧よりも低くす
ることができる。したがって、本負電圧レベルシフタの
高信頼性化および小型化を図ることができる。

【００６９】また、請求項３に係る発明の負電圧レベ
ルシフタ回路における上記第２負電圧は、直列に接続さ
れた少なくとも一つのｐ−ＭＯＳトランジスタのスレッ
シュダウンを用いて得るので、上記第２負電圧発生用の
新たな電源を用いることなく、簡単な回路構成によって
低消費電流で上記第２負電圧を得ることができる。

【００７０】また、請求項４に係る発明の不揮発性半
導体記憶装置は、請求項１に係る発明の負電圧レベルシ
フタ回路を用いて構成されているので、上記負電圧レベ
ルシフタから供給される絶対値の大きな負電圧に基づい
てプログラム速度やイレース速度の高速化を図ることが
できる。さらに、上記負電圧レベルシフタを低耐圧トラ
ンジスタで構成して小型化や高信頼性化を図ることがで
き、延いては本不揮発性半導体記憶装置の小型化や高信
頼性化を図ることができる。

【図面の簡単な説明】

【図１】この発明の負電圧レベルシフタ回路における
一例を示す回路構成図である。

【図２】Ｖnmin発生回路の一例を示す図である。

【図３】図１とは異なる負電圧レベルシフタ回路の回
路構成図である。

【図４】従来の負電圧レベルシフタの回路構成図であ
る。

【図５】フラッシュメモリの構造説明図である。

【図６】ＦＮ−ＦＮタイプフラッシュメモリのプログ
ラム特性図である。

【符号の説明】

１,５,１１,１５,２１,２２,３４,４２…ｐ−ＭＯＳ
トランジスタ、２,８,１２,３１,３５,３９,４３…インバータ、６,７,１６,１７,３８,４６…ｎ−ＭＯＳトランジス
タ。

Claims

(57)【特許請求の範囲】

【請求項１】電源電圧レベルあるいは基準電圧レベル
の何れかの入力信号を、上記基準電圧レベルあるいは第
１負電圧レベルの何れかにシフトする負電圧レベルシフ
タ回路において、２つのｎ−ＭＯＳトランジスタおよび１つのｐ−ＭＯＳ
トランジスタで形成されたラッチ回路とインバータと第
２負電圧が順方向にバイアスされるのを阻止するｐ−Ｍ
ＯＳトランジスタで構成されて、上記電源電圧レベルの
入力信号を上記電源電圧レベルにシフトする一方、上記
基準電圧レベルの入力信号を上記第２負電圧レベルにシ
フトする第１シフト手段と、２つのｎ−ＭＯＳトランジスタおよび１つのｐ−ＭＯＳ
トランジスタで形成されたラッチ回路とインバータと上
記第２負電圧が順方向にバイアスされるのを阻止するｐ
−ＭＯＳトランジスタで構成されて、上記電源電圧レベ
ルを上記基準電圧レベルにシフトする一方、上記第２負
電圧レベルを上記第１負電圧レベルにシフトする第２シ
フト手段を備えたことを特徴とする負電圧レベルシフタ
回路。
【請求項２】請求項１に記載の負電圧レベルシフタ回
路において、上記第２負電圧は、その絶対値が、上記第１シフト手段
を構成するトランジスタの耐圧の絶対値と上記電源電圧
の絶対値との差以下になるように設定されていることを
特長とする負電圧レベルシフタ回路。
【請求項３】請求項１に記載の負電圧レベルシフタ回
路において、上記第２負電圧は、直列に接続された少なくとも一つの
ｐ−ＭＯＳトランジスタのスレッシュダウンを用いて得
ることを特徴とする負電圧レベルシフタ回路。
【請求項４】請求項１に記載の負電圧レベルシフタ回
路を用いて構成されたことを特徴とする不揮発性半導体
記憶装置。