JPH10199274A

JPH10199274A - 半導体不揮発性記憶装置

Info

Publication number: JPH10199274A
Application number: JP35113696A
Authority: JP
Inventors: Hiromi Nobukata; 浩美信方
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-12-27
Filing date: 1996-12-27
Publication date: 1998-07-31

Abstract

(57)【要約】【課題】ワード線のドライブ系回路の回路面積を小さく
できる半導体不揮発性記憶装置を提供する。【解決手段】読み出しモード時に読み出し用ワード線ド
ライブ電圧ＶＲＤを出力する読み出し系デコーダ回路３
０と、消去／書き込み／ベリファイモード時に正また負
の高電圧ＰＶ，ＭＶを出力し、読み出しモード時にはデ
コーダ回路３０が出力する読み出し用ワード線ドライブ
電圧ＶＲＤと同じ値のドライブ電圧ＶＴＨをワード線Ｗ
Ｌに供給する消去／書き込み系デコーダ回路４０ａと、
ワード線ＷＬとデコーダ回路３０の読み出し用ワード線
ドライブ電圧ＶＲＤの出力ノードＮＤ３０の間に接続さ
れた転送ゲート６０と、読み出しモード時に転送ゲート
６０を導通状態に制御し、消去／書き込み／ベリファイ
モード時に転送ゲート６０を非導通状態に制御する転送
ゲート制御回路５０ａとを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き換え
可能な半導体不揮発性記憶装置に係り、特にそのデコー
ダ系回路の改良に関するものである。

【０００２】

【従来の技術】電気的に書き換え可能な半導体不揮発性
記憶装置、たとえばフラッシュメモリとしては、チャネ
ルホットエレクトロン（ＣＨＥ）注入によりフローティ
ングゲートに電子を注入してデータのプログラムを行う
ＮＯＲ型のものや、ＦＮ(Fowler-Nordheim) トンネル現
象を利用してフローティングゲートから電子を引き抜い
てデータのプログラムを行うＤＩＮＯＲ(DIvided NOR)
型のものが知られている。

【０００３】これらのうちＮＯＲ型フラッシュメモリ
は、消去・書き込み時にメモリセルのゲートに高電圧を
印加するため、ロウデコーダ回路は高耐圧トランジスタ
を用いる必要がある。このため、読み出し動作の高速化
にとって問題となっていた。

【０００４】また、負電圧消去型のＮＯＲ型フラッシュ
メモリ、およびＤＩＮＯＲ型やＡＮＤ型等のフラッシュ
メモリは消去／書き込み時に正と負の高電圧を用いるた
め、同様に高耐圧トランジスタを用いる必要があり、ま
た、正負の高電圧をドライブする必要があるため、２段
階のレベルシフトが必要である。このため、上述したＮ
ＯＲ型と同様に、読み出し時のデコーダ回路の高速化が
困難である。

【０００５】この問題の解決方法として、ロウデコーダ
回路を消去／書き込み系回路と読み出し系回路の２系統
に分け、両デコーダ回路をワード線の両側に転送ゲート
を介して配置し、動作モードによって転送ゲートを切り
換える方法がある。

【０００６】図３は、この方法を採用したフラッシュメ
モリのロウデコーダ回路の構成例を示すブロック図であ
る。このローデコーダ回路１０は、メモリセルアレイ２
０、読み出し系デコーダ回路３０、消去／書き込み系デ
コーダ回路４０、転送ゲート制御回路５０、および転送
ゲート６０，７０により構成されている。なお、図３に
おけるメモリセルアレイ２０は、図面の簡単化のため１
系統のみ、すなわちゲートがワード線ＷＬに接続され、
ソースがソース線ＳＬに接続され、ドレインがビット線
ＢＬに接続されたメモリセルトランジスタＭＣ１個のみ
図示している。

【０００７】転送ゲート制御回路５０は、ハイレベルで
アクティブの消去信号ＥＲＳおよび書き込み信号ＷＲＴ
の否定的論理和をとる２入力ＮＯＲゲート５１と、レベ
ルシフト回路５２，５３およびＮＯＲゲート５１の出力
レベルを反転してレベルシフト回路５３に入力させるイ
ンバータ５４により構成されている。

【０００８】転送ゲート６０は、ｐチャネルＭＯＳ（Ｐ
ＭＯＳ）トランジスタ６１とｎチャネルＭＯＳ（ＮＭＯ
Ｓ）トランジスタ６２のソース・ドレイン同士を接続し
て構成されている。ＰＭＯＳトランジスタ６１のゲート
が転送ゲート制御回路５０のレベルシフト回路５３の出
力に接続され、ＮＭＯＳトランジスタ６２のゲートがレ
ベルシフト回路５２の出力に接続されている。そして、
一方の入出力端子ａが読み出し系デコーダ回路３０のワ
ード線ドライブ電圧の出力ノードに接続され、他方の入
出力端子ｂがワード線ＷＬの一端側に接続されている。

【０００９】転送ゲート７０は、ＰＭＯＳトランジスタ
７１とＮＭＯＳトランジスタ７２のソース・ドレイン同
士を接続して構成されている。ＰＭＯＳトランジスタ７
１のゲートが転送ゲート制御回路５０のレベルシフト回
路５２の出力に接続され、ＮＭＯＳトランジスタ７２の
ゲートがレベルシフト回路５３の出力に接続されてい
る。そして、一方の入出力端子ａが消去／書き込み系デ
コーダ回路４０のワード線ドライブ電圧の出力ノードに
接続され、他方の入出力端子ｂがワード線ＷＬの他端側
に接続されている。

【００１０】このような構成において、読み出しモード
時は、消去信号ＥＲＳおよび書き込み信号ＷＲＴがとも
に非アクティブのローレベルで転送ゲート制御回路５０
のＮＯＲゲート５１に入力される。その結果、ＮＯＲゲ
ート５１の出力はハイレベルとなり、レベルシフト回路
５２を介して、ハイレベルの導通制御信号Ｓ５０ａが転
送ゲート６０のＮＭＯＳトランジスタ６２のゲートおよ
び転送ゲート７０のＰＭＯＳトランジスタ７１のゲート
に供給され、レベルシフト回路５３を介してローレベル
の導通制御信号５０ｂが転送ゲート６０のＰＭＯＳトラ
ンジスタ６１のゲートおよび転送ゲート７０のＮＭＯＳ
トランジスタ７２のゲートに供給される。これにより、
転送ゲート６０が導通状態に保持され、転送ゲート７０
は非導通状態に保持される。その結果、読み出し系デコ
ーダ回路３０によるワード線ドライブ電圧のみがワード
線ＷＬに印加され、消去／書き込み系デコーダ回路４０
によるドライブ電圧は遮断される。

【００１１】消去また書き込みモード時は、消去信号Ｅ
ＲＳまたはプログラム信号ＰＧＭがアクティブのハイレ
ベルで転送ゲート制御回路５０のＮＯＲゲート５１に入
力される。その結果、ＮＯＲゲート５１の出力はローレ
ベルとなり、レベルシフト回路５２を介して、ローレベ
ルの導通制御信号Ｓ５０ａが転送ゲート６０のＮＭＯＳ
トランジスタ６２のゲートおよび転送ゲート７０のＰＭ
ＯＳトランジスタ７１のゲートに供給され、レベルシフ
ト回路５３を介してハイレベルの導通制御信号５０ｂが
転送ゲート６０のＰＭＯＳトランジスタ６１のゲートお
よび転送ゲート７０のＮＭＯＳトランジスタ７２のゲー
トに供給される。これにより、転送ゲート６０が非導通
状態に保持され、転送ゲート７０は導通状態に保持され
る。その結果、消去／書き込み系デコーダ回路４０によ
るワード線ドライブ電圧のみがワード線ＷＬに印加さ
れ、読み出し系デコーダ回路３０によるドライブ電圧は
遮断される。

【００１２】このロウデコーダ回路１０によれば、読み
出し系デコーダ回路３０を消去／書き込み系回路４０よ
り電流値の大きい低電圧動作のトランジスタで構成で
き、読み出し動作の高速化に有利である。

【００１３】

【発明が解決しようとする課題】しかしながら、上述し
た従来のロウデコーダ回路１０では、読み出し時には消
去／書き込み系デコーダ回路４０を切り離すための転送
ゲート７０、消去／書き込み時には読み出し系デコーダ
回路３０を切り離すための転送ゲート６０がワード線単
位で必要となり、回路面積の増大を招くという不利益が
ある。

【００１４】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ワード線のドライブ系回路の回
路面積を小さくできる半導体不揮発性記憶装置を提供す
ることにある。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、動作モードに応じてメモリセルが接続さ
れたワード線のドライブ電圧が異なる半導体不揮発性記
憶装置であって、第１の動作モード時に第１の動作用ワ
ード線ドライブ電圧を出力する第１の回路と、第２の動
作モード時に上記第１の動作用ワード線ドライブ電圧よ
り絶対値が大きい第２の動作用ワード線ドライブ電圧を
出力し、第１の動作モード時には上記第１の回路が出力
する第１の動作用ワード線ドライブ電圧と同じ値のドラ
イブ電圧をワード線に供給する第２の回路と、上記ワー
ド線と上記第１の回路の第１の動作用ワード線電圧の出
力ノードとの間に接続された転送ゲートと、上記第１の
動作モード時に上記転送ゲートを導通状態に制御し、上
記第２の動作モード時に上記転送ゲートを非導通状態に
制御する転送ゲート制御回路とを有する。

【００１６】また、本発明では、上記第１の動作は読み
出し動作であり、上記第２の動作は消去または書き込み
またはベリファイ動作である。

【００１７】本発明によれば、第１の動作モード時に
は、転送ゲート制御回路により転送ゲートが導通状態に
保持される。この状態で、第１の回路から第１の動作用
ワード線ドライブ電圧が出力され、ワード線がドライブ
される。またこの第１の動作モード時には第２の回路に
より第１の回路が出力する第１の動作用ワード線ドライ
ブ電圧と同じ値のドライブ電圧が供給される。また、第
２の動作モード時には、転送ゲート制御回路により転送
ゲートが非導通状態に保持され、ワード線と第１の回路
の第１の動作用ワード線電圧の出力ノードとのが電気的
に遮断される。

【００１８】

【発明の実施の形態】図１は、本発明に係るフラッシュ
メモリのロウデコーダ回路の構成例を示すブロック図で
あって、従来例を示す図３と同一構成部分は同一符号を
もって表す。

【００１９】すなわち、図１に示すように、このロウデ
コーダ回路１０ａは、メモリセルアレイ２０、読み出し
系デコーダ回路３０、消去／書き込み系デコーダ回路４
０ａ、転送ゲート制御回路５０ａ、および転送ゲート６
０により構成されている。なお、図１におけるメモリセ
ルアレイ２０は、図面の簡単化のためワード線の１系統
のみ示し、またメモリセルトランジスタの記載も省略し
ている。

【００２０】読み出し系デコーダ回路３０は、読み出し
モード時に、ワード線ドライブ電圧ＶＲＤ（たとえば４
Ｖ）を転送ゲート６０に供給するこの読み出し系デコー
ダ回路３０は、３入力ＮＡＮＤゲート３０１、転送ゲー
トとしてのＮＭＯＳトランジスタ３０２、並びにレベル
変換回路を構成するＰＭＯＳトランジスタ３０３〜３０
６およびＮＭＯＳトランジスタ３０７〜３１０により構
成されている。

【００２１】ＮＡＮＤゲート３０１の第１入力端子はロ
ウ系アドレスのデコード信号ＡＤＥＣ１の入力ラインに
接続され、第２入力端子は同じくロウ系アドレスのデコ
ード信号ＡＤＥＣ２の入力ラインに接続され、第３入力
端子は読み出しモード時のみワード線ＷＬをアクティブ
にするタイミング信号ＲＰＷＬの供給ラインに接続され
ている。これらのデコード信号ＡＤＥＣ１，ＡＤＥＣ２
およびタイミングＲＰＷＬは、読み出しモードにはアド
レスが選択されている時、すべてハイレベルで供給され
る。

【００２２】ＮＡＮＤゲート３０１の出力はＮＭＯＳト
ランジスタ３０２を介してＰＭＯＳトランジスタ３０３
とＮＭＯＳトランジスタ３０７のドレインに接続されて
いるとともに、ＮＭＯＳトランジスタ３０８のゲートに
接続されている。ＰＭＯＳトランジスタ３０３〜３０６
のソースは読み出し電圧ＶＲＤの供給ラインに接続さ
れ、ＮＭＯＳトランジスタ３０７〜３１０はソースが接
地ラインＧＮＤに接続されている。ＰＭＯＳトランジス
タ３０３およびＮＭＯＳトランジスタ３０７のドレイン
同士の接続点がＰＭＯＳトランジスタ３０４のゲートに
接続されている。ＰＭＯＳトランジスタ３０４のドレイ
ンとＮＭＯＳトランジスタ３０８のドレインとが接続さ
れ、その接続点がＰＭＯＳトランジスタ３０３，３０５
のゲートおよびＮＭＯＳトランジスタ３０７，３０９の
ゲートに接続されている。ＰＭＯＳトランジスタ３０５
のドレインおよびＮＭＯＳトランジスタ３０９のドレイ
ンが接続され、その接続点がＰＭＯＳトランジスタ３０
６のゲートおよびＮＭＯＳトランジスタ３１０のゲート
に接続されている。そして、ＰＭＯＳトランジスタ３０
６のドレインおよびＮＭＯＳトランジスタ３１０のドレ
インが接続され、その接続点により読み出し用ワード線
ドライブ電圧の出力ノードＮＤ３０が構成され、この出
力ノードＮＤ３０が転送ゲート６０の一方の入出力端子
ａに接続されている。なお、転送ゲートとしてのＮＭＯ
Ｓトランジスタ３０２のゲートは電源電圧Ｖ_CCの供給ラ
インに接続されている。

【００２３】消去／書き込み系デコーダ回路４０ａは、
読み出しモード時には、読み出し系デコーダ回路３０の
ワード線ドライブ電圧ＶＲＤ（本実施形態では４Ｖ）と
同じ値に設定した電圧ＶＴＨをワード線ＷＬに印加し、
消去モード時は高電圧ＰＶ、たとえば１０Ｖをワード線
ＷＬに印加し、書き込みモード時は負の高電圧ＭＶをワ
ード線ＷＬに印加する。

【００２４】この消去／書き込み系デコーダ回路４０ａ
は、３入力ＮＡＮＤゲート４０１、インバータ４０２〜
４０５、ＰＭＯＳトランジスタとＮＭＯＳトランジスタ
のソース・ドレイン同士を接続してなる転送ゲート４０
６，４０７、転送ゲートとしてのＮＭＯＳ４０８および
ＰＭＯＳトランジスタ４０９、レベル変換回路を構成す
るＰＭＯＳトランジスタ４１０〜４１４、並びにＮＭＯ
Ｓトランジスタ４１５〜４１９により構成されている。

【００２５】ＮＡＮＤゲート４０１の第１入力端子はロ
ウ系アドレスのデコード信号ＡＤＥＣ１の入力ラインに
接続され、第２入力端子は同じくロウ系アドレスのデコ
ード信号ＡＤＥＣ２の入力ラインに接続され、第３入力
端子はワード線ＷＬをアクティブにするタイミング信号
ＰＷＬの供給ラインに接続されている。これらの信号Ａ
ＤＥＣ１，ＡＤＥＣ２およびＰＷＬは、各動作モードで
アドレスが選択されている時にはすべてハイレベルで供
給される。

【００２６】ＮＡＮＤゲート４０１の出力は転送ゲート
４０７の一方の入出力端子ａに接続されているととも
に、インバータ４０２を介して転送ゲート４０６の一方
の入出力端子ａに接続されている。また、インバータ４
０３の入力端子は書き込み信号ＷＲＴの入力ラインに接
続され、出力端子は転送ゲート４０６のＮＭＯＳトラン
ジスタのゲート、転送ゲート４０７のＰＭＯＳトランジ
スタのゲート、並びにインバータ４０４の入力端子に接
続されている。そして、インバータ４０４の出力端子が
転送ゲート４０６のＰＭＯＳトランジスタのゲートおよ
び転送ゲート４０７のＮＭＯＳトランジスタのゲートに
接続されている。

【００２７】転送ゲート４０６および４０７の他方の入
出力端子はインバータ４０５の入力端子に共通に接続さ
れている。インバータ４０５の出力端子はＮＭＯＳトラ
ンジスタ４０８を介してＰＭＯＳトランジスタ４１０の
ドレインおよびＮＭＯＳトランジスタ４１５のドレイン
に接続されているとともに、ＮＭＯＳトランジスタ４１
６のゲートに接続されている。

【００２８】ＰＭＯＳトランジスタ４１０〜４１３のソ
ースは正の高電圧ＰＶの供給ラインに接続され、ＰＭＯ
Ｓトランジスタ４１４のソースは電圧ＶＴＨの供給ライ
ンに接続されている。ＮＭＯＳトランジスタ４１５，４
１６のソースは接地ラインＧＮＤに接続され、ＮＭＯＳ
トランジスタ４１７〜４１９のソースが負の高電圧ＭＶ
の供給ラインに接続されている。ＰＭＯＳトランジスタ
４１０とＮＭＯＳトランジスタ４１５のドレイン同士の
接続点はＰＭＯＳトランジスタ４１１のゲートに接続さ
れている。ＰＭＯＳトランジスタ４１１およびＮＭＯＳ
トランジスタ４１６のドレイン同士が接続され、その接
続点はＰＭＯＳトランジスタ４１０，４１３のゲートお
よびＮＭＯＳトランジスタ４１５のゲートに接続されて
いるとともに、ＰＭＯＳトランジスタ４０９を介してＰ
ＭＯＳトランジスタ４１２のドレインおよびＮＭＯＳト
ランジスタ４１７のドレインに接続されている。

【００２９】ＰＭＯＳトランジスタ４１２とＮＭＯＳト
ランジスタ４１７のドレイン同士の接続点はＮＭＯＳト
ランジスタ４１８のゲートに接続されている。ＰＭＯＳ
トランジスタ４１３およびＮＭＯＳトランジスタ４１８
のドレイン同士が接続され、その接続点はＰＭＯＳトラ
ンジスタ４１２，４１４のゲートおよびＮＭＯＳトラン
ジスタ４１７，４１９のゲートに接続されている。そし
て、ＰＭＯＳトランジスタ４１４のドレインおよびＮＭ
ＯＳトランジスタ４１９のドレインが接続され、その接
続点により消去／書き込み／ベリファイ用ワード線ドラ
イブ電圧の出力ノードＮＤ４０が構成され、この出力ノ
ードＤＮ４０がワード線ＷＬの他端に接続されている。
なお、転送ゲートとしてのＮＭＯＳトランジス４０８の
ゲートは電源電圧Ｖ_CCの供給ラインに接続されている。
また、転送ゲートとしてのＰＭＯＳトランジスタ４０９
の基板は正の高電圧ＰＶの供給ラインに接続され、ゲー
トは接地されている。

【００３０】なお、電圧ＶＴＨ、ＰＶ、ＭＶは動作モー
ドに応じて図２に示すような値に設定される。すなわ
ち、電圧ＶＴＨは、読み出し（ＲＥＡＤ）モード時には
４Ｖ、書き込み（Ｗｒｉｔｅ）モード時には接地電圧Ｇ
ＮＤ、書き込みベリファイ（ＷＶｅｒｉｆｙ）モード
時にはしきい値電圧Ｖｔｈ、および消去（Ｅｒａｓｅ）
モード時には１０Ｖに設定される。正の高電圧ＰＶは、
読み出し（ＲＥＡＤ）モード時には４Ｖ、書き込み（Ｗ
ｒｉｔｅ）モード時には電源電圧Ｖ_CC、書き込みベリフ
ァイ（ＷＶｅｒｉｆｙ）モード時には電源電圧Ｖ_CC、
および消去（Ｅｒａｓｅ）モード時には１０Ｖに設定さ
れる。負の高電圧ＭＶは、読み出し（ＲＥＡＤ）モード
時には接地電圧ＧＮＤ、書き込み（Ｗｒｉｔｅ）モード
時には−１０Ｖ、書き込みベリファイ（ＷＶｅｒｉｆ
ｙ）モード時には接地電圧ＧＮＤ、および消去（Ｅｒａ
ｓｅ）モード時には接地電圧ＧＮＤに設定される。

【００３１】転送ゲート制御回路５０ａは、読み出しモ
ード時には、導通制御信号Ｓ５０ａを接地電圧レベル
（ローレベル）で転送ゲート６０のＰＭＯＳトランジス
タ６１のゲートに供給するとともに、導通制御信号Ｓ５
０ｂを電源電圧Ｖ_CCレベル（ハイレベル）で転送ゲート
６０のＰＭＯＳトランジスタ６１のゲートに供給する。
書き込みモード時には、導通制御信号Ｓ５０ａを正の高
電圧ＰＶレベル（Ｖ_CC、ハイレベル）で転送ゲート６０
のＰＭＯＳトランジスタ６１のゲートに供給するととも
に、導通制御信号Ｓ５０ｂを負の高電圧ＭＶレベル（−
１０Ｖ，ローレベル）で転送ゲート６０のＮＭＯＳトラ
ンジスタ６２のゲートに供給する。消去モード時には、
導通制御信号Ｓ５０ａを正の高電圧ＰＶレベル（１０
Ｖ、ハイレベル）で転送ゲート６０のＰＭＯＳトランジ
スタ６１のゲートに供給するとともに、導通制御信号Ｓ
５０ｂを負の高電圧ＭＶレベル（接地電圧ＧＮＤ，ロー
レベル）で転送ゲート６０のＮＭＯＳトランジスタ６２
のゲートに供給する。

【００３２】この転送ゲート制御回路５０ａは、インバ
ータ５０１〜５０３、２入力ＮＡＮＤゲート５０４、転
送ゲートとしてのＮＭＯＳトランジスタ５０５およびＰ
ＭＯＳトランジスタ５０６、並びにレベルシフト回路を
構成するＰＭＯＳトランジスタ５０７〜５０９およびＮ
ＭＯＳトランジスタ５１０〜５１２により構成されてい
る。

【００３３】インバータ５０１の入力端子は書き込み信
号ＷＲＴの入力ラインに接続され、出力端子はＮＡＮＤ
ゲート５０４の第１入力端子に接続されている。インバ
ータ５０２の入力端子は消去信号ＥＲＳの入力ラインに
接続され、出力端子はＮＡＤＮゲート５０４の第２入力
端子に接続されている。ＮＡＮＤゲート５０４の出力端
子はインバータ５０３の入力端子に接続されているとと
もに、ＰＭＯＳトランジスタ５０６を介してＰＭＯＳト
ランジスタ５０９のゲートおよびＮＭＯＳトランジスタ
５１２のゲート、並びにＮＭＯＳトランジスタ５１１の
ドレインに接続されている。インバータ５０３の出力端
子はＮＭＯＳトランジスタ５０５を介してＰＭＯＳトラ
ンジスタ５０８のゲートおよびＮＭＯＳトランジスタ５
１０のゲート、並びにＰＭＯＳトランジスタ５０７のド
レインに接続されている。ＰＭＯＳトランジスタ５０７
および５０８のソースは正の高電圧ＰＶの供給ラインに
接続され、ＮＭＯＳトランジスタ５１０のソースは接地
されている。そして、ＰＭＯＳトランジスタ５０８とＮ
ＭＯＳトランジスタ５１０のドレイン同士の接続により
導通制御信号Ｓ５０ａの出力ノードＮＤ５０ａが構成さ
れ、この出力ノードＮＤ５０ａはＰＭＯＳトランジスタ
５０７のゲートに接続されている。また、ＰＭＯＳトラ
ンジスタ５０９とＮＭＯＳトランジスタ５１２のドレイ
ン同士の接続により導通制御信号Ｓ５０ｂの出力ノード
ＮＤ５０ｂが構成され、この出力ノードＮＤ５０ｂはＮ
ＭＯＳトランジスタ５１１のゲートに接続されている。

【００３４】なお、転送ゲート６０を構成するＰＭＯＳ
トランジスタ６１の基板は正の高電圧ＰＶの供給ライン
に接続され、ＮＭＯＳトランジスタ６２の基板は負の高
背電圧ＭＶの供給ラインに接続されている。

【００３５】次に、上記構成による動作を説明する。読
み出しモード時は、消去信号ＥＲＳおよび書き込み信号
ＷＲＴがともに非アクティブのローレベルで転送ゲート
制御回路５０ａのインバータ５０１，５０２を介してハ
イレベルでＮＡＮＤゲート５０４に入力される。その結
果、ＮＡＮＤゲート５０４の出力信号はローレベルとな
り、インバータ５０３でレベル反転され、ハイレベルで
ＮＭＯＳトランジスタ５０５を介してＰＭＯトランジス
タ５０８およびＮＭＯＳトランジスタ５１０のゲートに
供給されるとともに、ローレベルでＰＭＯＳトランジス
タ５０６を介してＰＭＯトランジスタ５０９およびＮＭ
ＯＳトランジスタ５１２のゲートに供給される。これに
より、ＰＭＯＳトランジスタ５０８およびＮＭＯＳトラ
ンジスタ５１２が非導通状態に保持され、ＮＭＯＳトラ
ンジスタ５１０およびＰＭＯＳトランジスタ５０９が導
通状態に保持される。

【００３６】その結果、出力ノードＮＤ５０ａは接地レ
ベルに引き込まれ、接地電圧ＧＮＤレベルの導通制御信
号Ｓ５０ａが転送ゲート６０のＰＭＯＳトランジスタ６
１のゲートに出力される。一方、出力ノードＮＤ５０ｂ
は電源電圧Ｖ_CCレベルに引き上げられ、電源電圧Ｖ_CCレ
ベルの導通制御信号Ｓ５０ｂが転送ゲート６０のＮＭＯ
Ｓトランジスタ６２のゲートに出力される。これによ
り、転送ゲート６０は導通状態に保持される。

【００３７】また、読み出し系デコーダ回路３０には、
ローアドレス選択時にハイレベルのデコード信号ＡＤＥ
Ｃ１，ＡＤＥＣ２およびタイミングＲＰＷＬがＮＡＮＤ
ゲート３０１に入力される。その結果、ＮＡＮＤゲート
３０１に出力信号はローレベルとなり、ＮＭＯＳトラン
ジスタ３０２を介してＰＭＯＳトランジスタ３０４のゲ
ートに供給されるとともに、ＮＭＯＳトランジスタ３０
８のゲートに供給される。その結果、ＰＭＳＯトランジ
スタ３０４が導通状態に保持され、ＮＭＯＳトランジス
タ３０８が非導通状態に保持される。これにより、ＰＭ
ＯＳトランジスタ３０８のドレインが読み出し用電圧Ｖ
ＲＤ（４Ｖ）に引き上げられ、その結果ＮＭＯＳトラン
ジスタ３０７および３０９が導通状態となる。

【００３８】ＮＭＯＳトランジスタ３０７が導通状態に
なったことに伴い、ＰＭＯＳトランジスタ３０４のゲー
ト電位は接地電圧ＧＮＤに保持され、ＰＭＯＳトランジ
スタ３０４が安定に導通状態に保持される。また、ＮＭ
ＯＳトランジスタ３０９が導通状態になったことに伴
い、ＮＭＯＳトランジスタ３０９のドレインが接地レベ
ルに引き込まれ、ＰＭＯＳトランジスタ３０６が導通状
態となり、ＮＭＯＳトランジスタ３１０が非導通状態と
なる。その結果、出力ノードＮＤ３０が読み出し用電圧
ＶＲＤ（４Ｖ）に引き上げられる。このとき、転送ゲー
ト６０は導通状態に保持されていることから、電圧ＶＲ
Ｄでワード線ＷＬがドライブされる。

【００３９】また、消去／書き込み系デコーダ回路４０
ａには、ローアドレス選択時にハイレベルのデコード信
号ＡＤＥＣ１，ＡＤＥＣ２およびタイミングＰＷＬがＮ
ＡＮＤゲート４０１に入力される。その結果、ＮＡＮＤ
ゲート４０１に出力信号は転送ゲート４０７およびイン
バータ４０２を介してハイレベルで転送ゲート４０６に
入力される。このとき、書き込み信号ＷＲＴはローレベ
ルであるから、インバータ４０３の出力信号がハイレベ
ルで、インバータ４０４のローレベルで転送ゲート４０
６，４０７に供給される。その結果、転送ゲート４０６
が導通状態に保持され、転送ゲート４０７が非導通状態
に保持される。

【００４０】したがって、ハイレベルの信号がインバー
タ４０５に入力され、ここでレベル反転されてローレベ
ルの信号がＮＭＯＳトランジスタ４１６のゲートおよび
ＮＭＯＳトランジスタ４０８を介してＰＭＯＳトランジ
スタ４１１のゲートに入力される。これにより、ＰＭＯ
Ｓトランジスタ４１１が導通状態に保持され、ＮＭＯＳ
トランジスタ４１６が非導通状態に保持される。その結
果、ＰＭＯＳトランジスタ４１１のドレインが正の高電
圧ＰＶ（読み出し時は４Ｖ）に引き上げられ、ＮＭＯＳ
トランジスタ４１５および４１８が導通状態に保持さ
れ、ＰＭＯＳトランジスタ４１０，４１３が非導通状態
に保持される。

【００４１】ＮＭＯＳトランジスタ４１５が導通状態に
なったことに伴い、ＰＭＯＳトランジスタ４１１のゲー
ト電位は接地電圧ＧＮＤに保持され、ＰＭＯＳトランジ
スタ４１１が安定に導通状態に保持される。また、ＮＭ
ＯＳトランジスタ４１８が導通状態になったことに伴
い、ＰＭＯＳトランジスタ４１２，４１４のゲートおよ
びＮＭＯＳトランジスタ４１７，４１９のゲート電位が
負の高電圧ＭＶ（読み出し時には接地電圧ＧＮＤ）レベ
ルに保持される。その結果、ＰＭＯＳトランジスタ４１
２，４１４が導通状態に保持され、ＮＭＯＳトランジス
タ４１７，４１９が非導通状態に保持される。

【００４２】ＰＭＯＳトランジスタ４１２が導通状態に
なったことに伴い、ＮＭＯＳトランジスタ４１８のゲー
ト電位が正の高電圧ＰＶレベルに保持され、ＮＭＯＳト
ランジスタ４１８が安定に導通状態に保持される。そし
て、ＰＭＯＳ４１４が導通状態になっとことに伴い、出
力ノードＮＤ４０が電圧ＶＴＨ（読み出し時には４Ｖ）
に引き上げれ、ワード線ＷＬの他端側に読み出し系デコ
ーダ回路３０のドライブ電圧ＶＲＤ（４Ｖ）と同じレベ
ルの設定された電圧ＶＴＨが印加される。

【００４３】以上の読み出し時において、消去／書き込
み系デコーダ回路４０ａの動作は読み出し系デコーダ回
路３０の動作より遅いが、読み出し系デコーダ回路３０
がワード線容量ＣWLを充電する時間より十分速いため、
読み出し系デコーダ回路３０の負荷とならない。したが
って、消去／書き込み系デコーダ回路４０ａの出力側に
転送ゲートが設けられていなくとも、読み出し動作に関
する不利益はない。

【００４４】消去また書き込みモード時は、消去信号Ｅ
ＲＳまたは書き込み信号ＷＲＴがアクティブのハイレベ
ルで転送ゲート制御回路５０ａのインバータ５０１また
は５０２を介してローレベルでＮＡＮＤゲート５０４に
入力される。その結果、ＮＡＮＤゲート５０４の出力信
号はハイレベルとなり、インバータ５０３でレベル反転
され、ローレベルでＮＭＯＳトランジスタ５０５を介し
てＰＭＯトランジスタ５０８およびＮＭＯＳトランジス
タ５１０のゲートに供給されるとともに、ハイレベルで
ＰＭＯＳトランジスタ５０６を介してＰＭＯトランジス
タ５０９およびＮＭＯＳトランジスタ５１２のゲートに
供給される。これにより、ＰＭＯＳトランジスタ５０９
およびＮＭＯＳトランジスタ５１０が非導通状態に保持
され、ＮＭＯＳトランジスタ５１２およびＰＭＯＳトラ
ンジスタ５０８が導通状態に保持される。

【００４５】その結果、出力ノードＮＤ５０ａは正の高
電圧ＰＶ（消去時には１０Ｖ、書き込み時には電源電圧
Ｖ_CC）に引き上げられ、ＰＶレベル（ハイレベル）の導
通制御信号Ｓ５０ａが転送ゲート６０のＰＭＯＳトラン
ジスタ６１のゲートに出力される。一方、出力ノードＮ
Ｄ５０ｂは負の高電圧ＭＶ（消去時には接地電圧ＧＮ
Ｄ、書き込み時には−１０Ｖ）レベルに引き下げられ、
ＭＶレベル（ローレベル）の導通制御信号Ｓ５０ｂが転
送ゲート６０のＮＭＯＳトランジスタ６２のゲートに出
力される。これにより、転送ゲート６０は非導通状態に
保持され、ワード線ＷＬと読み出し系デコーダ回路３０
の出力ノードＮＤ３０とは電気的に遮断される。

【００４６】消去／書き込み系デコーダ回路４０ａに
は、ローアドレス選択時にはハイレベルのデコード信号
ＡＤＥＣ１，ＡＤＥＣ２およびタイミングＰＷＬがＮＡ
ＮＤゲート４０１に入力される。その結果、ＮＡＮＤゲ
ート４０１の出力信号は転送ゲート４０７およびインバ
ータ４０２を介してハイレベルで転送ゲート４０６に入
力される。ここで書き込みモードの時には、書き込み信
号ＷＲＴはハイレベルであるから、インバータ４０３の
出力信号がローレベルで、インバータ４０４の出力信号
がハイレベルで転送ゲート４０６，４０７に供給され
る。その結果、転送ゲート４０６が非導通状態に保持さ
れ、転送ゲート４０７が導通状態に保持される。

【００４７】したがって、ローレベルの信号がインバー
タ４０５に入力され、ここでレベル反転されてハイレベ
ルの信号がＮＭＯＳトランジスタ４１６のゲートおよび
ＮＭＯＳトランジスタ４０８を介してＰＭＯＳトランジ
スタ４１１のゲートに入力される。これにより、ＰＭＯ
Ｓトランジスタ４１１が非導通状態に保持され、ＮＭＯ
Ｓトランジスタ４１６が導通状態に保持される。その結
果、ＰＭＯＳトランジスタ４１１のドレインが接地レベ
ルに引き込まれ、ＮＭＯＳトランジスタ４１５および４
１８が非導通状態に保持され、ＰＭＯＳトランジスタ４
１０，４１３が導通状態に保持される。

【００４８】ＰＭＯＳトランジスタ４１０が導通状態に
なったことに伴い、ＰＭＯＳトランジスタ４１１のゲー
ト電位は正の高電圧ＰＶレベルに保持され、ＰＭＯＳト
ランジスタ４１１が安定に非導通状態に保持される。ま
た、ＮＭＯＳトランジスタ４１３が導通状態になったこ
とに伴い、ＰＭＯＳトランジスタ４１２，４１４のゲー
トおよびＮＭＯＳトランジスタ４１７，４１９のゲート
電位が正の高電圧ＰＶ（消去時には１０Ｖ，書き込み時
には電源電圧Ｖ_CC）レベルに保持される。その結果、Ｐ
ＭＯＳトランジスタ４１２，４１４が非導通状態に保持
され、ＮＭＯＳトランジスタ４１７，４１９が導通状態
に保持される。

【００４９】ＮＭＯＳトランジスタ４１７が導通状態に
なったことに伴い、ＮＭＯＳトランジスタ４１８のゲー
ト電位が負の高電圧ＭＶレベルに保持され、ＮＭＯＳト
ランジスタ４１８が安定に非導通状態に保持される。そ
して、ＮＭＯＳ４１９が導通状態になっとことに伴い、
出力ノードＮＤ４０が負の高電圧ＭＶに引き下げられ、
ワード線ＷＬの他端側に、書き込み時には−１０Ｖが印
加され、書き込みが行われる。消去時には、書き込み信
号ＷＲＴがローレベルであるため、書き込み時の転送ゲ
ート４０７とは、異なる転送ゲート４０６が導通状態に
なる。これにより、消去時の論理は、書き込み時の論理
とすべて反転し、最終的にノードＮＤ４０にはハイレベ
ル（＋１０Ｖ）が現われる。

【００５０】以上の消去または書き込み時において、消
去／書き込み系デコーダ回路４０ａとワード線ＷＬとの
間の転送ゲートがないことによる不具合は起こらない。
さらに、転送ゲートをとりさったことにより、いわゆる
抵抗成分がなくなり、消去／書き込み／ベリファイ時の
ワード線ＷＬの充放電速度が速くなる。

【００５１】以上説明したように、本実施形態によれ
ば、消去／書き込み系デコーダ４０ａを、消去／書き込
み／ベリファイモード時に正また負の高電圧ＰＶ，ＭＶ
を出力し、読み出しモード時には読み出し系デコーダ回
路３０が出力する読み出し用ワード線ドライブ電圧ＶＲ
Ｄと同じ値のドライブ電圧ＶＴＨをワード線ＷＬに供給
する制御を行う事によって消去／書き込み系デコーダ回
路４０ａとワード線との間の転送ゲートを削除でき、デ
コーダの回路面積を小さくでき、また、転送ゲートの抵
抗成分がなくなることから、消去・書き込み、ベリファ
イ時のワード線の充放電速度が速くなるという利点があ
る。

【００５２】

【発明の効果】以上説明したように、本発明によれば、
ワード線ドライブ系回路のデコーダの回路面積を小さく
でき、また、転送ゲートの抵抗成分がなくなることか
ら、消去・書き込み、ベリファイ時のワード線の充放電
速度が速くなるという利点がある。

【図面の簡単な説明】

【図１】本発明に係る半導体不揮発性記憶装置の一実施
形態を示す回路図である。

【図２】図１の回路における動作モードに応じた各設定
電圧を示す図である。

【図３】従来のフラッシュメモリのロウデコーダ回路の
構成例を示すブロック図である。

【符号の説明】

１０ａ…ロウデコーダ回路、２０…メモリセルアレイ、
３０…読み出し系デコーダ回路、４０ａ…消去／書き込
み系デコーダ回路、５０ａ…転送ゲート制御回路、６０
…転送ゲート。

Claims

【特許請求の範囲】

【請求項１】動作モードに応じてメモリセルが接続さ
れたワード線のドライブ電圧が異なる半導体不揮発性記
憶装置であって、第１の動作モード時に第１の動作用ワード線ドライブ電
圧を出力する第１の回路と、第２の動作モード時に上記第１の動作用ワード線ドライ
ブ電圧より絶対値が大きい第２の動作用ワード線ドライ
ブ電圧を出力し、第１の動作モード時には上記第１の回
路が出力する第１の動作用ワード線ドライブ電圧と同じ
値のドライブ電圧をワード線に供給する第２の回路と、上記ワード線と上記第１の回路の第１の動作用ワード線
電圧の出力ノードとの間に接続された転送ゲートと、上記第１の動作モード時に上記転送ゲートを導通状態に
制御し、上記第２の動作モード時に上記転送ゲートを非
導通状態に制御する転送ゲート制御回路とを有する半導
体不揮発性記憶装置。
【請求項２】上記第１の動作は読み出し動作であり、
上記第２の動作は消去または書き込みまたはベリファイ
動作である請求項１記載の半導体不揮発性記憶装置。