JP2812528B2 - インバータ回路 - Google Patents
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Description
に変換する3相ブリッジで構成されるインバータ回路に
関する。
モータ等を可変速制御するために、3相ブリッジインバ
ータ回路が用いられている。このような用途に用いられ
る、従来技術によるインバータ回路は、その出力段半導
体スイッチング素子及びその駆動回路が、個別素子部品
を組み合わせて構成されていた。
て、小型化した従来技術として、例えば、「GESmart MO
DULE SIMPLIFIES MOTOR DRIVE DESIGN;GENERAL ELECTRI
C SEMICONDUCTOR」等に記載された技術が知られてい
る。
のスイッチング素子を直列に接続したハーフブリッジに
加えて、それぞれの素子のドライブ回路も含めて1つの
モジュールに納め、小型化、使い勝手の向上を図ったも
のである。
めの方策として、インバータの1相分をモジユール化し
たものである。そして、前記従来技術によるモジュール
を使用して、ブラシレスモータあるいはインダクション
モータ等を可変速駆動するためには、3個のモジユール
を必要とする。
ンバータを内蔵するという要求に対応することができな
いという問題点を有している。
集積回路化することにより、その体積を大幅に縮減する
ことができるインバータのモノリシックIC化が求められ
ている。しかし、例えば、商用電圧の100Vに対応するた
めには、IC内のそれぞれのスイッチング素子間に250Vの
耐圧が必要である。
来のpn接合分離方式のプロセスを用いたICで構成した場
合、素子間の絶縁耐圧を高めるためにチツプ面積が非常
に大きくなってしまうという問題点を生じる。また、ブ
リッジインバータの出力段スイッチング素子のオンオフ
動作により、出力点の電位がパルス状に変動することに
起因して、他の出力段スイッチング素子の寄生容量を通
してノイズ電流が流れ、これにより、回路の誤動作が起
こるといった問題点も生じていた。
相ブリッジインバータ回路のみならず、保護回路をも含
めたモータ制御用インバータ回路をモノリシックIC化し
たインバータ回路を提供することにある。
を構成する6個の出力段半導体スイッチング素子、その
駆動回路、および、前記出力段半導体スイッチング素子
を保護する回路とを一括し、誘電体分離基板上に集積化
することにより達成される。
出力段半導体スイッチング素子と、その駆動回路と、レ
ベルシフト回路と、保護回路とが誘電体分離基板上に一
括して形成され、モノリシックICとされている。
ことができ、信号伝達の遅れ時間を短くし、また、寄生
インダクタンスをほぼなくし、スイッチング時のノイズ
を低減することができる。また、出力段スイッチング素
子に過大な電流が通流した場合の保護動作を極めて短い
時間内に行なうことができ、チップの温度により過電流
の設定値を変更することも、容易となる。
式を用いているので、他の素子のスイッチングによるノ
イズの影響を受けることがなく、耐ノイズ性の高いイン
バータ回路を提供することができる。
より詳細に説明する。
図、第2図はICの一部を示す断面図である。第1図、第
2図において、1は交流電源、2,3は直流電圧源、4−
1〜4−6はスイッチング素子、5−1〜5−6はダイ
オード、6−1〜6−3は下アーム側駆動回路、7−1
〜7−3は上アーム側駆動回路、8はレベルシフト回
路、9−1〜9−3は過電流保護回路、10はモータ、11
は制御回路、12はインバータIC、13は整流回路、14はSi
O2酸化膜、15は支持台(ポリシリコン)、16はコレクタ
端子、17はエミツタ端子、18はゲート端子である。
より集積化される3相モノリシックインバータIC(以下
ICと称する)12である。
導体スイッチング素子としてIGBT(Insulated Gate Bip
olar Transistor)4−1〜4−6が用いられおり、こ
のうちIGBT4−1〜4−3は、通流する電流の検出を目
的として、マルチエミツタ構造のIGBTが用いられてい
る。
ダイオード5−1〜5−6が逆並列に接続されている。
交流電源1の両端には、整流回路13を介してIGBT4−4
およびIGBT4−1が直列に接続され、閉回路が構成され
ている。また、これと並列に、IGBT4−5およびIGBT4−
2,IGBT4−6およびIGBT4−3がそれぞれ接続されて、3
相ブリッジインバータの主回路が構成されている。
3とIGBT4−6のそれぞれの接続点は、インバータ回路
の出力点であり、モータ10が接続されている。
を受けて回転すると共に、回転子の位置をモータ固定子
に取り付けたホール素子により検出し、このモータの位
置検出信号を制御回路11に入力している。
あるIGBT4−1〜4−3をオンオフするために、下側ア
ームに対するIGBT駆動回路6−1〜6−3が、それぞ
れ、IGBT4−1〜4−3のゲート・エミツタ間に接続さ
れている。さらに、IGBT4−1〜4−3の電流を検出
し、過電流によるラツチアツプからIGBTを保護する過電
流保護回路9−1〜9−3がそれぞれIGBT4−1〜4−
3の電流検出用エミツタ電極に接続されている。
電源であり、下アーム側IGBT駆動回路6−1〜6−3お
よび過電流保護回路9−1〜9−3に接続され、これら
に対する動作電流を供給している。
御する制御回路11が設けられ、該制御回路11は、モータ
10、IC12内部の下アーム側IGBT駆動回路6−1〜6−3
および過電流保護回路9−1〜9−3に接続されると共
に、レベルシフト回路8を介して上アーム側IGBT駆動回
路7−1〜7−3に接続される。また、整流回路13の高
電位側に、上アーム側IGBT駆動用電源としての直流電圧
源3が接続され、直流電圧源3の高電位側が上アーム側
IGBT駆動回路7−1〜7−3に接続されている。
断面の一部であり、IGBT4−4および4−5の接続関係
を示したものである。
り、IGBT4−4及び4−5は、それぞれ台形状のSiO2酸
化膜14によつて囲まれた内部に、かつ、ポリシリコンの
支持台15の上に形成されている。このため、IGBT4−4
及び4−5は、他の要素素子とは完全に電気的に絶縁し
て形成される。図示のIGBT4−4及び4−5は、電流が
横方向に流れる横型構造に形成されており、コレクタ電
極16が共通であるが、他の2つの電極が電気的に絶縁さ
れており、それぞれエミツタ電極17−1,17−2、ゲート
電極18−1,18−2に分かれている。
の動作を説明する。
IGBT駆動回路6−1〜6−3の他、レベルシフト回路8
を介して上アーム側IGBT駆動回路7−1〜7−3に伝達
され、この信号にしたがつてIGBT4−1〜4−6がオン
オフ制御される。この結果、モータ10は回転し、モータ
の位置が制御回路11に送信され、このモータの位置情報
に従って、インバータ回路のオンオフ制御が行われる。
グ動作によって、相関及びアーム間に大きな電位変動を
もたらすため、素子をそれぞれ絶縁する必要があるが、
本発明の実施例は、誘電体分離方式を用いて、素子間の
分離を行っているので、従来のpn接合分離に比較して、
前述のような電位変動にともなうノイズ電流の影響を受
けにくく、チップ面積の点でも有利である。
小型、高耐圧でノイズの影響を受けることのない3相ブ
リッジインバータ回路を1チップに集積化することがで
きる。
ブロック図である。第3図、第4図において、19は温度
検出回路、20は信号処理回路、21は基準電流設計回路、
22,23−1〜23−3はFET、24−1〜24−3,25−1〜25−
3はバイポーラトランジスタ、26はNAND回路であり、他
の符号は第1図の場合と同一である。
本的には第1図と同様であり、その構成の説明は省略す
る。第3図の回路が第1図と異なる点は温度検出回路19
が付加されていることである。この温度検出回路19は、
過電流保護回路9−1〜9−3に接続されている。
−3を具体的に表わしている。
出回路19からの検出温度信号を受け取るように該温度検
出回路19に接続され、その出力がFET22のドレイン及び
ゲートに接続されている。FET22は、FET23−1,FET23−
2及びFET23−3とカレントミラー接続されている。FET
23−1〜23−3には、それぞれトランジスタ24−1〜24
−3が接続され、さらに、これらのトランジスタが、そ
れぞれトランジスタ25−1〜25−3とカレントミラー接
続されている。
−3のそれぞれの接続点は、NAND回路26の入力端子と接
続されており、NAND回路の出力端子は、信号処理回路20
と接続されている。なお、27は、制御回路11からの信号
入力端子である。
出し、その検出温度情報を過電流保護回路9−1〜9−
3に伝達する。そして、過電流保護回路9−1〜9−3
は、伝達された温度情報に応じて過電流レベルを変化さ
せる。すなわち、過電流保護回路9−1〜9−3は、IC
12の温度が低いときの過電流検出レベルに対し、高温時
には過電流検出レベルを引き下げ、低温度の場合よりも
小電流で保護が開始されるように、過電流保護開始温度
が設定されている。これにより、この実施例は、効率良
くインバータを制御することができる。
に、基準電流設定回路21と、前述したカレントミラー回
路と、FET23−1〜23−3及びトランジスタ24−1〜24
−3で構成される比較器とにより構成される。そして、
温度検出回路19により検出された温度情報は、基準電流
設定回路21に伝達され、温度に応じてその基準電流の値
を変化させる。この基準電流値によりFET23−1〜23−
3及びトランジスタ24−1〜24−3で構成される比較器
の動作点が変化し、これにより、本発明の第2の実施例
は、IC12が高温度となったとき、小電流で保護を開始す
ることができる。
タの断面図である。第5図において、28−1,28−2は固
定子、29はコイル、30は永久磁石、31はシヤフト、32は
回転子、33はホール素子、34はインバータICのパツケー
ジ、35はシールドケーブル、36はプリント基板、37−1,
37−2は軸受けである。
2と回転子32とにより構成され、固定子28−2には、コ
イル29が巻かれ、回転子32にはシヤフト31と永久磁石30
とが取り付けられ、固定子28−1及び28−2とシヤフト
31とは、軸受け37−1及び37−2により回転可能に結合
されている。
られ、プリント基板36には、本発明によるIC12と、ホー
ル素子33が取り付けられる。IC12は、放熱フィンを持つ
パッケージ34に納められており、固定子28−1にねじ止
めされる。また、プリント基板36には、コイル29及びシ
ールド線35が接続される。
を説明する。
部より電源及び制御信号が入力され、また、ホール素子
33により検出された回転子32の位置信号が、モータ外部
に出力される。IC12は、この制御信号を受け、インバー
タ動作することにより、モータを回転制御する交流電力
を発生させ、ブラシレスモータを可変速制御する。
ンバータ回路を、モータのケース内部に内蔵することが
できるため、システムの小型、高性能化に大変好適であ
る。
図である。第6図において、38は上アーム側主回路、39
は抵抗であり、他の符号は第1図〜第4図の場合と同一
である。
とほぼ同じ構成であり、詳細説明は省略する。第4図の
回路と異なる点は、FET22のドレインをIC12の外部に端
子40として取り出し、この端子40と直流電圧源2の低電
位側端子の間に、抵抗39を接続したことである。ここ
で、38は第4図におけるIGBT4−4〜4−6、ダイオー
ド5−4〜5−6、及び上アーム側IGBT駆動回路7−1
〜73を含んでいる。
路が、基本的には第4図により説明した本発明の第2の
実施例と同様に構成されており、基準電流の設定法が異
なるものである。
接続し、FET22に通流する電流を設定する。この設定法
を用いると、過電流レベルを外部で任意に変更できる
他、IC12の内部と比較して抵抗39の温度上昇が小さく、
基準電流の温度による変動を小さく押えることが可能で
ある。また、この実施例は、1つの抵抗で3相分の過電
流値を同一レベルに設定するでき、省部品化を図ること
ができる。
図、第8図はその動作を説明する波形図である。第7図
において、41は過電流検出回路、42−1〜42−8はNOT
回路、43は抵抗、44はコンデンサ、45−1〜45−10はNA
ND回路、46−1〜46−3はNOR回路、47はインバータ下
アーム側主回路であり、他の符号は第1図〜第4図の場
合と同一である。
第4図あるいは第6図の信号処理回路20を詳細に示した
図である。この信号処理回路20は、4つの入力端子48−
1〜48−4を持ち、NOR回路46−1〜46−3,NAND回路45
−6〜45−10により、入力端子の4つの信号から6つの
信号を生成し、NOT回路42−3〜42−8の出力に6つの
信号を形成する。
出力信号は、レベルシフト回路8に入力される。一方、
NOT回路42−4,42−6,42−8の出力信号は、下アーム側I
GBT駆動回路に入力される。ここで、47は下アーム側、3
8は上アーム側のそれぞれIGBT、ダイオード及びIGBT駆
動回路を含んだ回路である。
らの3つの入力信号は、NAND回路45−4を介してRSフリ
ップフロップを構成するNAND回路45−2及び45−3の一
方のNAND回路45−3に入力される。一方、過電流検出回
路41の出力信号は、NAND回路26によって1つの信号に纏
められ、その出力信号は、NAND回路45−1に直接入力さ
れる信号と、NOT回路42−1、抵抗43、コンデンサ44及
びNOT回路42−2を介してからNAND回路45−1に入力さ
れる信号とに分かれて、NAND回路45−1に入力される。
を構成するNAND回路45−2に入力され、また、フリップ
フロップの出力は、NOR回路46−1〜46−3に入力され
ると共に、出力端子48−5を経てIC12の外部に出力され
る。
信号波形において、第7図の入力端子48−1〜48−4に
入力される波形は、それぞれ第8図にu,v,w,PWMとして
表わされる波形である。また、NOT回路42−3,42−5,42
−7の出力波形は、それぞれ、第8図のU+,V+,W+,NOT回
路42−4,42−6,42−8の出力波形は、それぞれU-,V-,W-
である。
明する。
信号u,v,w及びPWMは、NOR回路46−1〜46−3,NAND回路4
5−5〜45−10及びNOT回路42−3〜42−8により、U+,V
+,W+,U-,V-,W-の6つの信号波形が形成される。
電位)にあり、RSフリップフロップのNAND回路45−2の
出力は、Lレベル(低電位)となっている。このとき、
NOR回路46−1〜46−3は、NOT回路として機能し、前述
の6つの信号が出力され、IC12は、インバータ動作を行
う。
すると、NAND回路26の出力はHレベルとなり、フリップ
フロップが反転してNAND回路45−2の出力信号がHレベ
ルになる。このとき、NOR回路46−1〜46−3の出力は
入力信号u,v,wの状態にかかわらず、全てLレベルとな
る。この結果、前述のNOT回路42−3〜42−8の6つの
出力信号は、全てLレベルとなり、IC12のインバータ動
作が遮断されることになる。
ことをIC12の外部に示すために出力端子48−5が設けら
れ、フリップフロップの出力を外部に出力している。
子48−1〜48−3にすべてHレベルを入力すればよく、
これにより、NAND回路45−4の出力がLレベルとなり、
フリップフロップの出力がリセツトされ、NAND回路45−
2の出力信号がLレベルに戻り、IC12は、動作可能な状
態になる。
信号処理段にマスク回路が付加されている。この回路は
次のように動作する。
述したようにNAND回路26の出力がLレベルからHレベル
に変化したとき、NAND回路45−1の一方の入力には、直
ちにこのHレベルになった信号が入力される。しかしな
がら、NAND回路45−1の他方の入力には、抵抗43とコン
デンサ44で構成された時定数回路があるため、NAND回路
26の出力がHレベルに変化した後、一定時間遅れてHレ
ベルの信号が入力されることになる。
力から一定の時間だけ遅れることになり、NAND回路26の
出力がHレベルになる時間がこの遅れ時間よりも短い場
合には、NAND回路45−1の出力は変化しない。
して3相分6つのIGBTを駆動する信号を形成することが
できるので、入力信号線の本数を減らし、信号入力のた
めのフオトカプラ等の外付け部品の数を減らすことが可
能となる。
ムの遮断を、少ない素子数による回路で可能とすること
ができ、さらに、3つの入力信号をすべてHレベルとす
ることにより、フリップフロップをリセツトすることに
より、インバータ動作遮断後のリセットを行う、リセッ
ト用の端子を省略することが可能となる。
ノイズ、ダイオードリカバリ時の電流を、過電流と見な
さないようにするため、一定時間内の過電流にマスクを
かけているので、誤動作をすることがない。
な電流がながれるが、本発明の第5の実施例によれば、
前述のマスク機能により、スイッチング素子の導通開始
後、所定時間過電流保護手段が動作しないことになり、
スイッチング素子の導通時の過大な電流で、インバータ
回路の動作を停止させるようなことを防止することがで
きる。
これらの効果は、いずれも該実施例をモノリシツクIC化
した場合に特に有効である。
図である。第9図において、49は保護回路、50はリセッ
ト回路、51は信号分配回路であり、他の符号は第7図の
場合と同一である。
図とほぼ同じであり、その詳細な説明は省略する。
同様に構成されている。
回路45−2,45−3で構成されるフリップフロップをリセ
ットする回路であり、第7図により説明した第5の実施
例と異なる点は、リセット信号を外部から入力するので
はなく、保護回路49の状態を観測して、所定の条件が満
たされると自動的にリセット信号を出力する点にある。
正常な状態となり、保護回路49が異常状態から正常状態
に戻り、あるいは、フリップフロップが反転してから一
定の時間が経過する等の所定の条件が満たされたとき、
NAND回路45−3に信号を与え、フリップフロップをリセ
ットして、インバータIC12が動作可能な状態とする。こ
のため、本発明の第6の実施例は、異常状態となって、
インバータ回路が動作を停止した場合にも、異常状態が
無くなれば、自動的にインバータ回路を動作させること
ができる。
より保護回路が動作しても、モータを停止させたくない
場合に、一定時間の経過後または保護回路の回復後、自
動的にインバータ回路を再起動することができる。
高耐圧の3相ブリッジインバータ回路を1チップに集積
化することができ、インバータ回路を安価に、しかも大
量に製造することが可能となる。しかも、商用AC100Vを
整流した直流電圧を直接入力して動作可能であるため、
降圧用の変圧器が不要になり、インバータ回路を使用す
るシステムの体積を大幅に縮減することが可能となる。
したので、従来のpn分離基板に比較してIC内の要素素子
間の絶縁距離を短くすることができ、チップ面積を小さ
くすることが可能である。また、この誘電体分離基板
は、要素素子間の相互干渉が極めて小さいため、インバ
ータ回路のノイズ等による誤動作に対する耐量を大きく
することができる。さらに、種々の構造の要素素子を同
一のチツプに任意に作り込むことができ、この結果、回
路設計を容易に短期間に行なうことができる。
タばかりでなく、過電流検出回路、温度検出回路等の保
護回路が組み込まれているので、出力段スイッチング素
子に過大な電流が通流したとき、あるいはチップの温度
が異常に上昇したとき等、IC内の異常を検出してから自
己保護動作を行なうまでの遅れ時間を極めて短くするこ
とができ、チップの温度を常に検出し、温度に応じて出
力段スイッチング素子に流れる電流の最大値をコントロ
ールすることも可能であり、インバータの使い勝手およ
び信頼性の向上を図ることができる。
び半導体断面図、第3図、第4図は本発明の第2の実施
例を示すブロック図、第5図は本発明の第3の実施例を
示す構成図、第6図は本発明の第4の実施例を示すブロ
ック図、第7図、第8図は本発明の第5の実施例を示す
ブロック図及びその動作を説明する信号波形図、第9図
は本発明の第6の実施例を示すブロック図である。 1……交流電源、2,3……直流電圧源、4−1〜4−6
……スイツチング素子、5−1〜5−6……ダイオー
ド、6−1〜6−3……下アーム側駆動回路、7−1〜
7−3……上アーム側駆動回路、8……レベルシフト回
路、9−1〜9−3……過電流保護回路、10……モー
タ、11……制御回路、12……インバータIC、13……整流
回路、14……SiO2酸化膜、15……支持台(ポリシリコ
ン)、19……温度検出回路、20……信号処理回路、21…
…基準電流設計回路、22,23−1〜23−3……FET、24−
1〜24−3,25−1〜25−3……バイポーラトランジス
タ、26……NAND回路、27……信号入力端子、28−1,28−
2……固定子、29……コイル、30……永久磁石、31……
シャフト、32……回転子、33……ホール素子、34……イ
ンバータICのパッケージ、35……シールドケーブル、36
……プリント基板、37−1,37−2……軸受け、38……イ
ンバータ上アーム側主回路、39……抵抗、40……端子、
41……過電流検出回路、42−1〜42−8……NOT回路、4
3……抵抗、45−1〜45−10……NAND回路、46−1〜46
−3……NOR回路、47……インバータ下アーム側主回
路、48−1〜48−5……信号入出力端子、49……保護回
路、50……リセット回路、51……信号分配回路。
Claims (10)
- 【請求項1】直流電源から電力の供給を受け、直流を交
流に変換する三相ブリッジインバータ回路において、前
記インバータを構成する6個のスイッチング素子と、6
個のダイオードと、前記各相のスイッチング素子の導
通、遮断状態を制御する駆動回路と、前記直流電源の低
電位側の電極を規準とした信号を前記スイッチング素子
のうち高電位側のスイッチング素子の主電極の一方を基
準とする信号に変換するレベルシフト手段と、前記スイ
ッチング素子の状態を検出する手段とを備え、少なくと
も前記6個のスイッチング素子のそれぞれが、誘電体に
より絶縁分離された半導体領域内に、お互いに他のスイ
ッチング素子と絶縁分離されて形成され、かつ、前記全
ての要素を一括してモノリシックICとしたことを特徴と
するインバータ回路。 - 【請求項2】前記直流電源の電圧が100V以上であること
を特徴とする特許請求の範囲第1項記載のインバータ回
路。 - 【請求項3】インバータ回路の温度を検出する手段をさ
らに備えることを特徴とする特許請求の範囲第1項また
は第2項記載のインバータ回路。 - 【請求項4】前記スイッチング素子の状態を検出する手
段は、前述スイッチング素子のうち、少なくとも低電位
側の3個のスイッチング素子に通流する電流を検出する
ものであることを特徴とする特許請求の範囲第1項、第
2項または第3項記載のインバータ回路。 - 【請求項5】少なくとも4種類の信号を入力する端子
と、前記6個のスイッチング素子の導通、遮断状態を制
御する信号を、前記4種類の信号から形成する論理回路
とを備えることを特徴とする特許請求の範囲第1項ない
し第4項のうち1項記載のインバータ回路。 - 【請求項6】前記スイッチング素子はIGBT(Insulated
Gate Bipolar Transistor)であることを特徴とする特
許請求の範囲第1項ないし第5項のうち1項記載のイン
バータ回路。 - 【請求項7】前記6個のスイッチング素子のうち前記低
電位側の3個のスイッチング素子をPWM(パルス幅変調
方式)によって制御することを特徴とする特許請求の範
囲第1項ないし第6項のうち1項記載のインバータ回
路。 - 【請求項8】直流電源から電力の供給を受けるモータに
おいて、前記モータの内部に、1チツプに集積された3
相ブリッジインバータを備え、前記3相ブリッジインバ
ータにより、前記モータの回転数が制御されることを特
徴とするモータ。 - 【請求項9】前記3相ブリッジインバータが、前記特許
請求の範囲第1項ないし第7項のうち1項記載のインバ
ータ回路であることを特徴とする特許請求の範囲第8項
記載のモータ。 - 【請求項10】直流電源から電力の供給を受け、モータ
を駆動するモノリシックIC(集積回路)において、前記
直流電源を接続する少なくとも2本の端子と、前記モー
タを制御する信号を入力する少なくとも4本の入力端子
と、前記モータと接続する3本の出力端子と、該モノリ
シックIC内部の状態を示す信号を出力する端子とを備え
ることを特徴とするモノリシックIC。
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