JPH04138071A

JPH04138071A - 混成集積回路装置

Info

Publication number: JPH04138071A
Application number: JP2256834A
Authority: JP
Inventors: Katsumi Okawa; 克実大川; Eiju Maehara; 栄寿前原
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1990-09-28
Filing date: 1990-09-28
Publication date: 1992-05-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明はインバータ制御用混成集積回路装置に関し、詳
細には、そのインバータ回路の保護方式の改善に関する
。

（ロ）従来の技術第７図を参照して従来のインバータ制御用混成集積回路
装置を説明する。

絶縁金属基板を使用するインバータ制御用混成集積回路
装置は例えばインバータ回路とその制御回路がそれぞれ
別の絶縁金属基板に形成される。

第１の絶縁金属基板（７ｏ）には、インバータ回路の負
荷となるモータＭの回転速度、回転方向等のデータＤＩ
Ｎ並びに後述する過電流検出回路の信号を入力してイン
バータ制御信号を生成する制御回路（７２）、この制御
回路（７２）の信号出力および過電流検出回路の信号入
力のためのバッファ（７４）等が実装され、第２の絶縁
金属基板（８ｏ）にはインバータ回路を形成するスイッ
チング素子Ｑ　ｚ〜ＱＣｓ、このスイッチング素子。１
．〜Ｑ　１６をオン・オフ制御するドライバ（８２）、
慣流ダイオドＤ　＋＋〜Ｄ１６、過電流検出回路（８４
）等が実装される。

これら第１および第２の絶縁金属基板（７０）（８０）
は定められた絶縁距離を隔てて樹脂製のケースに一体化
され、その制御回路とインバータ回路は内部あるいは外
部においてホトカブラＰＣ，，、ｐｃ、、〜ＰＣ１゜に
より結合される。また、制御回路とインバータ回路は単
一の絶縁金属基板に形成されることもある。

次に、インバータ回路およびその制御回路の動作を簡単
に説明する。

マイクロコンピュータあるいはＤＳＰにより構成される
制御回路（７２）はＤＩＮとして入力される回転速度設
定信号に応じた周波数であって、それぞれ１２０度の位
相差を有する３つのパルス幅化正弦波とこのパルス幅化
正弦波に対してそれぞれ１８０度位相が遅れた３つのパ
ルスを生成する。

それぞれ１２０度の位相差を有する３つのパルス幅化正
弦波はバッファ（７４）、ホトカブラＰＣ。

〜ＰＣ１，，およびドライバ（８２）を介してインバー
タ回路を形成する上側アームのスイッチング素子ＱＩＩ
、Ｑ１３、Ｑ１５の制御電極に入力され、これらをオン
・オフ制御する。また、このパルス幅化正弦波に対して
それぞれ１８０度位相が遅れたパルスは同様に下側アー
ムのスイッチング素子Ｑ、２゜Ｑ１４、Ｑ４をオン　オ
フ制御する。

従って５それぞれ１２０度の位相差を有する３つのパル
ス幅化正弦波とこのパルス幅化正弦波に対してそれぞれ
１８０度位相が遅れた３つのパルスによりオン　オフ制
御されるインバータ回路の出力端子、即ちスイッチング
素子ＱＩＩとＱ、２、スイッチング素子Ｑ　＋３とＱ　
＋４、スイッチング素子Ｑ　＋ｓ、Ｑ　＋ａの接続点に
は３相のパルス幅化正弦汲電圧が得られ、モータＭに流
れる負荷電流は正弦波に近似したものとなる。

モータの過負荷、直列スイッチング素子の同時導通、そ
の他に起因する過電流は抵抗Ｒ１＋および過電流検出回
路（８４）により検出され、ホトカブラＰＣ，。、バッ
ファ（７４）を介して制御回路（７２）に入力される。

制御回路（７２）はこの過電流検出信号に基づいて一定
期間バルス出カを停止する等の保護動作を行う。

（ハ）発明が解決しようとする課題上記構造、回路構成のインバータ制御用混成集積回路装
置では、ＤＣラインに挿入された電流検出抵抗Ｒ１によ
り過負荷、あるいは直列スイッチング素子の同時導通（
アーム短絡）、その他に起因する過電流を検出すること
ができるものの、電流検出抵抗Ｒ１を通らない過電流を
検出できない欠点を有している。

また、許容損失の大きいスイッチング素子を使用する必
要があるため高集積度が達成できない欠点を有する。

（ニ）課題を解決するための手段本発明は上述した課題に鑑みて為されたものであり、絶
縁金属基板上に混成集積回路として実現したインバータ
回路において、そのスイッチング素子の被制御電極間電
圧が電源電圧、飽和電圧の何れでもないことを検出する
過電圧検出回路を付加してスイッチング素子の高電圧、
かつ大電流状態を検出すると共に、この検出出力と過電
流検出出力によりスイッチング素子の制御電極へのパル
ス入力を制御することにより、各種の異常状態からスイ
ッチング素子並びに混成集積回路装置を高速、確実に保
護するものである。

（ホ）作用スイッチング素子の被制御電極間電圧を検出し、この検
出出力によりスイッチング素子の制御電極へのパルス入
力を直接制御するため、内部電力損失が最も大きくなる
大電流、かつ高電圧状態を検出することができると共に
瞬時の、確実な保護が可能となる。

また、定数をそれぞれ独立に設定できるスイッチング素
子の大電流、高電圧状態の検出と過電流検出を併用した
ため、過負荷に基づ（過電流にもノイズによる誤動作に
も確実に応動する。

さらにまた、許容損失の大きいスイッチング素子を使用
する必要がな（なり、混成集積回路装置の高集積化が達
成される。

（へ）実施例以下、第１図乃至第６図を参照して３相のインバータ制
御回路に適用した本発明の一実施例を説明する。

本発明のインバータ制御用混成集積回路装置は、第１図
のブロック図に示されるように、スイッチング素子Ｑ　
ａｔ、Ｑ　８２〜Ｑ　ｏｌ、Ｑ　１＋２、これらスイッ
チング素子Ｑ　ａ　＋、Ｑ　ａ２〜Ｑ　０１、Ｑ　６２
に並列接続される慣流ダイオードＤ　ｅｌ、Ｄ　ａ２〜
Ｄｏｌ、Ｄ６２、スイッチング素子Ｑ　ａ　＋、Ｑ　ａ
　２〜Ｑ　ａ　＋、Ｑ　ａ　２の被制御電極に並列接続
され、被制御電極間電圧を検出する過電圧検出・保護回
路（１２，）〜（１２゜）および（１４，）〜（１４ｅ
）、スイッチング素子Ｑ　、、、Ｑ、２〜Ｑ　ｅ　＋、
Ｑ　６２の制御電極を制御するドライバ（１８）とを実
装した第１の絶縁金属基板（１０）と制御回路（２４）
およびその出力のバッファ（２２）を実装した第２の絶
縁金属基板（２０）、並びに第１および第２の絶縁金属
基板（２０）（１０）に形成した回路を結合するホトカ
プラＰ　Ｃ＋〜ＰＣ，から構成される。前記した第１お
よび第２の絶縁金属基板（１０）（２０）はそれぞれ個
別にケーシングされるか、所定の絶縁距離を隔てて単一
のケースに固着、一体止される。また、以上の回路を単
一の絶縁金属基板上に形成することも可能である。

スイッチング素子Ｑ、、５、Ｑ　８２〜Ｑ　ｃ＋には、
同図には一例としてバイポーラトランジスタの記号が使
用されているが、その他、パワーＭＯＳあるいはＩＧＢ
Ｔ等任意の高速スイッチング素子が使用でき、第１の絶
縁金属基板（１０）上にチップ形状で実装される。また
、このスイッチング素子Ｑ。３、Ｑ　ａ２〜Ｑ　ｅ　＋
とそのスイッチング素子に並列接続される慣流ダイオー
ドＤ１、Ｄａ２〜Ｄ　６＋、Ｄｏ２には混成集積回路装
置に特に高集積度が求められる場合には、それらを一体
形成しｔこ複合素子が使用される。

第２の絶縁金属基板（２０）上に実装される制御回路（
２４）はマイクロコンピュータにより構成され、特に高
速性が要求される位置制御等の用途にはディジタル・シ
グナル・プロセッサ（ＤＳＰ）が使用される。

次に、実施例の動作を説明する。

制御回路（２４）はＤｌＮとして入力される設定回転速
度信号に応じた周波数であって、それぞれ１２０度の位
相差を有する３つのパルス幅化正弦波ＣＰ、Ｉ〜ＣＰ　
−＋とこのパルス幅化正弦波ｃｐ、、〜Ｇ　Ｐ　０＋に
対してそれぞれ１８０度位相が遅れた３つの矩形パルス
ＣＰ、２〜ＣＰ−２を出力する。なお、パルス幅化正弦
波に換えて単なる矩形波、あるいはパルス幅化矩形波も
使用可能である。

それぞれ１２０度の位相差を有する３つのパルス幅化正
弦波ＣＰ、、〜ＣＰ。、はバッファ（２２）、ホトカブ
ラｐｃ、〜ＰＣ，，、ドライバ（１８）、さらには過電
圧検出・保護回路（１２，）〜（１２゜）を介してイン
バータ回路を形成する上側アームのスイッチング素子Ｑ
　Ｍｌ、Ｑ　ｂ＋、Ｑ。１の制御電極に入力され、これ
らをオン・オフ制御する。また、このパルス幅化正弦波
に対してそれぞれ１８０度位相が遅れた矩形パルスＣＰ
　−２〜ＣＰ、、は同様に下側アームのスイッチング素
子Ｑ　ａ　ｚ、Ｑ　ｂ２、Ｑ　０２をオン・オフ制御す
る。

第２図および第３図を参照して実施例の過電圧検出・保
護回路（１２，）〜（１２゜）、（１４，）〜（１４゜
）およびその動作を詳細に説明する。なお、過電圧検出
・保護回路（１２，）〜（１２゜）、（１４，）〜（１
４゜）は同一回路構成であり、−例として示したスイッ
チング素子Ｑ　ａ　２に並列接続される過電圧検出・保
護回路（１４，）は第２図の破線内に示される。

第２図に示されるように、過電圧検出・保護回路（１４
，）はスイッチング素子Ｑ　１１２の被制御電極間に設
定抵抗Ｒａ２を介して接続される定電圧ダイオ−ＦＺＤ
と抵抗Ｒ７との直列回路、比較回路（３２）、矩形パル
スＣＰ、２を入力してその立ち上がりからコンデンサＣ
により定まる一定期間ローレベルを出力するデイレイ回
路（３０）、このデイレイ回路（３０）の出力と前記比
較回路（３２）の出力を入力するナンド回路（３４）、
このナンド回路（３４）の出力および過電流検出回路（
１６）の出力に基づいてスイッチング素子Ｑ、２の制御
電極に入力される矩形パルスＣＰ−２を制御する３入力
アンド回路（３６）から構成される。なお、スイッチン
グ素子を高速動作させるための制御電極電荷放電回路は
省略されている。

設定抵抗Ｒ，２は過電圧検出・保護回路（１２，）〜（
１２，、）、（１４゜）〜（１４゜）がモノリシック集
積回路化される場合に、検出レベルの設定のｔζめに付
加されるものである。この設定抵抗Ｒ１２の抵抗値の変
更により抵抗Ｒ１の電圧降下が調整される。

上記した過電圧検出・保護回路（１２，）〜（１２゜）
、（１４，）〜（１４゜）のうち、上側アームの過電圧
検出−保護回路（１２，）〜（１２゜）は独立に動作し
、下側アームの過電圧検出・保護回路（１４，）〜（１
４゜）はその過電圧検出回路の１の過電圧検出出力によ
り全ての保護回路が同時動作するよう接続される。これ
により、より確実な保護が可能となる。

スイッチング素子の動作領域および安全動作領域を説明
する第３図を参照すると、通常、スイッチング素子Ｑ１
、Ｑａｚ〜Ｑ　ａｔ、Ｑ　＋１２はその制御電極電圧が
ローレベルであるとき図の（Ｂ）に動作点があり、ハイ
レベルであるとき図の（Ａ）に動作点がある。同図より
明らかなように、ＶＣ８１Ｇ積で表されるスイッチング
素子Ｑ　ａ　＋、Ｑ　ａ　ｚ〜Ｑ　ａ　＋、Ｑ　６２の
内部電力損失は（Ａ）（Ｂ）動作点の変化によっては大
きく変化しないに対して、ノイズ等により不完全にバイ
アスされて、スイッチング素子の被制御電極電圧Ｖ。８
が例えば■ＢＤとなるときに内部電力損失が著しく増加
する。従って、スイッチング素子の被制御電極電圧を直
接検出し、保護に供する点を特徴の１とする本発明によ
れば現実的な保護が可能となる。

また、本発明ではＤＣラインに挿入された電流検出抵抗
Ｒ６および過電流検出回路（１６）により過負荷等の保
護も行われる。この過負荷保護はスイッチング素子Ｑ　
ａ　＋、Ｑ　１１２〜Ｑ　ａ　＋、Ｑ　Ｏ２の被制御電
極間電圧に基づく保護とは独立に行われるｔζめ、それ
ぞれの保護レベルの設定並びに時定数の設定が容易とな
る。

本実施例の他の特徴は、デイレイ回路（３０）により、
スイッチング素子の被制御電極電圧検出をスイッチング
素子Ｑ　ａ　Ｉ、Ｑ　ａ２〜Ｑ　ｅ　＋、Ｑ　６２の制
御電極に入力されるパルス幅化正弦汲ＣＰ　、　ｔ〜Ｃ
Ｐ、Ｉ、あるいは矩形パルスＣＰ　−２の立ち上がりか
らで４時間後に行って、遷移期間の検出を排除した点に
ある。即ち、第２図にて６で示され、コンデンサＣによ
り設定される遅延時間はインバータ回路の高速化に伴っ
て短くなり、ノイズによる誤動作が顕著となる。このた
め、実施例の過電圧検出・保護回路は絶縁金属基板上に
形成されるのが好ましい。

続いて、第４図を参照して過電圧検出・保護回路の変形
例を説明する。

第４図に示す過電圧検出・保護回路は停電圧ダイオード
ＺＤ、、ｚＤ２、抵抗Ｒ９、Ｒ２、比較回路（４２）、
反転圧力比較回路（４３）およびアンド回路（４６）か
らなる周知のウィンドコンパレータとこのウィンドコン
パレータの出力が所定期間継続するときローレベルを出
力する周知のデイレイ回路（４８）により構成され、先
の実施例の過電圧検出・保護回路と同様に検出レベル設
定抵抗Ｒａ２およびコンデンサＣを除いて容易にモノリ
シック集積回路化される。

最後に、第５図および第６図を参照して本発明の混成集
積回路装置の構造を説明する。

第５図の断面図に示されるように、本発明の混成集積回
路は概ね、陽極酸化処理を施したアルミニウムが好適で
ある絶縁金属基板（６０）、この絶縁金属基板（６０）
の−平面に絶縁性接着剤（６２）により接着した銅箔を
エツチングして所定パターンニ形成した導電路（６４）
、この導電路（６４）上にＡｇペースト（図示しない）
等を介して、さらにはヒートシンク（６６）を介して固
着したスイッチング素子（６８）、集積回路素子（６９
）からなる断面構造を有する。

また、第６図に示されるように、所定パターンに形成し
た導電路（６４）上にヒートシンク（６６）を介して固
着したスイッチング素子Ｑ　ａｌ、Ｑ　１１２〜Ｑ　０
１、Ｑ　ｏ２、慣流ダイオードＤ１、Ｄ　８２〜Ｄｅｌ
、Ｄ。２、モノリシック集積回路化された過電圧検出・
保護回路（１２，）〜（１２゜）、（１４，）〜（１４
゜）およびレベル設定のためのチップ抵抗Ｒ０〜Ｒｅｌ
、タイミング設定のためのチップコンデンサＣで表され
る平面構造を有する。

（））発明の効果以上に述べたように本発明に依れば、（１）スイッチング素子の被制御電極間電圧を検出し、
この検出出力によりスイッチング素子の制御電極へのパ
ルス入力を直接制御するため、内部電力損失が最も大き
くなる大電流、かつ高電圧状態を検出することができる
と共に瞬時の、確実な保護が可能となる。

（２）　　許容損失の大きいスイッチング素子を使用す
る必要がなくなり、混成集積回路装置の高集積化が達成
される。

（３）微少なタイミング設定が可能なため、インバータ
回路の高速動作が阻害されない。

（４）不完全バイアスによるスイッチング素子の内部損
失増加の検出と過電流検出が個別に行われるため、それ
ぞれの検出回路のレベル設定が容易であるばかりか確実
な保護が可能である。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は実施
例の過電圧検出・保護回路を説明するブロック図、第３
図はスイッチング素子の動作点および安全動作領域を説
明する図、第４図は過電圧検出・保護回路の変形例を説
明するブロック図、第５図は本発明の断面図、第６図は
本発明の一実施例の平面図、第７図は従来例のブロック
図。（１０）・・・第１の絶縁金属基板、（１２，）〜（１
２゜）（１４，）〜（１４゜）・・・過電圧検出・保護
回路、　（１６）・・・過電流検出回路、（１８）・・
・ドライバ　。、１〜Ｑ　６＋、Ｑ　１１２〜Ｑ　（１
２・・・スイッチング素子、　Ｄ、〜Ｄ００、Ｄ　ｏ　
ｔ　〜Ｄ　ｅ　２　”’慣流ダイオード、　　（２０）
−・・第２の絶縁金属基板、　（２２）・・・バッファ
、　（２４）・・・制御回路。

Claims

【特許請求の範囲】

（１）集積回路基板上に、ブリッジ接続される複数のス
イッチング素子、それぞれのスイッチング素子の被制御
電極間電圧を検出する過電圧検出回路、過電流検出回路
、この過電流検出回路出力および前記過電圧検出回路出
力を直接入力して前記スイッチング素子の制御電極への
パルス入力を制御する保護回路を実装したことを特徴と
する混成集積回路装置。
（２）前記過電圧検出回路と保護回路とをモノリシック
集積回路化して、前記ブリッジ接続されるスイッチング
素子の全て、あるいは下側アームのスイッチング素子に
付加したことを特徴とする請求項１記載の混成集積回路
装置。
（３）前記過電圧検出回路によりスイッチング素子の所
定のタイミングの被制御電極間電圧を検出することを特
徴とする請求項１記載の混成集積回路装置。
（４）前記集積回路基板上に、過電圧検出回路の検出タ
イミングを設定するチップコンデンサを実装したことを
特徴とする請求項２記載の混成集積回路装置。
（５）前記過電圧検出回路により、スイッチング素子の
被制御電極間の所定電圧を検出することを特徴とする請
求項１記載の混成集積回路装置。
（６）前記スイッチング素子に単一の半導体基板上に慣
流ダイオードを同時形成した複合素子を用いたことを特
徴とする請求項１記載の混成集積回路装置。
（７）前記スイッチング素子にパワーＭＯＳあるいはＩ
ＧＢＴを用いたことを特徴とする請求項１記載の混成集
積回路装置。