JPH04138073A

JPH04138073A - 混成集積回路装置

Info

Publication number: JPH04138073A
Application number: JP2256836A
Authority: JP
Inventors: Katsumi Okawa; 克実大川; Eiju Maehara; 栄寿前原
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1990-09-28
Filing date: 1990-09-28
Publication date: 1992-05-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明はインバータ制御用混成集積回路装置に関し、詳
細には、そのインバータ回路の保護方式の改善に関する
。

（ロ）従来の技術第７図を参照して従来のインバータ制御用混成集積回路
装置を説明する。

絶縁金属基板を使用するインバータ制御用混成集積回路
装置は例えばインバータ回路とその制御回路がそれぞれ
別の絶縁金属基板に形成される。

第１の絶縁金属基板（７０）には、インバータ回路の負
荷となるモータＭの回転速度、回転方向等のデータＤ、
、４並びに後述する過電流検出回路の信号を入力してイ
ンバータ制御信号を生成する制御回路（７２）、この制
御回路（７２）の信号出力および過電流検出回路の信号
入力のためのバッフｙ　（７４）等が実装され、第２の
絶縁金属基板（８０）にはインバータ回路を形成するス
イッチング素子Ｑ＋＋〜Ｑ　＋ａ、このスイッチング素
子Ｑ　ｚ〜Ｑ　１６をオン・オフ制御するドライバ（８
２）、慣流ダイオードＤ　ｚ〜Ｄ　＋６、過電流検出回
路（８４）等が実装される。

これら第１および第２の絶縁金属基板（７０）　（８０
）は定められた絶縁距離を隔てて樹脂製のケースに一体
化され、その制御回路とインバータ回路は内部あるいは
外部においてホトカブラＰＣ，。、Ｐ　Ｃ＋　＋〜ＰＣ
，，により結合される。また、制御回路とインバータ回
路は単一の絶縁金属基板に形成されることもある。

次に、インバータ回路およびその制御回路の動作を簡単
に説明する。

マイクロコンピュータあるいはＤＳＰにより構成される
制御回路（７２）はＤＩＮとして入力される回転速度設
定信号に応じた周波数であって、それぞれ１２０度の位
相差を有する３つのパルス幅化正弦波とこのパルス幅化
正弦波に対してそれぞれ１８０度位相が遅れた３つのパ
ルスを生成する。

それぞれ１２０度の位相差を有する３つのパルス幅化正
弦波はバッファ（７４）、ホトカブラＰＣ。

〜Ｐ　Ｃ＋−およびドライバ（８２）を介してインバー
タ回路を形成する上側アームのスイッチング素子Ｑ　＋
　＋、Ｑ　＋３、Ｑ　＋　ｓの制御電極に入力され、こ
れらをオン・オフ制御する。また、このパルス幅化正弦
波に対してそれぞれ１８０度位相が遅れたパルスは同様
に下側アームのスイッチング素子Ｑ　＋ｚ、Ｑｒａ、Ｑ
ｌｌ、をオン・オフ制御する。

従って、それぞれ１２０度の位相差を有する３つのパル
ス幅化正弦波とこのパルス幅化正弦波に対してそれぞれ
１８０度位相が遅れた３つのパルスによりオン・オフ制
御されるインバータ回路の出力端子、即ちスイッチング
素子Ｑ　＋＋とＱ１□、スイッチング素子Ｑ　１３とＱ
　＋４、スイッチング素子Ｑ　＋ｓ、Ｑｒａの接続点に
は３相のパルス幅化正弦波電圧が得られ、モータＭに流
れる負荷電流は正弦波に近似した６のとなる。

モータの過負荷、直列スイッチング素子の同時導通、そ
の他に起因する過電流は抵抗Ｒ１１および過電流検出回
路（８４ンにより検出され、ホトカブラＰＣ＋ｏ、バッ
ファ（７４）を介して制御回路（７２）に入力される。

制御回路（７２）はこの過電流検出信号に基づいて一定
期間パルス出力を停止する等の保護動作を行う。

（ハ）発明が解決しようとする課題上記構造、回路構成のインバータ制御用混成集積回路装
置では、ＤＣラインに押入された電流検出抵抗Ｒ１＋に
より過負荷、あるいは直列スイッチング素子の同時導通
（アーム短絡）、その他に起因する過電流を検出するこ
とができるものの、電流検出抵抗Ｒ７，を通らない過電
流を検出できない欠点を有している。

また、許容損失の大きいスイッチング素子を使用する必
要があるため高集積度が達成できない欠点を有する。

さらにまｔこ、ノイズにより保護回路が誤動作するおそ
れがある。

（ニ）課題を解決するための手段本発明は上述しｔこ課題に鑑みて為されたものであり、
スイッチング素子、その被制御電極間電圧を検出する過
電圧検出回路、この過電圧検出回路出力を直接入力して
前記スイッチング素子の制御電極へのパルス入力を制御
する保護回路を集積回路基板上に実装して混成集積回路
装置として実現したインバータ回路において、前記過電
圧検出回路と保護回路をモノリシック集積回路化し、集
積回路基板上の前記モノリシック集積回路ζスイッチッ
プ素子間に検出レベルを設定する抵抗を実装することに
より高信頼、高集積度の混成集積回路装置を提供するも
のである。

（ネ）作用スイッチング素子の被制御電極間電圧を検出し、この検
出出力によりスイッチング素子の制御電極へのパルス入
力を直接制御するため、内部電力損失が最も太き（なる
大電流、かつ高電圧状態を検出することができると共に
瞬時の、確実な保護が可能となる。

また、過電圧検出回路と保護回路を同一チップ上に形成
してモノリシック集積回路とすることにより、高集積化
が達成されると共に過電圧検出回路と保護回路間の配線
長が短くなりノイズによる誤動作が抑制される。

さらにまた、許容損失の大きいスイッチング素子を使用
する必要がなくなり、混成集積回路装置の高集積化が達
成される。

（へ）実施例以下、第１図乃至第６図を参照して３相のインバータ制
御回路に適用した本発明の一実施例を説明する。

本発明のインバータ制御用混成集積回路装置は、第１図
のブロック図に示されるように、スイッチング素子Ｑ０
、Ｑ　ａ２〜Ｑ　６＋ｂ　Ｑｏ２、これらスイッチング
素子Ｑ０、Ｑａｔ〜Ｑ　ｏｌ、　Ｑ６２に並列接続され
る慣流ダイオードＤａｌ、　Ｄａ２〜Ｄｏ＋、０６２、
スイッチング素子Ｑ　Ｍｌ、Ｑ　１１２〜Ｑ　ａ　＋、
Ｑ　（＋２の被制御電極に並列接続され、被制御電極間
電圧を検出する過電圧検出・保護回路（１２，）〜（１
２゜）および（１４，）〜（１４゜）、スイッチング素
子Ｑ　ａｌ、Ｑ　ａ２〜Ｑ　６１、Ｑ　１１２の制御電
極を制御するドライバ（１８）、過電流検出回路（１６
）等を実装した第１の絶縁金属基板（１０）と制御回路
（２４）およびその出力のバッファ（２２）を実装した
第２の絶縁金属基板（２０）、並びに第１および第２の
絶縁金属基板（２０）（１０）に形成した回路を結合す
るホトカブラＰＣ。

〜ＰＣ，から構成される。前記した第１および第２の絶
縁金属基板（１０）　（２０）はそれぞれ個別にケーシ
ングされるか、所定の絶縁距離を隔てて単一のケースに
固着、一体止される。なお、以上の回路は単一の絶縁金
属基板上に形成することも可能である。

スイッチング素子Ｑ　ｌ１ｌｓ　Ｑａ２〜Ｑａｌには、
同図には一例としてバイポーラトランジスタの記号が使
用されているが、その他、パワーＭＯ８あるいは１０８
７等任意の高速スイッチング素子が使用でき、第１の絶
縁金属基板（１０）上にチップ形状で実装される。また
、このスイッチング素子Ｑ　ａｌ、Ｑ　ａ　２〜Ｑ　ａ
　＋とそのスイッチング素子に並列接続される慣流ダイ
オードＤ、１、Ｄ　ａ　２〜Ｄ　ｅ　ｌ、Ｄ　ａ２には
混成集積回路装置に特に高集積度が求められる場合には
、それらを一体形成した複合素子が使用される。なお、
過電圧検出・保護回路（１２，）〜（１２゜）と（１４
，）〜（１４゜）は後に詳細に説明する。

第２の絶縁金属基板（２０）上に実装される制御回路（
２４）はマイクロコンピュータにより構成され、特に高
速性が要求される位置制御等の用途にはディジタル・シ
グナル・プロセッサ（ＤＳＰ）が使用される。

次に、実施例の動作を説明する。

制御回路（２４）はＤＩＮとして入力される設定回転速
度信号に応じた周波数であって、それぞれ１２０度の位
相差を有する３つのパルス幅化正弦波ＣＰ　−ｔ〜ＣＰ
、、ｌとこのパルス幅化正弦波ＣＰ、、〜ＣＰ　−＋に
対してそれぞれ１８０度位相が遅れた３つの矩形パルス
ＣＰ、２〜ＣＰ。２を出力する。なお、パルス幅化正弦
波に換えて単なる矩形波、あるいはパルス幅化矩形波も
使用可能である。

それぞれ１２０度の位相差を有する３つのパルス幅化正
弦波ＣＰ、、〜ＣＰ　−＋はバッファ（２２）、ホトカ
ブラＰＣ，〜ＰＣ，、ドライバ（１８）、さらには過電
圧検出・保護回路（１２，）〜（１２゜）を介してイン
バータ回路を形成する上側アームのスイッチング素子Ｑ
０、Ｑ８、Ｑ　ａｌの制御電極に入力され、これらをオ
ン・オフ制御する。また、このパルス幅化正弦波に対し
てそれぞれ１８０度位相が遅れた矩形ノ＜ルスＣＰ、、
〜ＣＰ、２は同様に下側アームのスイッチング素子Ｑ。

、Ｑｂｚ、Ｑ　ｏｚをオン・オフ制御する。

第２図および第３図を参照して実施例の過電圧検出・保
護回路（１２，）〜（１２゜）、（１４゜）〜（１４゜
）およびその動作を詳細に説明する。

過電圧検出・保護回路（１２，）〜（１２゜）、（１４
，）〜（１４゜）は同一回路構成であり、単一チップに
モノリシッ゛り集積回路として形成される。

第２図は第１図のスイッチング素子Ｑ　Ｒ２に並列接続
される過電圧検出・保護回路（１４，）を破線内に示し
ており、過電圧検出・保護回路（１４゜）はスイッチン
グ素子Ｑ１１２の被制御電極間に設定抵抗Ｒ１２を介し
て接続される定電圧ダイオードＺＤと抵抗Ｒ７との直列
回路、比較回路（３２）、矩形パルスＣＰ、ｚを入力し
てその立ち上がりからコンデンサＣにより定まる一定期
間ローレベルを出力するデイレイ回路（３０）、このデ
イレイ回路（３０）の出力と前記比較回路（３２）の出
力を入力するナンド回路（３４）、このナンド回路（３
４）の出力および過電流検出回路（１６）の出力に基づ
いてスイッチング素子Ｑ　６２の制御電極に入力される
矩形パルスＣＰ、２を制御する３入力アンド回路（３６
）から構成される。

なお、スイッチング素子を高速動作させるための制御電
極電荷放電回路は省略されている。

設定抵抗ＲＲ２は過電圧検出・保護回路（１２，）〜（
１２゜）、（１４，）〜（１４゜）がモノリシック集積
回路化されるため、検出レベルの設定のために付加され
るものである。この設定抵抗Ｒ１１２の抵抗値の変更に
より抵抗Ｒ７の電圧降下が調整される。この設定抵抗Ｒ
ａ２にはチップ抵抗が使用され、抵抗値の変更が容易で
あるためレベル設定が容易に行われる。また、設定抵抗
Ｒａ２は集積度の向上とノイズ抑制のため、集積回路基
板上のスイッチング素子と前記モノリシック集積回路間
に配置、実装される。

スイッチング素子の動作領域および安全動作領域を説明
する第３図を参照すると、通常、スイッチング素子Ｑ　
ａ　＋、Ｑ　１１２〜Ｑ　ｏ　＋、Ｑ　６２はその制御
電極電圧がローレベルであるとき図の（Ｂ）に動作点が
あり、ハイレベルであるとき図の（Ａ）に動作点がある
。同図より明らかなように、ＶＣＩＩＩＣ積で表される
スイッチング素子Ｑ、３、Ｑｌ１２〜Ｑ　６１、Ｑ。２
の内部電力損失は（Ａ）（Ｂ）動作点の変化によっては
大きく変化しないに対して、ノイズ等により不完全にバ
イアスされて、スイッチング素子の被制御電極電圧Ｖ。

Ｅが例えばＶｓＤとなるときに内部電力損失が著しく増
加する。

本実施例の他の特徴は、デイレイ回路（３０）により、
スイッチング素子の被制御電極電圧検出をスイッチング
素子Ｑ１、Ｑ　ａ２〜Ｑ　０１、Ｑ　１１２の制御電極
に入力されるパルス輻化正弦波ＣＰ、、〜ｃｐ、、、あ
るいは矩形パルスＣＰ、２の立ち上がりから１４時間後
に行って、遷移期間の検出を排除した点にある。即ち、
第２図にて６で示され、コンデンサＣにより設定される
遅延時間はインバータ回路の高速化に伴って短（なり、
ノイズによる誤動作が顕著となる。このため、実施例は
絶縁金属基板上に形成されるのが好ましい。

続いて、第４図を参照して過電圧検出・保護回路の変形
例を説明する。

第４図に示す過電圧検出・保護回路は停電圧ダイオ−１
’ＺＤ、、ＺＤ２、抵抗Ｒ１、Ｒ２、比較回路（４２）
、反転出力比較回路（４３）およびアンド回路（４６）
からなる周知のウィンドコンパレータとこのウィンドコ
ンパレータの出力が所定期間継続するときローレベルを
出力する周知のデイレイ回路（４８）により構成され、
先の実施例の過電圧検出・保護回路と同様に検出レベル
設定抵抗ＲＲ２およびコンデンサＣを除いて容易にモノ
リシック集積回路化される。

最後に、第５図および第６図を参照して本発明の混成集
積回路装置の構造を説明する。

第５図の断面図に示されるように、本発明の混成集積回
路は概ね、陽極酸化処理を施したアルミニウムが好適で
ある絶縁金属基板（６ｏ）、この絶縁金属基板（６０）
の−主面に絶縁性接着剤（６２）により接着した銅箔を
エツチングして所定パターンに形成した導電路（６４）
、この導電路（６４）上にＡｇペースト（図示しない）
等を介して、さらにはヒートシンク（６６）を介して固
着したスイッチング素子（６８）、集積回路素子（６９
）からなる断面構造を有する。

また、第６図に示されるように、所定パターンに形成し
た導電路（６４）上にヒートシンク（６６）を介して固
着したスイッチング素子Ｑ０、Ｑ　ａ２〜Ｑ　ｅ　＋、
Ｑ　６２、慣流ダイオードＤ１、Ｄａ２〜Ｄ０１、Ｄｅ
２、モノリシック集積回路化された過電圧検出・保護回
路（１２，）〜（１２゜）、（１４，）〜（！４゜）、
この過電圧検出・保護回路とスイッチング素子間に配置
、実装したレベル設定のためのチップ抵抗Ｒ１゜〜Ｒａ
＋、タイミング設定のためのチップコンデンサＣからな
る平面構造を有する。

（））発明の効果以上に述べたように本発明に依れば、（１）スイッチング素子の被制御電極間電圧を検出し、
この検出出力によりスイッチング素子の制御電極へのパ
ルス入力を直接制御するため、内部電力損失が最も大き
くなる大電流、高電圧状態を検出することができると共
に瞬時の、確実な保護が可能となる。

（２）　　許容損失の大きいスイッチング素子を使用す
る必要がなくなり、混成集積回路装置の高集積化が達成
される。

（３）レベル設定抵抗にチップ抵抗を使用するため設定
レベル調整が容易である。

（４）過電圧検出・保護回路をモノリシック集積回路化
したため、それら回路量配線が短縮され、ノイズによる
誤動作が防止される。この結果、微少なタイミング設定
が可能となり、インバータ回路の高速動作が阻害されな
い。

（５）過電圧検出・保護回路をモノリシック集積回路化
すると共にレベル設定抵抗を前記モノリシック集積回路
とスイッチング素子間に配置、実装したため高集積度が
容易に達成される。また、高機能の過電圧検出・保護回
路を各スイッチング素子毎に付加することが可能となり
、確実な保護を行うことが可能になる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は実施
例の過電圧検出・保護回路を説明するブロック図、第３
図はスイッチング素子の動作点および安全動作領域を説
明する図、第４図は過電圧検出・保護回路の変形例を説
明するブロック図、第５図は本発明の断面図、第６図は
本発明の一実施例の平面図、第７図は従来例のブロック
図。（１０）・・・第１の絶縁金属基板、（１２，）〜（１
２゜）（１４，）〜（１４゜）・・・過電圧検出・保護
回路、　（１６）・・・過電流検出回路、（１８）・・
・ドライバ　Ｑ　ａ　＋〜Ｑ　６１、Ｑ　ａ　２〜Ｑ　
ｏ　ｔ・・・スイッチング素子、　Ｄ　ａｌ〜Ｄｅｌ、
Ｄｏｔ〜Ｄ６２・・・慣流ダイオード、　　（２０）・
・・第２の絶縁金属基板、　（２２）・・・バッファ、
　（２４）・・・制御回路。

Claims

【特許請求の範囲】

（１）集積回路基板上に、ブリッジ接続される複数のス
イッチング素子、それぞれのスイッチング素子の被制御
電極間電圧を検出する過電圧検出回路、この過電圧検出
回路出力を直接入力して前記スイッチング素子の制御電
極へのパルス入力を制御する保護回路を実装した混成集
積回路装置において、前記過電圧検出回路と保護回路を単一チップ上にモノリ
シック集積回路化すると共に、集積回路基板上の前記モ
ノリシック集積回路とスイッチング素子間に過電圧検出
レベルを設定する抵抗を実装したことを特徴とする混成
集積回路装置。
（２）前記過電圧検出回路によりスイッチング素子の所
定のタイミングの被制御電極間電圧を検出することを特
徴とする請求項１記載の混成集積回路装置。
（３）前記絶縁金属基板上に、過電圧検出回路の検出タ
イミングを設定するチップコンデンサを実装したことを
特徴とする請求項２記載の混成集積回路装置。
（４）前記過電圧検出回路により、スイッチング素子の
被制御電極間の所定電圧を検出することを特徴とする請
求項１記載の混成集積回路装置。
（５）前記スイッチング素子に単一の半導体基板上に慣
流ダイオードを同時形成した複合素子を用いたことを特
徴とする請求項１記載の混成集積回路装置。
（６）前記スイッチング素子にパワーＭＯＳあるいはＩ
ＧＢＴを用いたことを特徴とする請求項１記載の混成集
積回路装置。