JP7233570B2 - 低インダクタンスゲート交差部を有するパワー半導体モジュール - Google Patents

Description

発明の分野
本発明はパワー半導体のパッケージングの分野に関する。特に、本発明はパワー半導体モジュールに関する。

発明の背景
ハーフブリッジパワーモジュールは、モータドライブまたはパワーインバータ等の各種パワーエレクトロニクスデバイスにおいて重要な構成要素を形成する。最近のモジュールは炭化シリコン（ＳｉＣ）半導体を含み得るが、これは従来のシリコン（Ｓｉ）半導体に勝る向上した性能を示す場合があり、ＳｉＣデバイスは高電力密度を提供する。さらに、通常はＳｉＣデバイスのスイッチング速度の方がＳｉデバイスのスイッチング速度よりもはるかに速いので、ＳｉＣデバイスの電圧オーバーシュートおよび起こり得る破壊を回避するための、低インダクタンスモジュールレイアウトの必要性が高まっている。

モジュールのスイッチング性能は、主にモジュールの整流ループインダクタンスで決まる。加えて、ゲート接続のインダクタンスおよび整流ループとゲートループとの間の相互インダクタンスは、スイッチング性能に影響を及ぼす場合がある。ＳｉＣデバイスの高速スイッチング機能を十分に活用するには、これらのインダクタンスができる限り低くなければならない。並列配置された半導体チップの場合、個々のインダクタンスのバランスを十分に取らなければならないこともある。

ＷＯ２０１８１０９０６９Ａ１は、追加の基板の導電層において部分的に互いに平行に延びる２つのゲート経路を有するパワー半導体モジュールを示している。

ＵＳ５７０５８４８Ａは、パワー半導体モジュールに関し、絶縁材料および導電トラック層を積層したものが低い浮遊インダクタンスをもたらすと述べている。

発明の説明
本発明の目的は、ゲート経路インダクタンスが低いコンパクトなパワー半導体モジュールを提供することである。

この目的は、独立請求項の主題によって達成される。さらに他の具体例としての実施形態は、従属請求項および以下の説明から明らかである。

本発明は、パワー半導体モジュールに関する。パワー半導体モジュールは、１つ以上のパワー半導体チップを導体および電気端子と機械的かつ電気的に相互接続するデバイスであってもよく、そうすることで、パワー半導体モジュールを、整流器、インバータ、電気ドライブなどのようなより大きなマシンの構成要素として使用することができる。特に、パワー半導体モジュールは、電気自動車またはハイブリッド自動車の電気インバータにおいて使用されてもよい、すなわち、バッテリのＤＣ電圧から電気モータのためのＡＣ電圧を生成するために使用されてもよい。

パワー半導体モジュールおよび／またはパワー半導体チップの「パワー」という用語は、１０Ａを超えるおよび／または１００Ｖを超える電流を処理する能力に関連し得る。

本発明のある実施形態に従うと、パワー半導体モジュールは、導電領域に分離された主導電層を有する主基板を含む。たとえば、主基板は、ＤＢＣ（直接接合銅（direct bonded copper））基板であってもよい。主基板は、セラミックからなるものであってもよい絶縁層を含み得るものであり、この絶縁層の上に、銅からなるものであってもよい導電層が形成されている。

本発明のある実施形態に従うと、パワー半導体モジュールはパワー半導体チップを含み、各パワー半導体チップは、第１の電源電極と、第２の電源電極と、ゲート電極とを有し、各パワー半導体チップは、第１の電源電極により主導電層に接合され、第１のグループのパワー半導体チップは、第２の電源電極を介して並列に接続され、第２のグループのパワー半導体チップは、第２の電源電極を介して並列に接続される。パワー半導体チップは、ＳｉＣチップであってもよい。電源電極は、エミッタ電極およびコレクタ電極であってもよい。電源電極は、実質的にチップのある面を覆っていてもよい。チップは、一方の面において電源電極とゲート電極とで覆われていてもよい。

チップは相互に接続されてハーフブリッジを形成してもよい。第１のグループのチップは、ハーフブリッジのハイサイドスイッチまたはローサイドスイッチを形成してもよい。第２のグループのチップは、ハイサイドスイッチまたはローサイドスイッチのうちの他方を形成してもよい。

本発明のある実施形態に従うと、パワー半導体モジュールは、第１のグループのパワー半導体チップの第１の電極、第２の電極、またはゲート電極のうちの１つに電気的に接続された第１の制御導体と、第２のグループのパワー半導体チップの第１の電極、第２の電極、またはゲート電極のうちの１つに電気的に接続された第２の制御導体とを含む。たとえば、第１の制御導体および第２の制御導体は、ゲート導体であってもよい。しかしながら、制御導体のうちの一方または双方が、補助エミッタ導体または他の信号を案内するための導体であることも可能である。

各制御導体は、主導電層の制御導体領域を含み得る。これらの導体領域に、モジュールのチップおよび／または端子が接続されてもよい。

本発明のある実施形態に従うと、パワー半導体モジュールは、第１の絶縁層と、第１の絶縁層の上の第１の導電層とを含み、第１の制御導体の少なくとも一部は第１の導電層の少なくとも一部によって提供され、パワー半導体モジュールは、第２の絶縁層と、第２の絶縁層の上の第２の導電層とを含み、第２の制御導体少なくとも一部は第２の導電層の少なくとも一部によって提供される。

第１の制御導体は、電極（電源電極のうちの１つまたはゲート電極等）を、第１の制御端子に接続してもよい。同様に、第２の制御導体は、電極（電源電極のうちの１つまたはゲート電極等）を、第２の制御端子に接続してもよい。第１の制御導体は、モジュールの第１の制御トレースとみなし得る。第２の制御導体は、モジュールの第２の制御トレースとみなし得る。

主基板の制御導体領域は、第１および第２の導電領域に接続されてもよい。第１の絶縁層は、主基板の主導電層に装着されてもよく、第２の絶縁層は、第１の絶縁層の上の第１の導電層に装着されてもよい。

本発明のある実施形態に従うと、主導電層、第１の絶縁層、第１の導電層、第２の絶縁層、および第２の導電層は、互いに積層されている。基板の上から見て、第１および第２の導電層（ならびに主導電領域）は重なり合っていてもよく、そうすれば、制御導体に使用されるモジュールの面積を減じることができる。

電気的に互いに分離されている積層された導電層は、マルチレベル制御導体配置とみなされてもよい。

さらに、積層された導電層により、制御導体の経路の交差部を実現してもよい。この交差部は、モジュールの他の部分の上に延びる必要があるであろう長いワイヤボンドなしで実現し得るものである。

このような配置により、たとえばＳｉＣハーフブリッジ、パワー半導体モジュールの電力密度を高めてもよい。高電力密度は、たとえば半導体ゲートをモジュール端子と接続するゲートトレース等の制御導体に必要な空間を減じることで実現してもよい。

加えて、制御導体の配置を用いて、モジュールの熱特性を、基板の大きさを変えずに高めてもよい。これに代えて、基板のサイズを、熱性能を保ちつつ小さくしてもよい。制御導体がゲート導体である場合、高速スイッチングデバイスに必要であろう低インダクタンスのゲート接続を実現し得る。

マルチレベル制御導体配置を利用することにより、制御導体が占めるモジュール面積を大幅に減じることができる。結果として、チップの面積を一定に保ちつつ基板全体のサイズを減じることができる。そうすると、電力密度と高めることができ、これは、空間要求が厳しい用途の非常にコンパクトなモジュールレイアウトへの重要な一歩となるであろう。

基板サイズを減じる代わりにチップ配置のためのモジュール面積を大きくしてもよい。そうすると、熱伝達抵抗を小さくすることができ、結果として冷却効率を改善することになる。冷却効率が高くなると、モジュールの定格電流を高めることができる。これに代えて、モジュール面積を大きくすることで、より多くのチップを配置し易くすることができ、これは電流能力を高めることになる。

最終的に、制御導体のマルチレベル配置を利用することで、低インダクタンスで省スペースの代替形態を設計基準として提供することができ、それにより設計の手間を少なくすることができる。

多層配置は、主基板に装着された１つ、２つ、または３つ以上の追加の基板を用いて提供してもよい。

たとえば、第１の絶縁層および第１の導電層は第１の基板によって提供されてもよい。第２の絶縁層および第２の導電層は第２の基板によって提供されてもよい。第１の基板および／または第２の基板は、ＤＢＣ（直接接合銅）基板、ＤＢＡ（直接接合アルミニウム（direct bonded aluminum））基板、ＡＭＢ（活性金属ロウ付け（Active metal bracing））セラミック基板、ＰＣＢ（プリント回路基板（printed circuit board））、ＬＴＣＣ（低温同時焼成セラミック（Low temperature Cofired Ceramics））基板、ラミネートバスバー、フレックスフォイルなどであってもよい。

これに代えて、第１の絶縁層、第１の導電層、第２の絶縁層、および第２の導電層は、多層回路基板のような１つの基板によって提供されてもよい。たとえばＰＣＢとして製造された別個のマルチレベル基板を、ＤＢＣ主基板と組み合わせて使用することで、温度が重要ではない部分（ゲートトレース等）のための安価で定着しているマルチレベルＰＣＢ技術を、熱特性に優れたＤＢＣ主基板と組み合わせることができる。

本発明のある実施形態に従うと、第１の導電層は、第１の細長いストリップを含み、第２の導電層は、第２の細長いストリップを含む。ストリップは、長さが幅の５倍以上である、導電層の一部であってもよい。ストリップは、モジュールを通る制御導体トレースの一部であってもよい。

第１の細長いストリップ、すなわち第１の制御導体の一部と、第２の細長いストリップ、すなわち第２の制御導体の一部とは、互いに平行に延びていてもよい。こうして、制御ループの、磁界に対する有効面積結合を減じることができるので、インダクタンスを下げることができる。

一般的に、多層制御導体配置は、さまざまなトレーストポロジで使用することができる。たとえば、第１および第２の導電層の各々は、ケルビンエミッタのない単一の信号トレースを、すなわち、あるグループのパワー半導体のエミッタを補助エミッタ端子に接続する補助エミッタ導体を、含み得る。また、第１および第２の導電層の各々が、ゲート導体トレースと補助エミッタトレースとを含むことも可能であろう。また、制御導体を、２つのエミッタトレースがゲートトレースの隣に（または上下に）配置されるように、配置することも可能であり、その結果、エミッタトレースおよびゲートトレースの同軸配置を得ることができる。

本発明のある実施形態に従うと、第１の制御導体は、第１のゲート導体であり、第１のグループのパワー半導体チップのゲート電極に電気的に接続される。また、第２の制御導体は、第２のゲート導体であってもよく、第２のグループのパワー半導体チップのゲート電極に電気的に接続されてもよい。たとえば、いずれの場合も、電気的接続を主基板の主導電層のゲート導体領域から遠い場所で行うことができ、これは、それぞれ第１および第２の導電層とワイヤボンドを介して接続されてもよい。

第１のグループのチップがハーフブリッジのハイサイドスイッチを形成し第２のグループのチップがハーフブリッジのローサイドスイッチを形成してもよい（その逆であってもよい）。第１のゲート導体および／または第１の導電層は、第１のグループのチップのゲートに、すなわちハイサイドスイッチまたはローサイドスイッチに、電気的に接続されてもよい。第２のゲート導体および／または第２の導電層は、第２のグループのチップのゲートに、すなわちローサイドスイッチまたはハイサイドスイッチに電気的に接続されてもよい。

本発明のある実施形態に従うと、第１の制御導体は、第１または第２のグループのパワー半導体チップのゲート電極に電気的に接続されたゲート導体であり、第２の制御導体は、第１または第２のグループのパワー半導体チップの第１および第２の電源電極のうちの一方に電気的に接続された補助エミッタ導体である。エミッタ導体は、対応するチップのエミッタ電極に接続されてもよい。双方が同一グループのチップに接続されているゲート導体とエミッタ導体とが互いに積層されるように導かれてもよい。さらに、エミッタ導体は、ゲート導体の上になるように、すなわち主基板を基準としてゲート導体よりも高いレベルになるように、導かれてもよい。

本発明のある実施形態に従うと、第１の制御導体は、第１または第２のグループのパワー半導体チップの第１および第２の電源電極のうちの一方に電気的に接続された補助エミッタ導体であり、第２の制御導体は、第１または第２のグループのパワー半導体チップのゲート電極に電気的に接続されたゲート導体である。エミッタ導体は、ゲート導体の下になるように、すなわち主基板を基準としてゲート導体よりも低いレベルになるように、導かれてもよい。

本発明のある実施形態に従うと、第１の導電層は、第１のゲート導体領域と第１の補助エミッタ導体領域とを提供する。第２の導電層は、第２のゲート導体領域と第２の補助エミッタ導体領域とを提供してもよい。この配置において、ゲート導体領域およびエミッタ導体領域は、隣り合わせに配置されてもよい。ゲート導体領域およびエミッタ導体領域は、主基板を基準として同一レベルに配置されてもよい。

本発明のある実施形態に従うと、第１のゲート導体領域および第２のゲート導体領域は、互いに積層される。ゲート導体は、モジュールの上から見て重なり合っていてもよい。また、第１の補助エミッタ導体領域と第２の補助エミッタ導体領域とが互いに積層されてもよい。補助エミッタ導体は、モジュールの上から見て重なり合っていてもよい。

本発明のある実施形態に従うと、第１の補助エミッタ導体領域は、第１のゲート導体領域の両側に設けられる。また、第２の補助エミッタ導体領域は、第２のゲート導体領域の両側に設けられてもよい。言い換えると、補助エミッタ導体領域と、対応するゲート導体領域とが、主基板に対して同軸で平行になるように配置されてもよい。

本発明のある実施形態に従うと、第１の導電層は、第１のグループの電源電極に電気的に接続された第１の補助エミッタ導体領域と、第２のグループの電源電極に接続された第２の補助エミッタ導体領域とを提供する。この配置において、異なるグループのチップのための補助エミッタ導体領域が、主基板を基準として１つのレベルに配置されてもよい。

本発明のある実施形態に従うと、第２の導電層は、第１のグループのゲート電極に電気的に接続された第１のゲート導体領域と、第２のグループのゲート電極に接続された第２のゲート導体領域とを提供する。この配置において、異なるグループのチップのためのゲート導体領域は、主基板を基準として１つのレベルに配置されてもよい。

本発明のある実施形態に従うと、第１のゲート導体領域と第１の補助エミッタ導体領域とが互いに積層され、および／または第２のゲート導体領域と第２の補助エミッタ導体領域とが互いに積層される。言い換えると、異なるグループのチップのためのゲート導体領域は、主基板を基準として第１のレベルに配置されてもよく、異なるグループのチップのための補助エミッタ導体領域は、主基板を基準として第２のレベルに配置されてもよい。

本発明のある実施形態に従うと、パワー半導体モジュールは、第１の導電層および第２の導電層とともに積層された第３の導電層をさらに含み、第３の導電層は、１つ以上の第３の導電領域を提供する。一般的に、積層された３つ以上の導電層を制御信号を送信するために使用することが可能であろう。

本発明のある実施形態に従うと、第１の導電層は、第１の補助エミッタ導体領域と第２の補助エミッタ導体領域とを提供する。第２の導電層は、第１のゲート導体および第２のゲート導体領域を提供してもよい。第３の導電層は、第１の補助エミッタ導体領域に電気的に接続された第３の補助エミッタ導体領域と、第２の補助エミッタ導体領域に電気的に接続された第４の補助エミッタ導体領域とを提供してもよい。

第１の補助エミッタ導体領域、第１のゲート導体領域、および第３の補助エミッタ導体領域を、互いに積層してもよい。このようにして、第１および第３の補助エミッタ導体領域と、対応する第１のゲート導体領域とを、同軸で、かつ主基板に直交する方向に、配置してもよい。

また、第２の補助エミッタ導体領域、第２のゲート導体領域、および第４の補助エミッタ導体領域を、互いに積層してもよい。このようにして、第２および第４の補助エミッタ導体領域と、対応する第２のゲート導体領域とを、同軸で、かつ主基板に直交する方向に、配置してもよい。

本発明のある実施形態に従うと、中間導電銅が、第１の導電層と第２の導電層との間に配置される。この中間導電層は、第１の導電層と第２の導電層とを相互に電気的に遮蔽してもよい。

中間導電層は、電気的に浮遊していてもよい。このことは、中間導電層がモジュールの他の部分から電気的に切り離されていることを意味し得る。また、中間層は、たとえば補助電源用に、規定された電位であってもよい。また、中間層は、制御トレースに接続されてもよく、および／または制御信号を送るように適合させたものであってもよく、および／またはそのために使用されてもよい。

本発明のある実施形態に従うと、主基板の主導電層は、第１の制御導体の一部を提供する第１の制御導体領域を含む。第１の制御導体領域は、第１のゲート導体領域または第１の補助エミッタ導体領域であってもよい。第１の制御導体領域は、少なくとも１つのワイヤボンドを介して第１の導電層に接続されてもよい。

本発明のある実施形態に従うと、主基板の主導電層は、第２の制御導体の一部を提供する第２の制御導体領域を含む。第２の制御導体領域は、第２のゲート導体領域または第２の補助エミッタ導体領域であってもよい。第２の制御導体は、少なくとも１つのワイヤボンドを介して第２の導電層に接続されてもよい。

ワイヤボンドは、他の導体よりも上に延びている必要はない。ワイヤボンドは、直に隣り合うように配置されている導電層を相互に接続してもよく、そうすると結果として短いワイヤボンドおよび低インダクタンスが得られる。

本発明のある実施形態に従うと、主導電層は、主層ゲート導体領域と、２つの主層補助エミッタ導体領域とを含み、２つの主層補助エミッタ導体領域は、主層ゲート導体領域の２つの側に配置される。主基板のこれらの導体領域は、主基板の上で同軸に配置されてもよい。

本発明のある実施形態に従うと、主層ゲート導体領域と、第１および第２のゲート導体領域のうちの一方とは、電気的に相互接続され、主層補助エミッタ導体領域と、第１および第２の補助エミッタ導体領域のうちの一方とは、電気的に相互接続される。この接続は、ワイヤボンドを介して行ってもよく、このワイヤボンドも、直に隣接する導電領域を直接接続するので、短くすることができる。

本発明のある実施形態に従うと、主層ゲート導体領域および主層補助エミッタ導体領域は、第１および第２のゲート導体領域のうちの一方ならびに第１および第２の補助エミッタ導体領域のうちの一方に面するように、配置される。言い換えると、同軸導体配置の対応する導体を並べて配置してもよく、ワイヤボンド当たりのこのような相互接続は短くなる場合がある。

本発明のある実施形態に従うと、パワー半導体チップは、平行な列に配置され、第１の導電層および第２の導電層は、これらの列の側部に配置され、これらの列に直交して延びている。１つ以上の列が、第１のグループのチップを提供してもよく、および／または１つ以上の列が、第２のグループのチップを提供してもよい。この積層制御導体配置は、これらの列の隣に配置されてもよく、異なる列の制御信号を収集するために使用されてもよい。特に、制御端子がチップの列の反対側に配置されている場合、積層制御導体配置は、制御信号を端子から異なる列に分配するのに使用されてもよい。積層された第１および第２の導電層は、制御信号経路の交差部を提供する。

本発明のある実施形態に従うと、第１のグループのパワー半導体チップは、平行な２つの第１の列に配置され、第２のグループのパワー半導体チップは、第１の列の間に配置された平行な２つの第２の列に配置される。第２のグループはハーフブリッジのローサイドであってもよく、第１のグループはハーフブリッジのハイサイドであってもよい。このようにして、チップは、同軸で配置されてもよく、および／またはモジュールを通る電流経路は、反対の電流の向きを有する２つのループで構成されてもよい。

主導電層の第１の主層ゲート導体領域は、半導体チップの列の外側に配置されて第１の導電層に電気的に接続されてもよい。第１の導電層は、第１のグループのチップのすべてのゲートに電気的に接続されてもよい。また、第１の導電層は、モジュールの第１のゲート端子に電気的に接続されてもよい。

第２の主層ゲート導体領域は、半導体チップの第２の列の間に配置されてもよく、第２の導電層に電気的に接続される。第２の主層ゲート導体領域は、主基板上に装着された基板によって提供されてもよい。第２の主層導電領域は、第２のグループのチップのすべてのゲートに電気的に接続されてもよい。第２の主層導電層も、モジュールの第２のゲート端子に電気的に接続されてもよい。

このようにして、ゲート信号分布は、非常にコンパクトにすることができ、低インダクタンスを有することができる。

本発明のこれらのおよびその他の局面は、後述の実施形態から明らかでありこれらの実施形態を参照しながら説明される。

本発明の主題を、添付の図面に示される具体例としての実施形態を参照しながら以下の本文においてより詳細に説明する。

本発明のある実施形態に係るパワー半導体モジュールの平面図を概略的に示す。 本発明の他の実施形態に係るパワー半導体モジュールの平面図を概略的に示す。 図１のパワー半導体モジュールの一部の側面図を示す。 図１および図２に示されるモジュールで使用し得る制御導体領域の配置を概略的に示す図である。 図１および図２に示されるモジュールで使用し得る制御導体領域の配置を概略的に示す図である。 図１および図２に示されるモジュールで使用し得る制御導体領域の配置を概略的に示す図である。 図１および図２に示されるモジュールで使用し得る制御導体領域の配置を概略的に示す図である。

図面で使用されている参照符号、それらの意味は、参照符号のリストにおいて要約形式で列挙されている。原則的に、図面では同一部分に同一の参照符号が与えられている。

具体例としての実施形態の詳細な説明
図１は、（たとえば銅からなる）２つの導電層１６、１８の間に挟まれた（たとえばセラミックからなる）絶縁層１４で構成された主基板１２を有するパワー半導体モジュール１０を示す。下側の導電層１６は、冷却体をモジュール１０に装着するために使用されてもよい。

主導電層１８とみなすことができる上側の導電層１８には、いくつかの端子２０およびパワー半導体チップ２２が接合されている。導電層１８は、基板に対して互いに分離されている（がモジュール１０の他の部材を介して電気的に相互に接続されてもよい）いくつかの導電領域２４で構成されている。さらに、導電層１８には、いくつかの他の基板２６、２８と、温度センサ３０と、抵抗器３２とが接合されている。

温度センサ３０は、導電層１８の第１の温度センサ領域２４ｈに接合されワイヤボンド４４を介して第２の温度センサ領域２４ｈと電気的に接続されてもよい。双方の温度センサ領域２４ｈに、それぞれの端子２０ｈが接合されている。

パワー半導体チップ２２は、４つの列３４ａ、３４ｂに配置され、外側の２つの列３４ａは、第１のグループ３６ａに並列に接続され、ハーフブリッジのハイサイドスイッチを形成し、内側の２つの列３４ｂは、第２のグループ３６ｂに並列に接続され、ハーフブリッジのローサイドスイッチを形成する。

各パワー半導体チップ２２は、主導電層１８に接合される側に第１の電源電極３８（コレクタ電極）を有し、その反対側に第２の電源電極４０（エミッタ電極）を有し、同じ側にゲート電極４２も配置される。図１を明確にするために、１つのチップ２２のみに電極の参照番号３８、４０、４２が与えられている。

外側の列３４ａの（すなわちハイサイドスイッチを形成する第１のグループ３６ａの）チップ２２は、主導電層１８の２つのＤＣ＋領域２４ａに接合され、これにはＤＣ＋端子２０ａも接合され、この端子がＤＣ領域＋２４ａを電気的に互いに接続する。

外側の列３４ａのチップ２２は、それらの第２の電源電極４０ｍにより、ワイヤボンド４４（図１ではそのうちのいくつかのみが示される）を介して主導電層１８のＡＣ領域２４ｃに電気的に接続されている。ＡＣ領域２４ｃはＵ字型であり、ＤＣ＋領域２４ａ内に配置されている。ＤＣ＋端子２０ａと反対側のＡＣ領域２４ｃには、ＡＣ端子２０ｃが接合されている。

内側の列３４ｂの（すなわちローサイドスイッチを形成する第２のグループ３６ｂの）チップ２２は、それらの第１の電源電極３８により、ＡＣ領域２４ｃに、具体的にはＵ字のアームに接合されている。これらのチップ２２は、それらの第２の電源電極４０により、ＡＣ領域２４ｃのＵ字のアーム内に配置されているＤＣ－領域２４ｂに、ワイヤボンド４４を介して電気的に接続されている。モジュール１０の、ＤＣ＋端子２０が配置された側では、ＤＣ－端子２０ｂもＤＣ－領域２４ｂに接合されている。

端子２０ａ、２０ｂ、２０ｃおよび領域２４ａ、２４ｂ、２４ｃの配置により、モジュール１０を通る電流経路が、反対方向を向いている２つの電流ループに形成され、これは、モジュール１０の全体のインダクタンスを実質的に低下させる。

モジュール１０の、ＡＣ端子２０ｃが配置された側に、さらに他の制御端子２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｉが設けられている。

ＤＣ＋領域２４ａのうちの１つは、モジュール１０の、端子２０ｃ、２０ｄ、２０ｅ、２０ｇ、２０ｆ、２０ｈが配置された側まで延びている。この側で、補助コレクタ端子２０ｉがＤＣ＋領域２４ａに接合されている。

ハイサイドゲート端子２０ｄは、ハイサイドゲート領域２４ｄに接合され、ハイサイド補助エミッタ端子２０ｅは、ハイサイドゲート領域２４ｄの２つの側に配置された２つのハイサイド補助エミッタ領域２４ｅに接合されて低インダクタンスの同軸配置を形成する。

同様に、ＡＣ端子２０ｃの反対側において、ローサイドゲート端子２０ｆは、ローサイドゲート領域２４ｆに接合され、ローサイド補助エミッタ端子２０ｇは、ローサイドゲート領域２４ｆの２つの側に配置された２つのローサイド補助エミッタ領域２４ｇに接合されて低インダクタンスのさらに他の同軸配置を形成する。

これらの２つの同軸端子・導体配置は、さらに他の基板２６、２８によって一部が提供されるさらに他の同軸配置のチップ２２のエミッタ電極４０およびゲート電極４２に、電気的に接続される。

層１８のさらに他のハイサイドゲート領域２４ｄ’が、チップ２２の列３４ａの外側に設けられる。このゲート領域２４ｄには、列３４ａの（すなわち第１のグループ３６ａの）チップ２２のゲート電極４２が、ワイヤボンド４４および抵抗器３２を介して電気的に接続されている。これらのチップのエミッタ電極４０は、ボンドワイヤを介して、さらに他のハイサイドゲート領域２４ｄ’の片側または両側に配置されたハイサイド補助エミッタ領域２４ｅまたはさらに他のハイサイド補助エミッタ領域２４ｅ’に接続されている。

さらに他のハイサイドゲート領域２４ｄ’およびさらに他のハイサイド補助エミッタ領域２４ｅ’は、列３４ａ、３４ｂの隣のＡＣ領域２４ｃの上方でモジュール１０に装着された制御基板２８の第１の導電層４６の領域と、ワイヤボンド４４を介して電気的に接続されている。

チップ２２の列３４ｂのゲート電極４２は、ローサイドゲート基板２６の導電層５０のゲート領域５２ａに接続されている。チップ２２の列３４ｂのエミッタ電極４０は、導電層５０の２つの補助エミッタ領域５２ｂに接続されている。補助エミッタ領域５２ｂは、ゲート領域５２ａの２つの側に配置されて低インダクタンスの同軸配置を形成する。

ローサイドゲート基板２６は、ＤＣ－領域２４ｂに装着され、列３４ｂと平行におよび／またはこれらの列３４ｂの間に延びている。また、長手方向のおよび／または細長い領域５２ａ、５２ｂがこの方向に延びている。

ローサイドゲート基板２６の導電層５０は、ローサイドゲート基板２６の絶縁層の上に設けられ、この絶縁層は、ＤＣ－領域２４ｂに装着されている。

ゲート領域５２ａおよび補助エミッタ領域５２ｂは、ワイヤボンド４４を介して、制御基板２８の第２の導電層４８の領域と電気的に接続され、第２の導電層４８は、制御基板２８の第１の導電層の上方に配置される。また、ローサイドゲート領域２４ｆおよびローサイド補助エミッタ領域２４ｇは、ワイヤボンド４４を介して第２の導電層４８と電気的に接続されている。

制御基板２８は、主基板１２および／または主導電層１８に装着された第１の絶縁層５４を有する。具体的には、第１の絶縁層は、ＡＣ領域２４ｃに装着される。第１の導電層４６は、第１の絶縁層５４に装着されおよび／または第１の絶縁層５４の上に設けられている。制御基板２８の第２の絶縁層５６が、第１の導電層４６に装着されている。第２の導電層４８は、第２の絶縁層５６に装着されおよび／または第２の絶縁層５６の上に設けられている。

概して、主導電層１８と層５４、４６、５６、４８とは、この順で互いに積層されている。

たとえば、制御基板２８は、すべての層５４、４６、５６、４８を提供する多層ＰＣＢであってもよい。また、制御基板２８は、第１の基板と第２の基板とで構成されてもよく、第１の基板は、第１の絶縁層５４および第１の導電層４６を提供し、第２の基板は、第２の絶縁層５６および第２の導電層４８を提供する。

第１の導電層４６は、第１のゲート領域５８ａと、第１のゲート領域５８ａの２つの側で延びて同軸配置を形成する２つの第１の補助エミッタ領域５８ｂとに分離されている。同様に、第２の導電層４８は、第２のゲート領域６０ａと、第２のゲート領域６０ａの２つの側で延びて同軸配置を形成する２つの第２の補助エミッタ領域６０ｂとに分離されている。

なお、先の説明および以下の説明において、「第１」という用語は、モジュール１０によって形成されたハーフブリッジのハイサイド部分に関連する場合があり、「第２」という用語は、このハーフブリッジのローサイド部分に関連する場合がある。たとえば、第１のゲート領域５８ａはハイサイドゲート領域であってもよく、第２のゲート領域６０ａはローサイドゲート領域であってもよい。

領域５８ａ、５８ｂ、６０ａ、６０ｂは、実質的に互いに平行に延びる細長いストリップまたはトラックである。これらのストリップまたはトラックの方向は、チップの列３４ａ、３４ｂの方向に直交していてもよい。

第１のゲート領域５８ａは、導電領域２４ｄおよび２４ｄ’と（たとえばワイヤボンド４４を介して）電気的に接続されている。これらの領域のすべてが第１のゲート導体６２ａを形成する。

第１の補助エミッタ領域５８ｂは、導電領域２４ｅおよび２４ｅ’と（たとえばワイヤボンド４４を介して）電気的に接続されている。これらの領域のすべてが第１の補助エミッタ導体６４ａを形成する。

第１のゲート導体６２ａおよび第１の補助エミッタ導体６４ａの双方を、モジュール１０の第１の制御導体とみなしてもよい。

第２のゲート領域６０ａは、導電領域２４ｆおよび５２ａと（たとえばワイヤボンド４４を介して）電気的に接続されている。これらの領域のすべてが第２のゲート導体６２ｂを形成する。

第２の補助エミッタ領域６０ｂは、導電領域２４ｇおよび５２ｂと（たとえばワイヤボンド４４を介して）電気的に接続されている。これらの領域のすべてが第２の補助エミッタ導体６４ｂを形成する。

第２のゲート導体６２ｂおよび第２の補助エミッタ導体６４ｂの双方を、モジュール１０の第２の制御導体とみなしてもよい。

図２は、第１の制御導体６２ａ、６４ａおよび第２の制御導体６２ｂ、６４ｂの積層配置をより模式的に示す。

図２には、チップのグループ３６ａ、３６ｂおよび列３４ａ、３４ｂが示されている。第１のグループ３６ａのチップ２２のエミッタ（第２の電源）電極４０および／またはゲート電極４２は、第１の制御導体６２ａ、６４ａを介して、それぞれの端子２０ｄ、２０ｅに接続されてもよい。列３４ａ、３４ｂにおけるチップ２２の配置により、第１の制御導体６２ａ、６４ａは、端子２０ｄ、２０ｅから、外側の２つの列３４ａに沿って延びる２つのアームに分岐する。

一方、第２のグループ３６ｂのチップ２２のエミッタ（第２の電源）電極４０および／またはゲート電極４２は、第２の制御導体６２ｂ、６４ｂを介して、それぞれの端子２０ｆ、２０ｇに接続されてもよい。列３４ａ、３４ｂにおけるチップ２２の配置により、第２の制御導体６２ａ、６４ａは、端子２０ｆ、２０ｇから、第１の制御導体６２ａ、６４ａと交差して、内側の２つの列３４ｂに沿って延びている。

交差部は、互いに積層された第１の導電層４６および第２の導電層４８で実現される。さらに、導電層４６、４８は、互いに沿って延び、および／または互いに重なり合っており、これによってゲートループインダクタンスを低減することができる。

導電層４６、４８が積層されているので、制御導体６２ａ、６４ａ、６２ｂ、６４ｂの部分を相互接続するために必要なワイヤボンド４４は、長い距離にわたって延びる必要はなく隣接する導電領域を相互接続すればよいので、かなり短くてもよい。

図３は、制御基板２８を有する図１のモジュール１０の一部の側面図を示す。中間導電層６６を第１の導電層４６と第２の導電層４８との間に配置し得ることが示されている。

Ｃｕからなるものであってもよい中間層６６は、セラミックからなるものであってもよい２つの絶縁層５６、５６’に挟まれていてもよく、電気的に浮遊していてもよい。これにより、第１の導電層４６と第２の導電層４８とを互いに電気的に遮蔽してもよい。

図４Ａ～図４Ｄは、ゲート導体領域５８ａ、６０ａおよび補助エミッタ導体領域５８ｂ、６０ｂ、５８ｃ、６０ｃの可能な配置を示し、これは代替的に図１～図３に示す実施形態で使用されてもよい。加えて、第１のグループ３６ａおよび／またはハイサイドスイッチと電気的に接続される対応する領域を、第２のグループ３６ｂおよび／またはローサイドスイッチと電気的に接続される領域と入れ替えてもよいことにも注意する必要がある。

図４Ａは、ゲート導体領域５８ａ、６０ａが、対応する補助エミッタ導体領域５８ｂ、６０ｂと同じ層４６、４８に設けられている実施形態を示す。さらに、１つの層４６、４８当たり１つの補助エミッタ導体領域５８ｂ、６０ｂのみが設けられている。第１のゲート導体領域５８ａと第２のゲート導体領域６０ａとが互いに積層されてもよく、および／または第１の補助エミッタ導体領域５８ｂと第２の補助エミッタ導体領域６０ｂとが互いに積層されてもよい。

図４Ｂは、図１および図３の実施形態を示し、ゲート導体領域５８ａ、６０ａが、ゲート導体領域５８ａ、６０ａの両側に配置された対応する２つの補助エミッタ導体領域５８ｂ、６０ｂと同じ層４６、４８に設けられている。第１の補助エミッタ導体領域５８ｂは、第１のゲート導体領域５８ａの両側に設けられてもよく、および／または第２の補助エミッタ導体領域６０ｂは、第２のゲート導体領域６０ａの両側に設けられてもよい。

図４Ｃは、ある実施形態を示し、ゲート導体領域５８ａ、６０ａが、対応する補助エミッタ導体領域５８ｂ、６０ｂと異なる層４６、４８に設けられている。

たとえば、第１の導電層４６は、第１のグループ３６ａのゲート電極４２に電気的に接続された第１のゲート導体領域５８ａと、第２のグループ３６ｂのゲート電極４２に接続された第２のゲート導体領域６０ａとを提供し得る。第２の導電層４８は、第１のグループ３６ａの電源電極３８、４０に電気的に接続された第１の補助エミッタ導体領域５８ｂと、第２のグループ３６ｂの電源電極３８、４０に接続された第２の補助エミッタ導体領域６０ｂとを提供し得る。しかしながら、ここでも第１の導電層４６と第２の導電層４８とを入れ替えてもよい。

第１のゲート導体領域５８ａと第１の補助エミッタ導体領域６０ａとが互いに積層されてもよく、および／または第２のゲート導体領域６０ａと第２の補助エミッタ導体領域６０ｂとが互いに積層されてもよい。

図４Ｄは、第３の導電層６８が第１の導電層４６および第２の導電層４８とともに積層された実施形態を示す。第３の導電層６８と第２の導電層４８との間にさらに他の絶縁層が設けられてもよい。

第１の導電層４６および第２の導電層４８と同様に、第３の導電層は、制御導体６２ａ、６４ａ、６２ｂ、６４ｂの一部として使用し得る１つ以上の導電領域５８ｃ、６０ｃを提供してもよい。

図４Ｄにおいて、導電領域は、層４６、４８、６８の延在方向に直交する方向に同軸配置を形成するように配置されている。

第１の導電層４６は、第１の補助エミッタ導体領域５８ｂおよび第２の補助エミッタ導体領域６０ｂを提供する。第２の導電層４８は、第１のゲート導体領域５８ａおよび第２のゲート導体領域６０ａを提供する。第３の導電層は、第１の補助エミッタ導体領域５８ａに電気的に接続された第３の補助エミッタ導体領域５８ｃと、第２の補助エミッタ導体領域６０ａに電気的に接続された第４の補助エミッタ導体領域６０ｃとを提供する。

第１の補助エミッタ導体領域５８ｂと第１のゲート導体領域５８ａと第３の補助エミッタ導体領域５８ｃとが互いに積層されてもよく、および／または第２の補助エミッタ導体領域６０ｂと第２のゲート導体領域６０ａと第４の補助エミッタ導体領域６０ｃとが互いに積層されてもよい。

本発明は図面および上記説明において詳細に示され記述されているが、このような図示および記述は、説明または具体例の役割を果たすものであって制限するものではないとみなされねばならず、本発明は開示された実施形態に限定されない。開示された実施形態の他の変形は、クレームされている発明を実施する当業者が、図面、本開示、および添付の請求項の検討を通して理解し実現することができる。請求項において、「備える／含む（comprising）」という用語は他の要素またはステップを除外するものではなく、不定冠詞「ａ」または「ａｎ」は複数を除外しない。単一のプロセッサもしくはコントローラまたはその他のユニットが、請求項に記載されているいくつかのアイテムの機能を果たしてもよい。特定の手段が互いに異なる従属請求項に記載されていても、このことが、これらの手段の組み合わせを有利に使用できないことを示す訳ではない。請求項におけるいかなる参照符号も範囲を限定するものと解釈されてはならない。

参照符号のリスト
１０ パワー半導体モジュール
１２ 基板
１４ 絶縁層
１６ 低導電性層
１８ 主導電層
２０ａ ＤＣ＋端子
２０ｂ ＤＣ－端子
２０ｃ ＡＣ端子
２０ｄ ハイサイドゲート端子
２０ｅ ハイサイド補助エミッタ端子
２０ｆ ローサイドゲート端子
２０ｇ ローサイド補助エミッタ端子
２０ｈ 温度センサ端子
２０ｉ 補助コレクタ端子
２２ パワー半導体チップ
２４ａ ＤＣ＋領域
２４ｂ ＤＣ－領域
２４ｃ ＡＣ領域
２４ｄ ハイサイドゲート領域
２４ｄ’ さらに他のハイサイドゲート領域
２４ｅ ハイサイド補助エミッタ領域
２４ｅ’ さらに他のハイサイド補助エミッタ領域
２４ｆ ローサイドゲート領域
２４ｇ ローサイド補助エミッタ領域
２４ｈ 温度センサ領域
２６ ローサイドゲート基板
２８ 制御基板
３０ 温度センサ
３２ 抵抗器
３４ａ 外側の列
３４ｂ 内側の列
３６ａ 第１のグループ
３６ｂ 第２のグループ
３８ 第１の電源電極
４０ 第２の電源電極
４２ ゲート電極
４４ ワイヤボンド
４６ 第１の導電層
４８ 第２の導電層
５０ 導電層
５２ａ ゲート領域
５２ｂ 補助エミッタ領域
５４ 第１の絶縁層
５６ 第２の絶縁層
５６’ さらに他の絶縁層
５８ａ 第１のゲート領域
５８ｂ 第１の補助エミッタ領域
６０ａ 第２のゲート領域
６０ｂ 第２の補助エミッタ領域
６２ａ 第１のゲート導体
６２ｂ 第２のゲート導体
６４ａ 第１の補助エミッタ導体
６４ｂ 第２の補助エミッタ導体
６６ 中間導電層
６８ 第３の導電層

Claims (14)

1. パワー半導体モジュール（１０）であって、
   導電領域（２４）に分離された主導電層（１８）を有する主基板（１２）と、
   パワー半導体チップ（２２）とを備え、各パワー半導体チップ（２２）は、第１の電源電極（３８）と、第２の電源電極（４０）と、ゲート電極（４２）とを有し、各パワー半導体チップ（２２）は、前記第１の電源電極（３８）により、前記主導電層（１８）に接合され、第１のグループ（３６ａ）の前記パワー半導体チップ（２２）は、前記第２の電源電極（４０）を介して並列に接続され、第２のグループ（３６ｂ）の前記パワー半導体チップ（２２）は、前記第２の電源電極（４０）を介して並列に接続され、前記パワー半導体モジュールはさらに、
   第１の絶縁層（５４）および前記第１の絶縁層（５４）の上の第１の導電層（４６）を備え、
   前記第１の導電層（４６）は、前記第１のグループ（３６ａ）の前記ゲート電極（４２）に電気的に接続された第１のゲート導体領域（５８ａ）と、前記第１のグループ（３６ａ）の電源電極（３８，４０）に電気的に接続された第１の補助エミッタ導体領域（５８ｂ）とを提供し、前記パワー半導体モジュールはさらに、
   第２の絶縁層（５６）および前記第２の絶縁層（５６）の上の第２の導電層（４８）を備え、
   前記第２の導電層（４８）は、前記第２のグループ（３６ｂ）の前記ゲート電極（４２）に電気的に接続された第２のゲート導体領域（６０ａ）と、前記第２のグループ（３６ｂ）の電源電極（３８，４０）に電気的に接続された第２の補助エミッタ導体領域（６０ｂ）とを提供し、
   前記主導電層（１８）、前記第１の絶縁層（５４）、前記第１の導電層（４６）、前記第２の絶縁層（５６）、および前記第２の導電層（４８）は、互いに積層されている、パワー半導体モジュール（１０）。
2. 前記第１のゲート導体領域（５８ａ）と前記第２のゲート導体領域（６０ａ）とは互いに積層され、
   前記第１の補助エミッタ導体領域（５８ｂ）と前記第２の補助エミッタ導体領域（６０ｂ）とは互いに積層されている、請求項１に記載のパワー半導体モジュール（１０）。
3. 前記第１の補助エミッタ導体領域（５８ｂ）は、前記第１のゲート導体領域（５８ａ）の両側に設けられ、
   前記第２の補助エミッタ導体領域（６０ｂ）は、前記第２のゲート導体領域（６０ａ）の両側に設けられている、請求項１または２に記載のパワー半導体モジュール（１０）。
4. パワー半導体モジュール（１０）であって、
   導電領域（２４）に分離された主導電層（１８）を有する主基板（１２）と、
   パワー半導体チップ（２２）とを備え、各パワー半導体チップ（２２）は、第１の電源電極（３８）と、第２の電源電極（４０）と、ゲート電極（４２）とを有し、各パワー半導体チップ（２２）は、前記第１の電源電極（３８）により、前記主導電層（１８）に接合され、第１のグループ（３６ａ）の前記パワー半導体チップ（２２）は、前記第２の電源電極（４０）を介して並列に接続され、第２のグループ（３６ｂ）の前記パワー半導体チップ（２２）は、前記第２の電源電極（４０）を介して並列に接続され、前記パワー半導体モジュールはさらに、
   第１の絶縁層（５４）および前記第１の絶縁層（５４）上の第１の導電層（４６）を備え、
   前記第１の導電層（４６）は、前記第１のグループ（３６ａ）の電源電極（３８，４０）に電気的に接続された第１の補助エミッタ導体領域（５８ｂ）と、前記第２のグループ（３６ｂ）の電源電極（３８，４０）に電気的に接続された第２の補助エミッタ導体領域（６０ｂ）とを提供し、前記パワー半導体モジュールはさらに、
   第２の絶縁層（５６）および前記第２の絶縁層（５６）の上の第２の導電層（４８）を備え、
   前記第２の導電層（４８）は、前記第１のグループ（３６ａ）の前記ゲート電極（４２）に電気的に接続された第１のゲート導体領域（５８ａ）と、前記第２のグループ（３６ｂ）の前記ゲート電極（４２）に電気的に接続された第２のゲート導体領域（６０ａ）とを提供し、
   前記主導電層（１８）、前記第１の絶縁層（５４）、前記第１の導電層（４６）、前記第２の絶縁層（５６）、および前記第２の導電層（４８）は、互いに積層されている、パワー半導体モジュール（１０）。
5. 前記第１のゲート導体領域（５８ａ）と前記第１の補助エミッタ導体領域（５８ｂ）とは互いに積層され、
   前記第２のゲート導体領域（６０ａ）と前記第２の補助エミッタ導体領域（６０ｂ）とは互いに積層されている、請求項４に記載のパワー半導体モジュール（１０）。
6. 第３の導電層（６８）が、前記第１の補助エミッタ導体領域（５８ａ）に電気的に接続された第３の補助エミッタ導体領域（５８ｃ）と、前記第２の補助エミッタ導体領域（６０ａ）に電気的に接続された第４の補助エミッタ導体領域（６０ｃ）とを提供する、請求項４または５に記載のパワー半導体モジュール（１０）。
7. 前記第１の補助エミッタ導体領域（５８ｂ）、前記第１のゲート導体領域（５８ａ）、および前記第３の補助エミッタ導体領域（５８ｃ）は、互いに積層され、
   前記第２の補助エミッタ導体領域（６０ｂ）、前記第２のゲート導体領域（６０ａ）、および前記第４の補助エミッタ導体領域（６０ｃ）は、互いに積層されている、請求項６に記載のパワー半導体モジュール（１０）。
8. 前記第１の導電層（４６）は第１の細長いストリップ（５８ａ，５８ｂ）を含み、前記第２の導電層（４８）は第２の細長いストリップ（６０ａ，６０ｂ）を含み、
   前記第１の細長いストリップ（５８ａ，５８ｂ）および前記第２の細長いストリップ（６０ａ，６０ｂ）は、互いに平行に延びている、請求項１～７のいずれか１項に記載のパワー半導体モジュール（１０）。
9. 前記第１の導電層（４６）および前記第２の導電層（４８）とともに積層された第３の導電層（６８）をさらに備え、前記第３の導電層（６８）は１つ以上の第３の導電領域を提供する、請求項１～８のいずれか１項に記載のパワー半導体モジュール（１０）。
10. 中間導電層（６６）が前記第１の導電層（４６）と前記第２の導電層（４８）との間に配置され、
    前記中間導電層（６６）は電気的に浮遊している、請求項１～９のいずれか１項に記載のパワー半導体モジュール（１０）。
11. 前記主基板（１２）の前記主導電層（１８）は、第１の制御導体（６２ａ，６４ａ）の一部を提供する第１の制御導体領域（２４ｄ，２４ｄ’，２４ｅ，２４ｅ’）を含み、
    前記第１の制御導体領域（２４ｄ，２４ｄ’，２４ｅ，２４ｅ’）は、少なくとも１つのワイヤボンド（４４）を介して前記第１の導電層（４６）に接続され、
    前記主基板（１２）の前記主導電層（１８）は、第２の制御導体（６２ｂ，６４ｂ）の一部を提供する第２の制御導体領域（２４ｆ，２４ｇ）を含み、
    前記第２の制御導体領域（２４ｆ，２４ｇ）は、少なくとも１つのワイヤボンド（４４）を介して前記第２の導電層（４８）に接続されている、請求項１～１０のいずれか１項に記載のパワー半導体モジュール（１０）。
12. 前記主導電層（１８）は、主層ゲート導体領域（２４ｄ，２４ｄ’）と、前記主層ゲート導体領域（２４ｄ，２４ｄ’）の２つの側に配置された２つの主層補助エミッタ導体領域（２４ｅ，２４ｅ’）とを含み、
    前記主層ゲート導体領域（２４ｄ，２４ｄ’）と、前記第１および第２のゲート導体領域（５８ａ，６０ａ）のうちの一方とが、電気的に相互接続され、
    前記主層補助エミッタ導体領域（２４ｅ，２４ｅ’）と、前記第１および第２の補助エミッタ導体領域（５８ａ，５８ｂ）のうちの一方とが、電気的に相互接続され、
    前記主層ゲート導体領域（２４ｄ，２４ｄ’）および前記主層補助エミッタ導体領域（２４ｅ，２４ｅ’）は、前記第１および第２のゲート導体領域（５８ａ，６０ａ）のうちの一方ならびに前記第１および第２の補助エミッタ導体領域（５８ａ，５８ｂ）のうちの一方に面するように、配置されている、請求項１～３のいずれか１項に記載のパワー半導体モジュール（１０）。
13. 前記パワー半導体チップ（２２）は、平行な列（３４ａ，３４ｂ）に配置され、前記第１の導電層（４６）および前記第２の導電層（４８）は、前記列（３４ａ，３４ｂ）の側部に配置され、前記列（３４ａ，３４ｂ）に直交して延びている、請求項１～１２のいずれか１項に記載のパワー半導体モジュール（１０）。
14. 前記第１のグループ（３６ａ）のパワー半導体チップ（２２）は、２つの平行な第１の列（３４ａ）に配置され、前記第２のグループ（３６ｂ）のパワー半導体チップ（２２）は、前記第１の列（３４ａ）の間に配置された２つの平行な第２の列（３４ｂ）に配置され、
    前記主導電層（１８）の第１の主層ゲート導体領域（２４ｄ’）が、パワー半導体チップ（２２）の前記列（３４ａ，３４ｂ）の外側に配置され、前記第１の導電層（４６）に電気的に接続され、
    第２の主層ゲート導体領域（５２ａ）が、パワー半導体チップ（２２）の前記第２の列（３４ｂ）の間に配置され、前記第２の導電層（４８）に電気的に接続されている、請求項１～３および１２のいずれか１項に記載のパワー半導体モジュール（１０）。

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