JP2020202250A - 半導体装置 - Google Patents

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    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
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    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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Abstract

【課題】放熱効果を確保しながら、ダイオードのオン電圧の上昇が抑えられる半導体装置を提供する。【解決手段】ＲＣ−ＩＧＢＴチップ１では、アノード電極膜２１とエミッタ電極膜１７とが、距離を隔てられて配置されている。アノード電極膜２１とエミッタ電極膜１７とは、外部インピーダンス２７および外部インピーダンス２９を有する配線導体４１によって電気的に接続されている。外部インピーダンス２７および外部インピーダンス２９は、配線導体４１の抵抗と配線導体４１のインダクタンスとを含む。【選択図】図６

Description

本発明は、電力用の半導体装置に関する。
電力用の半導体装置の一形態として、パッケージの小型化等を図るために、絶縁ゲート型バイポーラトランジスタとダイオードとを一つの半導体基板に形成した半導体装置がある。この半導体装置は、ＲＣ−ＩＧＢＴ（逆導通型ＩＧＢＴ：Reverse Conducting Insulated Gate Bipolar Transistor）と呼ばれている。このような半導体装置を開示した特許文献として、たとえば、特許文献１、２、３、４がある。
ＲＣ−ＩＧＢＴでは、ＩＧＢＴのエミッタ側に、ダイオードのアノードが配置されている。ＩＧＢＴのコレクタ側に、ダイオードのカソードが配置されている。ＲＣ−ＩＧＢＴは、主に、電圧インバータとして、２レベルインバータ回路（ハーフブリッジ回路）をはじめ、そのハーフブリッジ回路を組み合わせたマルチレベルインバータブリッジ回路等に広く適用されている。
電圧インバータを構成する回路では、出力電流の向きが、負荷によって決定される関係上、回路を流れる出力電流の向きによらず、回路は、所望の出力電位となるように制御される。この制御を実現するもっとも簡単な方法は、ＩＧＢＴをオンさせるべきときには、電流の流れる向きにかかわらず、ＩＧＢＴをオンさせる方法である。
電流の波形は、回路に接続されている負荷のインダクタンス等の影響を受けて、電圧の波形に対して遅れる性質を有する。このため、電圧の極性が負（正）から正（負）に切り替わった直後では、電流が、電圧の極性とは逆向きに流れる期間が存在する。この電流は、ＩＧＢＴに対して逆向きに並列接続されたダイオードを流れることになる。そうすると、ダイオードに電流が流れる期間であっても、ＩＧＢＴはオンされて、ＩＧＢＴにはチャネルが形成されることになる。
国際公開ＷＯ２０１８／２２５５７１号 特開２０１２−５００６５号公報 特開２０１１−２１０８００号公報 特開２０１６−７２３５９号公報
ＲＣ−ＩＧＢＴにおけるダイオードでは、オフ状態において、空乏層を拡げて耐圧を確保するために、不純物濃度が極めて低い真性半導体層（Intrinsic Layer）を含むＰＩＮ構造が採用されている。真性半導体層は、ｐ層（アノード）とｎ層（カソード）との間に、挟み込まれている。
一方、ダイオードをオンさせるには、ｐ層とｎ層との間に順方向に電圧を印加することで、真性半導体層には、ｐ層からホールが注入されるとともに、ｎ層から電子が注入されて、真性半導体層に電子とホールとが蓄積される。これにより、真性半導体層は、金属状態となって、オン抵抗が下げられる。
真性半導体層は、もともと電子もホールもほとんどない状態であり、その状態が熱的に平衡な状態とされる。このため、電子とホールとが蓄積されて金属状態となった真性半導体層は、熱的に不平衡な状態にある。ダイオードに電流が流れている期間において、ＩＧＢＴにチャネルが形成されると、真性半導体層では、電子とホールとが、熱的に不平衡な状態を解消する動きをする。
すなわち、ＩＧＢＴのエミッタから電子がチャネルを通って真性半導体層に流れ込む一方、流れ込んだ電子のマイナス電荷を中和するために、真性半導体層に蓄積されたホールがチャネルへ流れ込む現象等が生じる。このため、ＩＧＢＴが形成されているＩＧＢＴ領域とダイオードが形成されているダイオード領域との境界付近では、ダイオードのオン抵抗が上がり、ダイオードのオン電圧が上昇することになる。なお、ダイオードのオン電圧は、順電圧降下と呼ばれている。
ダイオードのこのようなオン抵抗の上昇を抑える観点から、ＩＧＢＴ領域とダイオード領域との境界としては、境界の長さができるだけ短い方が好ましい。境界の長さを短くするには、ＩＧＢＴ領域とダイオード領域とを細かく分けて配置させないことが望ましい。半導体装置では、ＩＧＢＴ領域とダイオード領域とは、ストライプ状に配置されることが多い。境界の長さを短くするには、たとえば、そのストライプの幅を広く設定する必要がある。
ところで、ＲＣ−ＩＧＢＴでは、ＩＧＢＴに電流が流れている状態では、ダイオードには電流は流れない。ダイオードに電流が流れている状態では、ＩＧＢＴには電流が流れない。このため、ＩＧＢＴに電流が流れてＩＧＢＴが熱を発生させるときには、電流が流れていないダイオード領域が、その熱の放熱経路になる。ダイオードに電流が流れてダイオードが熱を発生させるときには、電流が流れていないＩＧＢＴ領域が、その熱の放熱経路になる。このため、放熱効果を高める観点から、ＩＧＢＴ領域とダイオード領域との境界は長い方が好ましい。境界の長さを長くするには、たとえば、ストライプの幅を狭く設定する必要がある。
そうすると、ＲＣ−ＩＧＢＴでは、たとえば、ストライプの幅が広く、境界の長さが短くなる場合では、ダイオードのオン電圧の上昇が抑えられるという点で有利ではある一方、放熱効果が抑えられる点で不利になる。反対に、ストライプの幅が狭く、境界の長さが長くなる場合には、放熱効果が高められる点で有利ではある一方、ダイオードのオン電圧が上昇しやすくなる点で不利になる。
本発明は、このような半導体装置（ＲＣ−ＩＧＢＴ）の傾向に鑑みてなされたものであり、その目的は、放熱効果を確保しながら、ダイオードのオン電圧の上昇が抑えられる半導体装置を提供することである。
本発明に係る一の半導体装置は、第１半導体チップを含む半導体チップ部を有する。第１半導体チップは、対向する第１主面および第２主面を有する。第１主面に規定された第１素子領域に第１スイッチング素子が形成されている。第１主面に規定された第２素子領域に第１ダイオード素子が形成されている。第１スイッチング素子は、第１エミッタ層と第１コレクタ層と第１ゲート電極と第１電極膜とを含む。第１エミッタ層は、第１主面側に形成されている。第１コレクタ層は、第２主面側に形成されている。第１ゲート電極は、第１主面側に形成されている。第１電極膜は、第１エミッタ層に接触するように形成されている。第１ダイオード素子は、第１アノード層と第１カソード層と第２電極膜とを含む。第１アノード層は、第１主面側に形成されている。第１カソード層は、第２主面側に形成されている。第２電極膜は、第１アノード層に接触するように形成されている。第１スイッチング素子における第１電極膜と、第１ダイオード素子における第２電極膜とは、距離を隔てられている。第１電極膜と第２電極膜とを電気的に接続する部分を含む、インピーダンスを有する配線導体を備えている。
本発明に係る他の半導体装置は、第１半導体チップと第２半導体チップとを含む半導体チップ部を有する。第１半導体チップは、対向する第１主面および第２主面を有する。第１主面に規定された第１素子領域に第１スイッチング素子が形成されている。第１主面に規定された第２素子領域に第１ダイオード素子が形成されている。第２半導体チップは、対向する第３主面および第４主面を有する。第３主面に規定された第３素子領域に第２スイッチング素子が形成されている。第３主面に規定された第４素子領域に第２ダイオード素子が形成されている。第１スイッチング素子は、第１エミッタ層と第１コレクタ層と第１ゲート電極と第１電極膜とを含む。第１エミッタ層は、第１主面側に形成されている。第１コレクタ層は、第２主面側に形成されている。第１ゲート電極は、第１主面側に形成されている。第１電極膜は、第１エミッタ層に接触するように形成されている。第１ダイオード素子は、第１アノード層と第１カソード層と第２電極膜とを含む。第１アノード層は、第１主面側に形成されている。第１カソード層は、第２主面側に形成されている。第２電極膜は、第１アノード層に接触するように形成されている。第２スイッチング素子は、第２エミッタ層と第２コレクタ層と第２ゲート電極と第３電極膜とを含む。第２エミッタ層は、第３主面側に形成されている。第２コレクタ層は、第４主面側に形成されている。第２ゲート電極は、第３主面側に形成されている。第３電極膜は、第２エミッタ層に接触するように形成されている。第２ダイオード素子は、第２アノード層と第２カソード層と第４電極膜とを含む。第２アノード層は、第３主面側に形成されている。第２カソード層は、第４主面側に形成されている。第４電極膜は、第２アノード層に接触するように形成されている。第１スイッチング素子における第１電極膜と、第１ダイオード素子における第２電極膜とは、距離を隔てられている。第２スイッチング素子における第３電極膜と、第２ダイオード素子における第４電極膜とは、距離を隔てられている。第１コレクタ層と第１カソード層とは電気的に接続されている。第２コレクタ層と第２カソード層とは電気的に接続されている。第１ワイヤと第２ワイヤとを含む配線導体を備えている。第１ワイヤは、第１スイッチング素子の第１電極膜と、第２ダイオード素子の第４電極膜とを電気的に接続する。第２ワイヤは、第１ダイオード素子の第２電極膜と、第２スイッチング素子の第３電極膜とを電気的に接続する。
本発明に係るさらに他の半導体装置は、半導体チップを有する。半導体チップは、対向する第１主面および第２主面を有する。第１主面に規定された第１素子領域にスイッチング素子が形成されている。第１主面に規定された第２素子領域にダイオード素子が形成されている。スイッチング素子は、エミッタ層とコレクタ層とゲート電極とを含む。エミッタ層は、第１主面側に形成されている。コレクタ層は、第２主面側に形成されている。ゲート電極は、第１主面側に形成されている。ダイオード素子は、アノード層とカソード層とを含む。アノード層は、第１主面側に形成されている。カソード層は、第２主面側に形成されている。電極膜と配線導体とを備えている。電極膜は、エミッタ層およびアノード層に接触する態様で、第１主面を覆うように形成されている。配線導体は、電極膜に電気的に接続されている。配線導体は、第１素子領域と第２素子領域との境界の直上に位置する電極膜の部分から距離を隔てられた位置に接続されている。
本発明に係る一の半導体装置によれば、第１スイッチング素子における第１電極膜と、第１ダイオード素子における第２電極膜とは、距離を隔てられている。第１電極膜と第２電極膜とを電気的に接続する部分を含む、インピーダンスを有する配線導体を備えている。これにより、第１ダイオード素子に順方向電流が流れている期間に、第１スイッチング素子がオンしてチャネルが形成された状態において、第１ダイオード素子に注入されたキャリアがチャネルへ流れ込むのを阻止することができる。その結果、第１ダイオード素子のオン電圧の上昇を抑制することができる。
本発明に係る他の半導体装置によれば、第１半導体チップの第１スイッチング素子の第１電極膜と、第２半導体チップの第２ダイオード素子の第４電極膜とが第１ワイヤによって電気的に接続されている。第１半導体チップの第１ダイオード素子の第２電極膜と、第２半導体チップの第２スイッチング素子の第３電極膜とが第２ワイヤによって電気的に接続されている。第１半導体チップの第１ダイオード素子に順方向電流が流れている期間に、第１スイッチング素子がオンしてチャネルが形成されて状態において、第１ダイオード素子に注入されたキャリアがチャネル流れ込むのを阻止ることができる。その結果、第１ダイオード素子のオン電圧の上昇を抑制することができる。
本発明に係るさらに他の半導体装置によれば、電極膜に電気的に接続されている配線導体は、第１素子領域と第２素子領域との境界の直上に位置する電極膜の部分から距離を隔てられた位置に接続されている。これにより、ダイオード素子に順方向電流が流れている期間に、スイッチング素子がオンしてチャネルが形成された状態において、ダイオード素子に注入されたキャリアがチャネルへ流れ込むのを阻止することができる。その結果、ダイオード素子のオン電圧の上昇を抑制することができる。
各実施の形態に係る半導体装置が適用される２レベルインバータ回路と３レベルインバータ回路の一例とを示す図である。 インバータ回路の動作を説明すための図である。 ３レベルインバータ回路の動作を説明するための第１の図である。 ３レベルインバータ回路の動作を説明するための第２の図である。 実施の形態１に係る半導体装置の平面構造の一例を示す平面図である。 同実施の形態において、図５に示す断面線ＶＩ−ＶＩにおける部分断面図である。 同実施の形態において、半導体装置の平面構造の他の例を示す平面図である。 比較例に係る半導体装置の平面構造を示す平面図である。 図８に示す断面線ＩＸ−ＩＸにおける部分断面図である。 比較例に係る半導体装置の動作を説明するための部分断面図である。 同実施の形態において、半導体装置の動作を説明するための部分断面図である。 実施の形態２に係る半導体装置の平面構造を示す平面図である。 実施の形態３に係る半導体装置の平面構造の第１例を示す平面図である。 同実施の形態において、半導体装置の平面構造の第２例を示す平面図である。 同実施の形態において、ＩＧＢＴ領域およびダイオード領域の寸法関係を示す部分平面図である。 実施の形態４に係る半導体装置の平面構造を示す平面図である。 実施の形態５に係る半導体装置の平面構造を示す平面図である。 実施の形態６に係る半導体装置の平面構造を示す平面図である。 実施の形態７に係る半導体装置の平面構造を示す平面図である。 実施の形態８に係る半導体装置の平面構造を示す平面図である。 比較例に係る半導体装置の平面構造を示す平面図である。 実施の形態９に係る半導体装置が適用されるインバータ回路の一例を示す図である。 同実施の形態において、半導体装置の平面構造を示す平面図である。 同実施の形態において、インバータ回路の一動作を説明するための第１の図である。 同実施の形態において、インバータ回路の一動作を説明するための第２の図である。 実施の形態１０に係る半導体装置の平面構造を示す平面図である。 実施の形態１１に係る半導体装置の平面構造を示す平面図である。 同実施の形態において、図２７に示す断面線ＸＸＶＩＩＩ−ＸＸＶＩＩＩにおける断面を含む側面図である。 同実施の形態において、ＩＧＢＴ領域とダイオード領域との境界付近を示す部分断面図である。 実施の形態１２に係る半導体装置の平面構造を示す平面図である。 同実施の形態において、図３０に示す半導体装置を示す側面図である。 実施の形態１３に係る半導体装置の平面構造を示す平面図である。 同実施の形態において、図３２に示す半導体装置を示す側面図である。 実施の形態１４に係る半導体装置の平面構造を示す平面図である。 同実施の形態において、図３４に示す半導体装置を示す側面図である。
はじめに、半導体装置が適用される電圧インバータ回路として、２レベルインバータ回路（ハーフブリッジ回路）を組み合わせた３レベルインバータ回路について説明する。図１に、３レベルインバータ回路と、その基本回路としてのハーフブリッジ回路とを示す。３レベルインバータ回路として、中性点クランプ回路（Neutral Point Clamped）を挙げる。ここでは、たとえば、中点の電位を基準電位とした場合の３レベルインバータ回路を示す。
ハーフブリッジ回路は、２個のＩＧＢＴ（Ｔ１）およびＩＧＢＴ（Ｔ２）と、２個のダイオードＤ１およびダイオードＤ２とによって構成される。この場合、出力される電圧として、＋Ｅ、−Ｅの２つのレベルの電圧が出力される。一方、３レベルインバータ回路は、４個のＩＧＢＴ（ＴＲ１）、ＩＧＢＴ（ＴＲ２）、ＩＧＢＴ（ＴＲ３）およびＩＧＢＴ（ＴＲ４）と、６個のダイオードＤＩ１、ダイオードＤＩ２、ダイオードＤＩ３、ダイオードＤＩ４、ダイオードＤＩ５およびダイオードＤＩ６とによって構成される。この場合、出力される電圧として、＋Ｅ、０、−Ｅの３つのレベルの電圧が出力される。
図２に示すように、３レベルインバータ回路において、上側の２つの電位（＋Ｅ、０）を出力させる期間では、ＩＧＢＴ（ＴＲ２）を常時オンとし、ＩＧＢＴ（ＴＲ４）を常時オフとした状態で、ＩＧＢＴ（ＴＲ１）とＩＧＢＴ（ＴＲ３）とを、相補スイッチとして、一方をオンさせ、他方をオフさせる制御が行われる。この場合には、点線枠で囲まれたＩＧＢＴ（ＴＲ１）とＩＧＢＴ（ＴＲ３）とが、ハーフブリッジ回路として動作することになる。
下側の２つの電位（０、−Ｅ）を出力させる期間では、ＩＧＢＴ（ＴＲ１）を常時オフとし、ＩＧＢＴ（ＴＲ３）を常時オンとした状態で、ＩＧＢＴ（ＴＲ２）とＩＧＢＴ（ＴＲ４）とを、相補スイッチとして、一方をオンさせ、他方をオフさせる制御が行われる。この場合には、点線枠で囲まれたＩＧＢＴ（ＴＲ２）とＩＧＢＴ（ＴＲ４）とが、ハーフブリッジ回路として動作することになる。
ハーフブリッジ回路では、出力する電圧が高電位（Ｈｉｇｈ）である場合と低電位（Ｌｏｗ）である場合とがある。また、出力する電流の向きには、力行（矢印ＹＰ）と回生（矢印ＹＲ）とがある（図１参照）。力行とは、中性点の電位に対して、出力電位の関係に対応した電流の方向をいう。一方、回生とは、中性点の電位に対して、出力電位の関係とは逆向きの電流の方向をいう。
以上の関係に基づいて、３レベルインバータ回路における電流の流れを、図３と図４とにそれぞれ示す。図３では、上側の２つの電位（＋Ｅ、０）を出力させる期間における、電流の流れの４つのパターン（状態Ｃ１、状態Ｃ２、状態Ｃ３、状態Ｃ４）を示す。図４では、下側の２つの電位（０、−Ｅ）を出力させる期間における、電流の流れの４つのパターン（状態Ｃ５、状態Ｃ６、状態Ｃ７、状態Ｃ８）を示す。
図３に示す４つの電流の流れのパターンのうち、状態Ｃ２では、ダイオードＤＩ１およびダイオードＤＩ２に順方向に電流が流れる期間がある。これは、３レベルインバータ回路に接続されている負荷のインダクタンス等の影響を受けて、出力電圧の波形に対して出力される電流の波形が遅れることに起因する。この状態Ｃ２の期間は、出力電圧の極性が負から正に切り替わった直後に、電流が、出力電圧の極性とは逆向きに流れる期間に対応する。
この期間では、ＩＧＢＴ（ＴＲ１）およびＩＧＢＴ（ＴＲ２）には、まだ、電流は流れていないものの、３レベルインバータ回路の制御上、ＩＧＢＴ（ＴＲ１）およびＩＧＢＴ（ＴＲ２）の双方がオンの状態になっている。図３に示すように、この状態Ｃ２は、ハーフブリッジ回路において、ダイオードＤ１に順方向に電流が流れている期間に、ＩＧＢＴ（Ｔ１）がオンしている状態に対応する。
図４に示す４つの電流の流れのパターンのうち、状態Ｃ８では、ダイオードＤＩ３およびダイオードＤＩ４に順方向に電流が流れる期間がある。この状態Ｃ８の期間は、出力電圧の極性が正から負へ切り替わった直後に、電流が、出力電圧の極性とは逆向きに流れる期間に対応する。
この期間では、ＩＧＢＴ（ＴＲ３）およびＩＧＢＴ（ＴＲ４）には、まだ、電流は流れていないものの、３レベルインバータ回路の制御上、ＩＧＢＴ（ＴＲ３）およびＩＧＢＴ（ＴＲ４）の双方がオンの状態になっている。図４に示すように、この状態Ｃ８は、ハーフブリッジ回路において、ダイオードＤ２に順方向に電流が流れている期間に、ＩＧＢＴ（Ｔ２）がオンしている状態に対応する。
このように、ハーフブリッジ回路をはじめ、ハーフブリッジ回路を組み合わせたマルチレベルの電圧インバータ回路では、ダイオードに順方向に電流が流れている期間に、ＩＧＢＴがオンされて、ＩＧＢＴにチャネルが形成されている状態がある。ＲＣ−ＩＧＢＴでは、ダイオードに電流が流れている期間において、ＩＧＢＴにチャネルが形成されると、ダイオード（真性半導体層）に注入された電子とホールとが、熱的に不平衡な状態を解消する動きに起因して、ダイオードのオン抵抗が上がり、ダイオードのオン電圧が上昇することになる。以下、各実施の形態において、ダイオードのオン電圧の上昇が抑えられるＲＣ−ＩＧＢＴについて具体的に説明する。
実施の形態１．
実施の形態１に係る半導体装置について説明する。ここでは、ＩＧＢＴ（ＴＲ）は、第１スイッチング素子に対応する。ダイオードＤＩは、第１ダイオード素子に対応する。
図５および図６に示すように、半導体装置ＳＥＤのＲＣ−ＩＧＢＴチップ１における半導体基板２の第１主面２ａには、トランジスタ領域ＩＲとダイオード領域ＤＲとが規定されている。トランジスタ領域ＩＲに、ＩＧＢＴ（ＴＲ）が形成されている。ダイオード領域ＤＲに、ダイオードＤＩが形成されている。トランジスタ領域ＩＲおよびダイオード領域ＤＲを取り囲むように、ガードリング領域３３が形成されている。
トランジスタ領域ＩＲでは、半導体基板２の第１主面２ａ側に、ｎ型のエミッタ層１５が形成されている。エミッタ層１５に接触するようにエミッタ電極膜１７が形成されている。トレンチ６内にゲート絶縁膜１１を介在させて、トレンチゲート電極１３が形成されている。トレンチゲート電極１３に電気的に接続されたゲートパッド３１が形成されている。
エミッタ層１５の下方には、チャネルが形成されることになるｐ型不純物層７が形成されている。半導体基板２の第２主面２ｂ側に、ｐ型のコレクタ層１９が形成されている。ｐ型不純物層７とコレクタ層１９との間には、真性半導体層としてのｎ−層３が形成されている。
ダイオード領域ＤＲでは、半導体基板２の第１主面２ａ側に、ｐ＋型のアノード層５が形成されている。アノード層５に接触するように、アノード電極膜２１が形成されている。半導体基板２の第２主面２ｂ側に、ｎ＋型のカソード層２３が形成されている。アノード層５とカソード層２３との間に、真性半導体層としてのｎ−層３が形成されている。半導体基板２の第２主面２ｂ側には、コレクタ層１９とカソード層２３とに接触するように、裏面電極膜２５が形成されている。
ＲＣ−ＩＧＢＴチップ１では、アノード電極膜２１とエミッタ電極膜１７とは、距離を隔てられて配置されている。アノード電極膜２１とエミッタ電極膜１７とは、外部インピーダンス２７および外部インピーダンス２９を有する配線導体４１によって電気的に接続されている。外部インピーダンス２７および外部インピーダンス２９は、配線導体４１の抵抗と配線導体４１のインダクタンスとを含む。図１に示されている配線導体４１は、回路的にアノード電極膜２１とエミッタ電極膜１７とが電気的に接続されていることを示すものであり、配線導体４１の構造を特定するものではない。
なお、ＲＣ−ＩＧＢＴチップ１におけるトランジスタ領域ＩＲとダイオード領域ＤＲとの配置パターンとしては、図５に示す配置パターンに限られず、図７に示すように、トランジスタ領域ＩＲとダイオード領域ＤＲとを入れ替えた配置パターンでもよい。
上述した半導体装置ＳＥＤでは、アノード電極膜２１とエミッタ電極膜１７とは、距離を隔てられて、外部インピーダンス２７、２９を有する配線導体４１によって電気的に接続されていることで、ダイオードＤＩのオン電圧の上昇を抑えることができる。これについて、比較例に係る半導体装置と比べて説明する。なお、比較例に係る半導体装置について、実施の形態１に係る半導体装置の構成と同様の構成については同一符号を付し、必要である場合を除いてその説明を繰り返さないこととする。
図８および図９に示すように、比較例に係る半導体装置ＳＥＤのＲＣ−ＩＧＢＴチップ１０１における半導体基板２の第１主面２ａには、トランジスタ領域ＩＲとダイオード領域ＤＲとが規定されている。トランジスタ領域ＩＲに、ＩＧＢＴ（ＴＲ）が形成されている。ダイオード領域ＤＲに、ダイオードＤＩが形成されている。
第１主面２ａには、ＩＧＢＴ（ＴＲ）のエミッタ層１５とダイオードＤＩのアノード層５とに接触するように、エミッタ・アノード電極膜１０３が形成されている。エミッタ・アノード電極膜１０３には、ワイヤ１５１が接続されて、外部配線１４３と電気的に接続されている。第２主面２ｂには、裏面電極膜２５に電気的に接続される導体板４９が形成されている。比較例に係る半導体装置ＳＥＤは、上記のように構成される。
次に、比較例に係る半導体装置ＳＥＤの動作について説明する。上述したように、ハーフブリッジ回路をはじめ、マルチレベルの電圧インバータ回路では、ダイオードに順方向に電流が流れている期間に、ＩＧＢＴがオンされて、ＩＧＢＴにチャネルが形成されている状態（状態Ｃ２、状態Ｃ８）がある。
ダイオードＤＩをオンさせて順方向に電流を流すには、真性半導体層としてのｎ−層３を伝導度変調させる必要がある。伝導度変調は真性キャリア密度が増加する熱的に不平衡な状態である。真性キャリア密度を増加させるには、真性半導体層としてのｎ−層３が電位的にフローティングな状態であることが必要とされる。言い換えると、フェルミ準位から大きく離れた擬フェルミ準位（quasi Fermi level）が、安定的に発生することが可能なことが必要とされる。
図１０に示すように、ｎ−層３を有するダイオードＤＩに順方向に電圧が印加されてｎ−層３にホール（ｈ）が注入されると、ｎ−層３の擬温度（quasi temperature）は超高温となり、ｎ−層３では、電子（ｅ）とホール（ｈ）の双方のキャリアが増加する。これにより、ｎ−層３は、金属的になって抵抗が下がり、アノード層５とカソード層２３との間に順方向に電流が流れる状態になる。
ダイオードＤＩに順方向に電流が流れている期間に、ＩＧＢＴ（ＴＲ）がオンすると、チャネルが形成される。チャネルが形成されることで、ｎ−層３の電位は、アノード電極膜２１の電位、すなわち、フェルミ準位の近傍の電位に接続されることになる。
このため、真性半導体層であるｎ−層３の熱的不平衡な状態を解消しようとして、ｎ−層３には電子（ｅ）が流れ込んで擬温度が下がり、注入されたホールの多くは、流れ込んできた電子のマイナス電荷を中和するためにチャネルへと流れ込む現象等が起きることになる。これにより、チャネルの近傍に位置するダイオード領域ＤＲの部分では、ｎ−層３の抵抗が上昇する。その結果、ＩＧＢＴ（ＴＲ）とダイオードＤＩとの境界付近では、ダイオードＤＩのオン電圧が上がることになる。
比較例に係る半導体装置ＳＥＤに対して、実施の形態１に係る半導体装置ＳＥＤでは、アノード電極膜２１とエミッタ電極膜１７とは、距離を隔てて配置されている。アノード電極膜２１とエミッタ電極膜１７とは、外部インピーダンス２７および外部インピーダンス２９を有する配線導体４１によって電気的に接続されている。
このとき、図１１に示すように、ダイオードＤＩに順方向に電流が流れると、アノード電極膜２１に電気的に繋がっている配線導体４１では、外部インピーダンス２７によって電位差が生じる。エミッタ電極膜１７に電気的に繋がっている部分の電位は、アノード電極膜２１に繋がっている部分の電位よりも高くなる。ＩＧＢＴ（ＴＲ）には電流が流れていないため、配線導体４１が電気的に繋がっているエミッタ電極膜１７の電位は、アノード電極膜２１の電位よりも高くなる。
なお、エミッタ電極膜１７に電気的に繋がっている配線導体４１の外部インピーダンス２９は、ＩＧＢＴ（ＴＲ）の動作の観点と電圧降下をより抑える観点とから、外部インピーダンス２７よりも小さい方が望ましい。
このように、エミッタ電極膜１７の電位が、アノード電極膜２１の電位よりも高くなるようにバイアスされることで、チャネルに流れ込んだホールは、エミッタ電極膜１７側へは逃げにくくなる。これにより、ダイオードＤＩのｎ−層３では、電子（ｅ）とホール（ｈ）とが減少するのを阻止することができ、その結果、ダイオードＤＩのオン電圧の上昇を抑えることができる。
さらに、半導体装置ＳＥＤでは、エミッタ電極膜１７に印加されるバイアス電位によって、ダイオードＤＩのオン電圧の上昇が抑えられることで、トランジスタ領域ＩＲとダイオード領域ＤＲとの境界の長さを長くしても、ダイオードＤＩのオン電圧が影響を受けることはない。その結果、トランジスタ領域ＩＲとダイオード領域ＤＲとの境界の長さを長く設定して放熱効果を保持しながら、ダイオードＤＩのオン電圧の上昇を抑えることができる。
実施の形態２．
実施の形態２に係る半導体装置について説明する。図１２に示すように、半導体装置ＳＥＤのＲＣ−ＩＧＢＴチップ１における半導体基板２の第１主面２ａには、トランジスタ領域ＩＲとダイオード領域ＤＲとが規定されている。トランジスタ領域ＩＲでは、ＩＧＢＴ（ＴＲ）が形成されている。エミッタ層１５に接触するように、エミッタ電極膜１７が形成されている。ダイオード領域ＤＲに、ダイオードＤＩが形成されている。アノード層５に接触するように、アノード電極膜２１が形成されている。
アノード電極膜２１とエミッタ電極膜１７とは、距離を隔てて配置されている。アノード電極膜２１とエミッタ電極膜１７とは、外部インピーダンス２７、２９を有する配線導体４１によって電気的に接続されている。
エミッタ電極膜１７（トランジスタ領域ＩＲ）とアノード電極膜２１（ダイオード領域ＤＲ）とは、一方の領域が他方の領域へ入り込む態様で形成されている。エミッタ電極膜１７（トランジスタ領域ＩＲ）とアノード電極膜２１（ダイオード領域ＤＲ）との間に位置する部分のパターンは、屈曲する部分を有している。
なお、これ以外の構成については、図５および図６等に示す半導体装置ＳＥＤと同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
上述した半導体装置では、前述した半導体装置ＳＥＤと同様に、エミッタ電極膜１７の電位が、アノード電極膜２１の電位よりも高くなるようにバイアスされることで、チャネルに流れ込んだホールは、エミッタ電極膜１７側へは逃げにくくなる。これにより、ダイオードＤＩのｎ−層３では、電子（ｅ）とホール（ｈ）とが減少するのを阻止することができ、その結果、ダイオードＤＩのオン電圧の上昇を抑えることができる。
また、エミッタ電極膜１７とアノード電極膜２１とは、エミッタ電極膜１７とアノード電極膜２１との間に位置する境界部分のパターンが屈曲する部分を有する態様で形成されており、境界部分の長さは、境界部分が一直線状に形成されている場合に比べて長くなる。
前述したように、半導体装置ＳＥＤでは、エミッタ電極膜１７に印加されるバイアス電位によって、ダイオードＤＩのオン電圧の上昇が抑えられることで、トランジスタ領域ＩＲとダイオード領域ＤＲとの境界の長さによって、ダイオードＤＩのオン電圧が影響を受けることはない。
これにより、ＩＧＢＴ（ＴＲ）に電流が流れてトランジスタ領域ＩＲに発生する熱を、電流が流れていないダイオード領域ＤＲへ効率的に放熱することができる。一方、ダイオードＤＩに電流が流れてダイオード領域ＤＲに発生する熱を、電流が流れていないトランジスタ領域ＩＲへ効率的に放熱することができる。その結果、放熱効果を高めながら、ダイオードＤＩのオン電圧の上昇を抑えることができる。
実施の形態３．
実施の形態３に係る半導体装置について説明する。ここでは、インバータ回路では、ＩＧＢＴ（ＴＲ）は、第１スイッチング素子第１部と第１スイッチング素子第２部とに対応する。コンバータ回路では、ダイオードＤＩが、第１ダイオード素子第１部と第１ダイオード素子第２部とに対応する。
図１３に示すように、半導体装置ＳＥＤのＲＣ−ＩＧＢＴチップ１における半導体基板２の第１主面２ａには、トランジスタ領域ＩＲとダイオード領域ＤＲとが規定されている。トランジスタ領域ＩＲおよびダイオード領域ＤＲを取り囲むように、ガードリング領域３３が形成されている。
ガードリング領域３３は、ＲＣ−ＩＧＢＴチップ１の外周に沿って形成されている。ガードリング領域３３は、Ｘ軸方向にそれぞれ延在するとともに、Ｙ軸方向に距離を隔てて第１外周部３３ａと第２外周部３３ｂとを含む。第１外周部３３ａには、一方のエミッタ電極膜１７（トランジスタ領域ＩＲ）が対向するように配置されている。第２外周部３３ｂには、他方のエミッタ電極膜１７（トランジスタ領域ＩＲ）が対向するように配置されている。ダイオード領域ＤＲは、一方のトランジスタ領域ＩＲと他方のトランジスタ領域ＩＲとの間に配置されている。
なお、これ以外の構成については、図５および図６等に示す半導体装置ＳＥＤと同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
上述した半導体装置ＳＥＤでは、実施の形態１において説明したダイオードＤＩのオン電圧の上昇を抑えることができる効果に加えて、次のような効果が得られる。
ＲＣ−ＩＧＢＴチップ１を備えた半導体装置ＳＥＤが、たとえば、インバータ回路に適用される場合には、ＩＧＢＴ（ＴＲ）の発熱量の方が、ダイオードＤＩの発熱量よりも大きい。このため、トランジスタ領域ＩＲがガードリング領域３３（第１外周部３３ａ、第２外周部３３ｂ）と対向している長さを、ダイオード領域ＤＲがガードリング領域３３と対向している長さよりも長くすることで、発熱量の大きいトランジスタ領域ＩＲにおいて発生した熱を、ＲＣ−ＩＧＢＴチップ１の外へ放熱させやすくすることができる。
一方、ＲＣ−ＩＧＢＴチップ１を備えた半導体装置ＳＥＤが、たとえば、コンバータ回路に適用される場合には、ダイオードＤＩの発熱量の方が、ＩＧＢＴ（ＴＲ）の発熱量よりも大きくなる。この場合には、図１４に示すように、ダイオード領域ＤＲがガードリング領域３３（第１外周部３３ａ、第２外周部３３ｂ）と対向している長さを、トランジスタ領域ＩＲがガードリング領域３３と対向している長さよりも長くする。これにより、発熱量の大きいダイオード領域ＤＲにおいて発生した熱を、ＲＣ−ＩＧＢＴチップ１の外へ放熱させやすくすることができる。
また、インバータ回路の場合、半導体装置ＳＥＤでは、たとえば、誘導電動機の力率を考慮して、トランジスタ領域ＩＲにおいて発生する熱の放熱能力が、ダイオード領域ＤＲにおいて発生する熱の放熱能力の約２倍となるように設計されることが多い。そうすると、ＲＣ−ＩＧＢＴチップ１の一辺においては、トランジスタ領域ＩＲの長さＬ１は、ガードリング領域３３の第１外周部３３ａの長さＬ２の２／３以上の長さなるように設定しておくことが望ましい。
一方、コンバータ回路の場合には、逆に、ＲＣ−ＩＧＢＴチップ１の一辺においては、発熱量が大きいダイオード領域ＤＲの長さＬ１は、ガードリング領域３３の第１外周部３３ａの長さＬ２の２／３以上の長さなるように設定しておくことが望ましい。
実施の形態４．
実施の形態４に係る半導体装置について説明する。図１３に示すように、半導体装置ＳＥＤのＲＣ−ＩＧＢＴチップ１における半導体基板２の第１主面２ａには、トランジスタ領域ＩＲとダイオード領域ＤＲとが規定されている。トランジスタ領域ＩＲおよびダイオード領域ＤＲを取り囲むように、ガードリング領域３３が形成されている。ガードリング領域３３は、ＲＣ−ＩＧＢＴチップ１の外周に沿って形成されている。
ガードリング領域３３には、エミッタ電極膜１７（トランジスタ領域ＩＲ）が対向している。アノード電極膜２１（ダイオード領域ＤＲ）は、ガードリング領域３３には対向していない。なお、これ以外の構成については、図５および図６等に示す半導体装置ＳＥＤと同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
上述した半導体装置ＳＥＤでは、実施の形態１において説明したダイオードＤＩのオン電圧の上昇を抑えることができる効果に加えて、次のような効果が得られる。
ＲＣ−ＩＧＢＴチップ１の外周には、漏れ電流を防ぐためにガードリング領域３３が形成される。ガードリング領域３３には、エミッタ電極膜１７（トランジスタ領域ＩＲ）が対向し、アノード電極膜２１（ダイオード領域ＤＲ）は対向していない。
これにより、ガードリング領域３３に、ダイオードＤＩのキャリアが流れ込んでしまい、ガードリング領域３３にキャリアが溜まるのが抑制される。その結果、ダイオードＤＩのリカバリー時間を短くすることができる。
実施の形態５．
実施の形態５に係る半導体装置について説明する。ここでは、ＩＧＢＴ（ＴＲ）は、第１スイッチング素子第３部と第１スイッチング素子第４部とに対応する。ダイオードＤＩは、第１ダイオード素子第３部と第１ダイオード素子第４部とに対応する。
図１７に示すように、半導体装置ＳＥＤのＲＣ−ＩＧＢＴチップ１における半導体基板２の第１主面２ａには、トランジスタ領域ＩＲとダイオード領域ＤＲとが規定されている。トランジスタ領域ＩＲおよびダイオード領域ＤＲを取り囲むように、ガードリング領域３３が形成されている。
一のエミッタ電極膜１７（トランジスタ領域ＩＲ）の幅を幅Ｗ１とし、他のエミッタ電極膜１７（トランジスタ領域ＩＲ）の幅を幅Ｗ３とすると、幅Ｗ１は幅Ｗ３よりも広く設定されている。幅Ｗ１を含む、一のエミッタ電極膜１７（トランジスタ領域ＩＲ）がガードリング領域３３と対向している長さは、幅Ｗ３を含む、他のエミッタ電極膜１７（トランジスタ領域ＩＲ）がガードリング領域３３と対向している長さよりも長い。一のエミッタ電極膜１７（トランジスタ領域ＩＲ）の面積は、他のエミッタ電極膜１７（トランジスタ領域ＩＲ）の面積よりも大きく設定されている。
一のダイオード領域ＤＲの幅を幅Ｗ２とし、他のダイオード領域ＤＲの幅を幅Ｗ４とすると、幅Ｗ４は幅Ｗ２よりも広く設定されている。幅Ｗ４を含む、一のアノード電極膜２１（ダイオード領域ＤＲ）がガードリング領域３３と対向している長さは、幅Ｗ２を含む、他のアノード電極膜２１（ダイオード領域ＤＲ）がガードリング領域３３と対向している長さよりも長い。一のアノード電極膜２１（ダイオード領域ＤＲ）の面積は、他のアノード電極膜２１（ダイオード領域ＤＲ）の面積よりも大きく設定されている。
なお、これ以外の構成については、図５および図６等に示す半導体装置ＳＥＤと同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
上述した半導体装置ＳＥＤでは、実施の形態１において説明したダイオードＤＩのオン電圧の上昇を抑えることができる効果に加えて、次のような効果が得られる。
ＲＣ−ＩＧＢＴチップ１における一のエミッタ電極膜１７（トランジスタ領域ＩＲ）がガードリング領域３３と対向している長さは、他のエミッタ電極膜１７（トランジスタ領域ＩＲ）がガードリング領域３３と対向している長さよりも長く設置されている。さらに、一のエミッタ電極膜１７（トランジスタ領域ＩＲ）の面積は、他のエミッタ電極膜１７（トランジスタ領域ＩＲ）の面積よりも大きく設定されている。
一のアノード電極膜２１（ダイオード領域ＤＲ）がガードリング領域３３と対向している長さは、他のアノード電極膜２１（ダイオード領域ＤＲ）がガードリング領域３３と対向している長さよりも長く設定されている。さらに、一のアノード電極膜２１（ダイオード領域ＤＲ）の面積は、他のアノード電極膜２１（ダイオード領域ＤＲ）の面積よりも大きく設定されている。
このことにより、面積（幅Ｗ２）が小さく、放熱に有利な他のエミッタ電極膜１７（トランジスタ領域ＩＲ）に対して、面積（幅Ｗ１）が広い一のエミッタ電極膜１７（トランジスタ領域ＩＲ）は、ＲＣ−ＩＧＢＴチップ１の端に位置していることになる。また、面積（幅Ｗ３）が小さく、放熱にとって有利な他のアノード電極膜２１（ダイオード領域ＤＲ）に対して、面積（幅Ｗ４）が広い一のアノード電極膜２１（ダイオード領域ＤＲ）は、ＲＣ−ＩＧＢＴチップ１の端に位置していることになる。
このため、ダイオードＤＩに順方向電流が流れる期間では、面積が小さい他のダイオード領域ＤＲのダイオードＤＩを流れる順電圧降下（オン電圧）が上昇し、他のダイオード領域ＤＲのダイオードＤＩには順方向電流が流れにくくなる。その分、面積が大きい一のダイオード領域ＤＲのダイオードＤＩを流れる電流が増えることになる。
面積が大きい一のダイオード領域ＤＲがＲＣ−ＩＧＢＴチップ１の端に配置されていることで、余分に流れる順方向電流を含むダイオードＤＩを流れる順方向電流によって発生する熱を、ＲＣ−ＩＧＢＴチップ１の外へ効率的に放熱させることができる。なお、ＩＧＢＴ（ＴＲ）についても同様である。
実施の形態６．
実施の形態６に係る半導体装置について説明する。ここでは、ＩＧＢＴ（ＴＲ）が、第１スイッチング素子第５部と第１スイッチング素子第６部とに対応する。ダイオードＤＩは、第１ダイオード素子第５部と第１ダイオード素子第６部とに対応する。
図１８に示すように、半導体装置ＳＥＤのＲＣ−ＩＧＢＴチップ１における半導体基板２の第１主面２ａには、トランジスタ領域ＩＲとダイオード領域ＤＲとが規定されている。トランジスタ領域ＩＲおよびダイオード領域ＤＲのそれぞれは、たとえば、Ｙ軸方向に幅を有し、Ｘ軸方向に延在する。ＲＣ−ＩＧＢＴチップ１は、導体板４９に載置されている。導体板４９は、裏面電極膜２５（図６参照）に接触している。
ＲＣ−ＩＧＢＴチップ１の側方に、配線導体４１としての第１外部配線４３が配置されている。一方のエミッタ電極膜１７（ＩＧＢＴ（ＴＲ）と、他方のエミッタ電極膜１７（ＩＧＢＴ（ＴＲ））とが、ワイヤ５３によって第１外部配線４３に電気的に接続されている。ワイヤ５３は、トランジスタ領域ＩＲが延在する方向と交差する方向（Ｙ軸方向）に延在する。
一方のアノード電極膜２１（ダイオードＤＩ）と、他方のアノード電極膜２１（ダイオードＤＩ）とが、ワイヤ５５によって第１外部配線４３に電気的に接続されている。ワイヤ５５は、ダイオード領域ＤＲが延在する方向と交差する方向（Ｙ軸方向）に延在する。
なお、これ以外の構成については、図５および図６等に示す半導体装置ＳＥＤと同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
上述した半導体装置ＳＥＤでは、ダイオードＤＩに順電流が流れる期間に、ＩＧＢＴ（ＴＲ）のエミッタ電極膜１７には、アノード電極膜２１の電位よりも、ダイオードＤＩと第１外部配線４３との間のワイヤ５５が有するインピーダンスに起因する電位差に相当する高い電位が、ワイヤ５３を介して印加されることになる。これにより、隣り合うエミッタ電極膜１７とアノード電極膜２１とをワイヤによって接続させた場合と比べて、ダイオードＤＩのオン電圧の上昇を効果的に抑えることができる。
また、ワイヤ５３によってＩＧＢＴ（ＴＲ）同士が電気的に接続されている。ワイヤ５５によってダイオードＤＩ同士が電気的に接続されている。ワイヤ５３は、トランジスタ領域ＩＲが延在する方向と交差する方向に延在する。ワイヤ５５は、ダイオード領域ＤＲが延在する方向と交差する方向に延在する。これにより、ＩＧＢＴ（ＴＲ）同士およびダイオードＤＩ同士のそれぞれの電気的な接続がほぼ最短距離で結ばれる。その結果、電流のバランスをよくすることができる。
実施の形態７．
実施の形態７に係る半導体装置について説明する。
図１９に示すように、半導体装置ＳＥＤのＲＣ−ＩＧＢＴチップ１における半導体基板２の第１主面２ａには、トランジスタ領域ＩＲとダイオード領域ＤＲとが規定されている。トランジスタ領域ＩＲおよびダイオード領域ＤＲのそれぞれは、たとえば、Ｙ軸方向に幅を有し、Ｘ軸方向に延在する。ＲＣ−ＩＧＢＴチップ１の側方に、配線導体４１としての第１外部配線第１部４３ａ、第１外部配線第２部４３ｂおよび繋ぎ部４３ｃが配置されている。第１外部配線第１部４３ａと第１外部配線第２部４３ｂとは、繋ぎ部４３ｃによって繋がっている。
一方のエミッタ電極膜１７（ＩＧＢＴ（ＴＲ）と、他方のエミッタ電極膜１７（ＩＧＢＴ（ＴＲ））とが、ワイヤ５３によって第１外部配線第１部４３ａに電気的に接続されている。ワイヤ５３は、トランジスタ領域ＩＲが延在する方向と交差する方向（Ｙ軸方向）に延在する。
一方のアノード電極膜２１（ダイオードＤＩ）と、他方のアノード電極膜２１（ダイオードＤＩ）とが、ワイヤ５５によって第１外部配線第２部４３ｂに電気的に接続されている。ワイヤ５５は、ダイオード領域ＤＲが延在する方向と交差する方向（Ｙ軸方向）に延在する。
なお、これ以外の構成については、図１８または図５および図６等に示す半導体装置ＳＥＤの構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
上述した半導体装置ＳＥＤでは、ＩＧＢＴ（ＴＲ）同士を電気的に接続するワイヤ５３が、第１外部配線第１部４３ａに接続されている。ダイオードＤＩ同士を電気的に接続するワイヤ５５が、第１外部配線第２部４３ｂに接続されている。第１外部配線第１部４３ａと第１外部配線第２部４３ｂとが、繋ぎ部４３ｃによって繋がっている。
これにより、ＩＧＢＴ（ＴＲ）のエミッタ電極膜１７に、第１外部配線４３（図１８参照）を配置させた場合と比べて、アノード電極膜２１の電位に対してより高い電位を印加させることができる。ダイオードＤＩのオン電圧の上昇を効果的に抑えることができる。
実施の形態８．
実施の形態８に係る半導体装置について説明する。ここでは、第１ＲＣ−ＩＧＢＴチップのＩＧＢＴ（ＴＲ）が第１スイッチング素子に対応し、ダイオードＤＩが第１ダイオード素子に対応する。第２ＲＣ−ＩＧＢＴチップのＩＧＢＴ（ＴＲ）が第２スイッチング素子に対応し、ダイオードＤＩが第２ダイオード素子に対応する。
図２０に示すように、半導体装置ＳＥＤでは、ＲＣ−ＩＧＢＴチップ１として、第１ＲＣ−ＩＧＢＴチップ１ａと第２ＲＣ−ＩＧＢＴチップ１ｂとが配置されている。第１ＲＣ−ＩＧＢＴチップ１ａおよび第２ＲＣ−ＩＧＢＴチップ１ｂのそれぞれの裏面電極膜２５（図６参照）に接触するように、導体板４９が配置されている。
第１ＲＣ−ＩＧＢＴチップ１ａにおける半導体基板２の第１主面２ａには、トランジスタ領域ＩＲとダイオード領域ＤＲとが規定されている。トランジスタ領域ＩＲおよびダイオード領域ＤＲを取り囲むように、ガードリング領域３３が形成されている。第２ＲＣ−ＩＧＢＴチップ１ｂにおける半導体基板２の第１主面２ａには、トランジスタ領域ＩＲとダイオード領域ＤＲとが規定されている。トランジスタ領域ＩＲおよびダイオード領域ＤＲを取り囲むように、ガードリング領域３３が形成されている。第２ＲＣ−ＩＧＢＴチップ１ｂの側方に、第２外部配線４５が配置されている。
第１ＲＣ−ＩＧＢＴチップ１ａのエミッタ電極膜１７（ＩＧＢＴ（ＴＲ））と、第２ＲＣ−ＩＧＢＴチップ１ｂのアノード電極膜２１（ダイオード（ＤＩ）とが、ワイヤ５２ａによって第２外部配線４５に電気的に接続されている。第１ＲＣ−ＩＧＢＴチップ１ａのアノード電極膜２１（ダイオードＤＩ）と、第２ＲＣ−ＩＧＢＴチップ１ｂのエミッタ電極膜１７（ＩＧＢＴ（ＴＲ））とが、ワイヤ５２ｂによって第２外部配線４５に電気的に接続されている。
また、第１ＲＣ−ＩＧＢＴチップ１ａのゲートパッド３１と第２ＲＣ−ＩＧＢＴチップ１ｂのゲートパッド３１とが、ワイヤ５７によって電気的に接続されている。なお、これ以外の構成については、図１８または図５および図６等に示す半導体装置ＳＥＤと同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
半導体装置ＳＥＤでは、制御する電流量が比較的多い場合が一般的であり、その場合には、複数のＲＣ−ＩＧＢＴチップ１を並列に電気的に接続した半導体装置ＳＥＤが適用される。上述した半導体装置ＳＥＤでは、第１ＲＣ−ＩＧＢＴチップ１ａと第２ＲＣ−ＩＧＢＴチップ１ｂとは、次のように電気的に並列に接続されている。
第１ＲＣ−ＩＧＢＴチップ１ａのエミッタ電極膜１７と、第２ＲＣ−ＩＧＢＴチップ１ｂのアノード電極膜２１とが、ワイヤ５２ａによって第２外部配線４５に電気的に接続されている。第１ＲＣ−ＩＧＢＴチップ１ａのアノード電極膜２１と、第２ＲＣ−ＩＧＢＴチップ１ｂのエミッタ電極膜１７とが、ワイヤ５２ｂによって第２外部配線４５に電気的に接続されている。
上述した半導体装置では、実施の形態１において説明した効果に加えて、電流のバランスを図ることができる。これについて、比較例に係る半導体装置と比べて説明する。
図２１に示すように、比較例に係る半導体装置ＳＥＤでは、複数のＲＣ−ＩＧＢＴチップ１は、次のように電気的に並列に接続されている。第１ＲＣ−ＩＧＢＴチップ１ａのエミッタ電極膜１７と、第２ＲＣ−ＩＧＢＴチップ１ｂのエミッタ電極膜１７とが、ワイヤ１５３ａとワイヤ１５３ｂとによって、第２外部配線４５に電気的に接続されている。
第１ＲＣ−ＩＧＢＴチップ１ａのエミッタ電極膜１７が、ワイヤ１５３ａによって、第２ＲＣ−ＩＧＢＴチップ１ｂのエミッタ電極膜１７に電気的に接続されている。第２ＲＣ−ＩＧＢＴチップ１ｂのエミッタ電極膜１７が、ワイヤ１５３ｂによって、外部配線１４３に電気的に接続されている。ワイヤ１５３ｂの太さは、ワイヤ１５３ａの太さよりも太く設定されている。
第１ＲＣ−ＩＧＢＴチップ１ａのアノード電極膜２１と、第２ＲＣ−ＩＧＢＴチップ１ｂのアノード電極膜２１とが、ワイヤ１５５ａとワイヤ１５５ｂとによって、第２外部配線４５に電気的に接続されている。
第１ＲＣ−ＩＧＢＴチップ１ａのアノード電極膜２１が、ワイヤ１５５ａによって、第２ＲＣ−ＩＧＢＴチップ１ｂのアノード電極膜２１に電気的に接続されている。第２ＲＣ−ＩＧＢＴチップ１ｂのアノード電極膜２１が、ワイヤ１５５ｂによって、外部配線１４３に電気的に接続されている。ワイヤ１５５ｂの太さは、ワイヤ１５５ａの太さよりも太く設定されている。
比較例に係る半導体装置ＳＥＤでは、特に、ワイヤ１５３ｂには、第１ＲＣ−ＩＧＢＴチップ１ａのＩＧＢＴ（ＴＲ）と第２ＲＣ−ＩＧＢＴチップ１ｂのＩＧＢＴ（ＴＲ）との２つ分の電流が流れることになる。ワイヤ１５３ａには、第１ＲＣ−ＩＧＢＴチップ１ａのＩＧＢＴ（ＴＲ）の１つ分の電流が流れることになる。このため、電気的に並列に接続された２つのＩＧＢＴ（ＴＲ）のそれぞれを流れる電流の時間変化（ｄｉ／ｄｔ）のバランスが悪くなる。
比較例に係る半導体装置ＳＥＤに対して、実施の形態８に係る半導体装置ＳＥＤでは、第１ＲＣ−ＩＧＢＴチップ１ａのエミッタ電極膜１７と、第２ＲＣ−ＩＧＢＴチップ１ｂのアノード電極膜２１とが、ワイヤ５２ａによって第２外部配線４５に電気的に接続されている。第１ＲＣ−ＩＧＢＴチップ１ａのアノード電極膜２１と、第２ＲＣ−ＩＧＢＴチップ１ｂのエミッタ電極膜１７とが、ワイヤ５２ｂによって第２外部配線４５に電気的に接続されている。
これにより、ワイヤ５２ａには、第１ＲＣ−ＩＧＢＴチップ１ａのＩＧＢＴ（ＴＲ）の１つ分の電流が流れることになる。ワイヤ５２ｂには、第２ＲＣ−ＩＧＢＴチップ１ｂのＩＧＢＴ（ＴＲ）の１つ分の電流が流れることになる。その結果、電気的に並列に接続された２つのＩＧＢＴ（ＴＲ）のそれぞれを流れる電流の時間変化（ｄｉ／ｄｔ）のバランスを、比較例に係る半導体装置ＳＥＤに比べて、改善することができる。
実施の形態９．
実施の形態９に係る半導体装置について説明する。ここでは、第１ＲＣ−ＩＧＢＴチップのＩＧＢＴ（ＴＲ）が第１スイッチング素子に対応し、ダイオードＤＩが第１ダイオード素子に対応する。第２ＲＣ−ＩＧＢＴチップのＩＧＢＴ（ＴＲ）が第２スイッチング素子に対応し、ダイオードＤＩが第２ダイオード素子に対応する。
実施の形態１等においては、３レベルインバータ回路の一例として、中性点クランプ回路（Neutral Point Clamped）を挙げた。ここでは、他の例として、中点スイッチ型の３レベルインバータ回路を挙げて説明する。
図２２に、中点スイッチ型の３レベルインバー回路を示す。図２２に示すように、中点スイッチ型の３レベルインバー回路は、４個のＩＧＢＴ（ＴＲ５）、ＩＧＢＴ（ＴＲ６）、ＩＧＢＴ（ＴＲ７）およびＩＧＢＴ（ＴＲ８）と、４個のダイオードＤＩ７、ダイオードＤＩ８、ダイオードＤＩ９およびダイオードＤＩ１０とによって構成される。
ＩＧＢＴ（ＴＲ（ＴＲ５））およびダイオードＤＩ（ＤＩ７）は、第１ＲＣ−ＩＧＢＴチップ１ｃに形成されている。ＩＧＢＴ（ＴＲ（ＴＲ６））およびダイオードＤＩ（ＤＩ８）は、第２ＲＣ−ＩＧＢＴチップ１ｄに形成されている。
図２３に示すように、第１ＲＣ−ＩＧＢＴチップ１ｃのＩＧＢＴ（ＴＲ（ＴＲ５））のエミッタ電極膜１７と、第２ＲＣ−ＩＧＢＴチップ１ｄのダイオードＤＩ（ＤＩ８）のアノード電極膜２１とが、ワイヤ５２ａによって電気的に接続されている。第１ＲＣ−ＩＧＢＴチップ１ｃのダイオードＤＩ（ＤＩ７）のアノード電極膜２１と、第２ＲＣ−ＩＧＢＴチップ１ｄのＩＧＢＴ（ＴＲ６）のエミッタ電極膜１７とが、ワイヤ５２ｂによって電気的に接続されている。半導体装置ＳＥＤでは、この他に、図示されていない、ＩＧＢＴ（ＴＲ６）、ＩＧＢＴ（ＴＲ８）、ダイオードＤＩ９およびダイオードＤＩ１０が、配置されている。
中点スイッチ型の３レベルインバー回路についても、中性点クランプ回路の場合と同様に、ＲＣ−ＩＧＢＴチップ１において、ダイオードＤＩに順電流が流れている期間に、ＩＧＢＴ（ＴＲ）がオンされて、チャネルが形成されている状態がある。その状態の一例を図２４に示す。図２４では、たとえば、ＩＧＢＴ（ＴＲ６）が常時オンのときに、ダイオードＤＩ７に順電流が流れている期間に、ＩＧＢＴ（ＴＲ５）がオンされて、チャネルが形成されている状態が示されている。
図２５に示すように、この状態では、３レベルインバー回路では、電流は、太い実線で示すように、ＩＧＢＴ（ＴＲ６）とダイオードＤＩ７とを順次流れることになる。このとき、ＩＧＢＴ（ＴＲ６）に電気的に接続されているダイオードＤＩ８のアノード側では、ＩＧＢＴ（ＴＲ６）のオン電圧（ＶＣＥｓａｔ）分だけ電位が上がる（記号＋参照）。
ダイオードＤＩ８には、電流が流れていないため、フローティングの状態にある。このため、ダイオードＤＩ８のカソードとアノードとの間には、空乏層電界等によって電位差が生じ、ダイオードＤＩ８のアノード側の電位（記号＋＋参照）は、ダイオードＤＩ８のカソード側の電位（記号＋参照）よりも高くなる。
これにより、ダイオードＤＩ７に注入されたホールが、オンされているＩＧＢＴ（ＴＲ５）のチャネルへ向かって流れ込むのを阻止することができる。その結果、ダイオードＤＩ７のオン電圧の上昇を抑えることができる。
また、図２３に示されるトランジスタ領域ＩＲとダイオード領域ＤＲとの境界の長さも、オン電圧に影響を与えることはなく、放熱効果を保持しながら、ダイオードＤＩのオン電圧の上昇を抑えることができる。
実施の形態１０．
実施の形態１０に係る半導体装置について説明する。
図２６に示すように、半導体装置ＳＥＤのＲＣ−ＩＧＢＴチップ１における半導体基板２の第１主面２ａには、トランジスタ領域ＩＲとダイオード領域ＤＲとが規定されている。ＲＣ−ＩＧＢＴチップ１の側方に、配線導体としての第１外部配線第１部４３ａ、第１外部配線第２部４３ｂ、繋ぎ部４３ｃおよびセンス抵抗６３、６５が配置されている。第１外部配線第１部４３ａと繋ぎ部４３ｃとの間に、センス抵抗６３が介在する。第１外部配線第２部４３ｂと繋ぎ部４３ｃとの間に、センス抵抗６５が介在する。
なお、これ以外の構成については、図１９に示す半導体装置ＳＥＤの構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
上述した半導体装置ＳＥＤでは、ＩＧＢＴ（ＴＲ）同士を電気的に接続するワイヤ５３が、第１外部配線第１部４３ａに接続されている。ダイオードＤＩ同士を電気的に接続するワイヤ５５が、第１外部配線第２部４３ｂに接続されている。第１外部配線第１部４３ａと第１外部配線第２部４３ｂとが、繋ぎ部４３ｃに加えて、センス抵抗６１として、センス抵抗６３、６５によって繋がっている。
これにより、ＩＧＢＴ（ＴＲ）のエミッタ電極膜１７に、第１外部配線４３を配置させた場合と比べて、アノード電極膜２１の電位に対して、さらに高い電位を印加させることができる。その結果、ダイオードＤＩのオン電圧の上昇を、さらに効果的に抑えることができる。
実施の形態１１．
実施の形態１１に係る半導体装置について説明する。ここでは、エミッタ電極膜とアノード電極膜とが一体化されて、ワイヤの接続の仕方に特徴がある半導体装置の第１例について説明する。ＩＧＢＴ（ＴＲ）はスイッチング素子に対応し、ダイオードＤＩはダイオード素子に対応する。
図２７、図２８および図２９に示すように、半導体装置ＳＥＤのＲＣ−ＩＧＢＴチップ１における半導体基板２の第１主面２ａには、トランジスタ領域ＩＲとダイオード領域ＤＲとが規定されている。トランジスタ領域ＩＲでは、ＩＧＢＴ（ＴＲ）が形成されている。ダイオード領域ＤＲに、ダイオードＤＩが形成されている。エミッタ層１５およびアノード層５の双方に接触するように、エミッタ・アノード電極膜７１が形成されている。
エミッタ・アノード電極膜７１には、トランジスタ領域ＩＲが配置されている部分と、ダイオード領域ＤＲが配置されている部分とを渡すようにワイヤ５９が接続されている。そのワイヤ５９は、導体部４８に接続されている。ワイヤ５９は、エミッタ・アノード電極膜７１における、トランジスタ領域ＩＲとダイオード領域ＤＲとの境界ＢＮから距離を隔てられた位置に接続されている。
具体的には、図２９に示すように、ワイヤ５９が、ダイオード領域ＤＲが配置されているエミッタ・アノード電極膜７１の部分に接続されている位置は、トランジスタ領域ＩＲとダイオード領域ＤＲとの境界ＢＮから距離ＬＷ隔てられている。ダイオードＤＩにおける、真性半導体層としてのｎ−層３の厚さを厚さＬＴとすると、距離ＬＷは、厚さＬＴに相当する距離よりも長く設定されている。
ＲＣ−ＩＧＢＴチップ１の第２主面２ｂが、はんだ４７によって導体板４９に接合されている。なお、これ以外の構成については、図５および図６等に示す半導体装置ＳＥＤと同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
上述した半導体装置ＳＥＤでは、エミッタ・アノード電極膜７１は、エミッタ層１５およびアノード層５の双方に接触する。エミッタ・アノード電極膜７１として、たとえば、アルミニウム膜が適用される。アルミニウムは電流を流しやすい材料の一つである。半導体装置ＳＥＤに適用されているアルミニウム膜は比較的薄く、そのアルミニウム膜に大電流を流した場合には、アルミニウム膜の面方向には抵抗が発生する。
ダイオード領域ＤＲでは、ワイヤ５９は、トランジスタ領域ＩＲとダイオード領域ＤＲとの境界ＢＮから、ｎ−層３の厚さＬＴに相当する距離よりも長い距離ＬＷを隔てたエミッタ・アノード電極膜７１における位置に接続されている。
このため、ダイオードＤＩに順方向電流が流れる際に、エミッタ・アノード電極膜７１の面方向に生じる抵抗によって、ワイヤ５９が接続されている位置から境界ＢＮまでのｎ−層３の領域ＣＲ内に注入されるキャリアは、ワイヤ５９の直下のｎ−層３の部分に注入されるキャリアに比べて少なくなる。
これにより、ダイオードＤＩに順方向電流が流れる期間に、ＩＧＢＴ（ＴＲ）がオンされて、ＩＧＢＴ（ＴＲ）にチャネルが形成されている状態であっても、チャネルに向かってキャリアが流れ込む量が抑えられることになる。その結果、ダイオードＤＩのオン電圧の上昇を抑えることができる。また、エミッタ層１５およびアノード層５の双方に接触するエミッタ・アノード電極膜７１によって、放熱効果も測ることができる。
実施の形態１２．
実施の形態１２に係る半導体装置について説明する。ここでは、ワイヤの接続の仕方のバリエーションの一例について説明する。ＩＧＢＴ（ＴＲ）は、スイッチング素子第１部とスイッチング素子第２部とに対応する。ダイオードＤＩは、ダイオード素子第１部とダイオード素子第２部とに対応する。
図３０および図３１に示すように、半導体装置ＳＥＤのＲＣ−ＩＧＢＴチップ１における半導体基板２の第１主面２ａには、トランジスタ領域ＩＲとダイオード領域ＤＲとが規定されている。トランジスタ領域ＩＲでは、ＩＧＢＴ（ＴＲ）が形成されている。ダイオード領域ＤＲに、ダイオードＤＩが形成されている。エミッタ層１５およびアノード層５の双方に接触するように、エミッタ・アノード電極膜７１が形成されている。
エミッタ・アノード電極膜７１における、一のトランジスタ領域ＩＲが配置されている部分と他のトランジスタ領域ＩＲが配置されている部分とが、ワイヤ５３によって接続されている。そのワイヤ５３は、導体部４８に接続されている。
エミッタ・アノード電極膜７１における、一のダイオード領域ＤＲが配置されている部分と他のダイオード領域ＤＲが配置されている部分とが、ワイヤ５５によって接続されている。そのワイヤ５５は、導体部４８に接続されている。ダイオード領域ＤＲでは、ワイヤ５５は、トランジスタ領域ＩＲとダイオード領域ＤＲとの境界ＢＮから、ｎ−層３の厚さＬＴに相当する距離よりも長い距離ＬＷを隔てたエミッタ・アノード電極膜７１における位置に接続されている（図２９参照）。
なお、これ以外の構成については、図２７および図２８に示す半導体装置の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
上述した半導体装置ＳＥＤでは、隣り合うＩＧＢＴ（ＴＲ）とダイオードＤＩとは、ワイヤによって直接接続されておらず、ワイヤ５３と導体部４８とワイヤ５５とを介して電気的に接続されている。これにより、ワイヤ５５が有するインピーダンスによる電位差によって、実施の形態１１において説明した半導体装置ＳＥＤの場合に比べて、ＩＧＢＴ（ＴＲ）のエミッタ側の電位が多少上昇する。
これにより、ダイオードＤＩに順方向電流が流れる期間に、ＩＧＢＴ（ＴＲ）がオンされて、ＩＧＢＴ（ＴＲ）にチャネルが形成されている状態において、ｎ−層３からチャネルに向かってキャリアが流れ込む量がさらに抑えられることになる。その結果、ダイオードＤＩのオン電圧の上昇を効果的に抑えることができる。
実施の形態１３．
実施の形態１３に係る半導体装置について説明する。ここでは、ワイヤの接続の仕方のバリエーションの他の例について説明する。ＩＧＢＴ（ＴＲ）は、スイッチング素子第３部とスイッチング素子第４部とに対応する。ダイオードＤＩは、ダイオード素子第３部とダイオード素子第４部とに対応する。
図３２および図３３に示すように、半導体装置ＳＥＤのＲＣ−ＩＧＢＴチップ１における半導体基板２の第１主面２ａには、トランジスタ領域ＩＲとダイオード領域ＤＲとが規定されている。トランジスタ領域ＩＲでは、ＩＧＢＴ（ＴＲ）が形成されている。ダイオード領域ＤＲに、ダイオードＤＩが形成されている。エミッタ層１５およびアノード層５の双方に接触するように、エミッタ・アノード電極膜７１が形成されている。
エミッタ・アノード電極膜７１における、一のトランジスタ領域ＩＲが配置されている部分と一のダイオード領域ＤＲが配置されている部分とが、ワイヤ５９によって接続されている。そのワイヤ５９は、導体部４８に接続されている。
エミッタ・アノード電極膜７１における、他のダイオード領域ＤＲが配置されている部分と他のトランジスタ領域ＩＲが配置されている部分とが、ワイヤ５９によって接続されている。そのワイヤ５９は、導体部４８に接続されている。
ダイオード領域ＤＲでは、ワイヤ５９は、トランジスタ領域ＩＲとダイオード領域ＤＲとの境界ＢＮから、ｎ−層３の厚さＬＴに相当する距離よりも長い距離ＬＷを隔てたエミッタ・アノード電極膜７１における位置に接続されている（図２９参照）。
なお、これ以外の構成については、図２７および図２８に示す半導体装置の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
上述した半導体装置ＳＥＤでは、実施の形態１１において説明した効果に加えて、次のような効果が得られる。ワイヤ５９が、エミッタ・アノード電極膜７１における、一のトランジスタ領域ＩＲが配置されている部分と、一のダイオード領域ＤＲが配置されている部分とに接続されているとともに、導体部４８に接続されている。
また、ワイヤ５９が、エミッタ・アノード電極膜７１における、他のダイオード領域ＤＲが配置されている部分と、他のトランジスタ領域ＩＲとに接続されているとともに、導体部４８に接続されている。
ＩＧＢＴ（ＴＲ）とダイオードＤＩとには、同時に電流は流れることはない。このため、それぞれのワイヤ５９では、ＩＧＢＴ（ＴＲ）１つ分の電流か、または、ダイオードＤＩ一つ分の電流しか流れない。これにより、たとえば、一つのワイヤに、ＩＧＢＴ（ＴＲ）２つ分の電流が流れる場合と比べると、電流のバランスを図ることができる。
実施の形態１４．
実施の形態１４に係る半導体装置について説明する。ここでは、エミッタ・アノード電極膜における所望の位置にワイヤを接続することができる半導体装置について説明する。
図３４および図３５に示すように、半導体装置ＳＥＤのＲＣ−ＩＧＢＴチップ１における半導体基板２の第１主面２ａには、たとえば、ポリイミド膜８１が形成されている。ポリイミド膜８１には、ワイヤ５１が接続されるべき位置に、エミッタ・アノード電極膜７１を露出する開口部が形成されている。
なお、これ以外の構成については、図２７および図２８に示す半導体装置の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
上述した半導体装置ＳＥＤでは、エミッタ・アノード電極膜７１を覆うようにポリイミド膜８１が形成されている。そのポリイミド膜８１に、エミッタ・アノード電極膜７１を露出する開口部が形成されている。開口部は、ワイヤ５１が接続されるべき位置に形成されている。これにより、トランジスタ領域ＩＲとダイオード領域ＤＲとの境界ＢＮ（図２９参照）から距離ＬＷ離れた位置（図２９参照）に、ワイヤ５１を確実に接続することができる。
なお、各実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
本発明は、電力用の半導体装置に有効に利用される。
ＳＥＤ 半導体装置、１ ＲＣ−ＩＧＢＴチップ、１ａ 第１ＲＣ−ＩＧＢＴチップ、１ｂ 第２ＲＣ−ＩＧＢＴチップ、１ｃ 第１ＲＣ−ＩＧＢＴチップ、１ｄ 第２ＲＣ−ＩＧＢＴチップ、２ 半導体基板、２ａ 第１主面、２ｂ 第２主面、３ ｎ−層、５ アノード層、７ ｐ型不純物層、９ トレンチ、１１ ゲート絶縁膜、１３ トレンチゲート電極、１５ エミッタ層、１７ エミッタ電極膜、１９ コレクタ層、２１ アノード電極膜、２３ カソード層、２５ 裏面電極膜、２７、２９ 外部インピーダンス、３１ ゲートパッド、３３ ガードリング領域、３３ａ 第１外周部、３３ｂ 第２外周部、４１ 配線導体、４３ 第１外部配線、４３ａ 第１外部配線第１部、４３ｂ 第１外部配線第２部、４３ｃ 繋ぎ部、４５ 第２外部配線、４７ はんだ、４８ 導体部、４９ 導体板、５１、５２ａ、５２ｂ、５３、５５、５７、５９ ワイヤ、６１、６３、６５ センス抵抗、７１ エミッタ・アノード電極、８１ ポリイミド膜、ＩＲ ＩＧＢＴ領域、ＤＲ ダイオード領域、ＢＮ 境界、Ｔ１、Ｔ２、ＴＲ、ＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４、ＴＲ５、ＴＲ６、ＴＲ７、ＴＲ８ ＩＧＢＴ、Ｄ１、Ｄ２、ＤＩ、ＤＩ１、ＤＩ２、ＤＩ３、ＤＩ４、ＤＩ５、ＤＩ６、ＤＩ７、ＤＩ８ ダイオード、ＹＰ、ＹＲ 矢印。

Claims (18)

  1. 対向する第１主面および第２主面を有し、前記第１主面に規定された第１素子領域に第１スイッチング素子が形成され、前記第１主面に規定された第２素子領域に第１ダイオード素子が形成された第１半導体チップを含む、半導体チップ部を有し、
    前記第１スイッチング素子は、
    前記第１主面側に形成された第１エミッタ層と、
    前記第２主面側に形成された第１コレクタ層と、
    前記第１主面側に形成された第１ゲート電極と、
    前記第１エミッタ層に接触するように形成された第１電極膜と
    を含み、
    前記第１ダイオード素子は、
    前記第１主面側に形成された第１アノード層と、
    前記第２主面側に形成された第１カソード層と、
    前記第１アノード層に接触するように形成された第２電極膜と
    を含み、
    前記第１スイッチング素子における前記第１電極膜と、前記第１ダイオード素子における前記第２電極膜とは、距離を隔てられており、
    前記第１電極膜と前記第２電極膜とを電気的に接続する部分を含む、インピーダンスを有する配線導体を備えた、半導体装置。
  2. 前記第１電極膜と前記第２電極膜とは、前記距離を隔てられた前記第１電極膜と前記第２電極膜との間に位置する部分のパターンが屈曲する部分を有する態様で形成された、請求項１記載の半導体装置。
  3. 前記第１素子領域および前記第２素子領域を取り囲むように、前記第１半導体チップのの外周に沿って形成されたガードリング領域を備え、
    前記ガードリング領域は、第１方向にそれぞれ延在するとともに、前記第１方向と交差する第２方向に距離を隔てて対向する第１外周部および第２外周部を含み、
    前記第１素子領域は、第１素子領域第１部と第１素子領域第２部とを含み、
    前記第１素子領域第１部には、前記第１スイッチング素子としての第１スイッチング素子第１部が形成され、
    前記第１素子領域第２部には、前記第１スイッチング素子としての第１スイッチング素子第２部が形成され、
    前記第１スイッチング素子第１部は、前記第１電極膜としての第１電極膜第１部を含み、
    前記第１スイッチング素子第２部は、前記第１電極膜としての第１電極膜第２部を含み、
    前記第１電極膜第１部は、前記第１方向に沿って前記第１外周部に対向するように配置され、
    前記第１電極膜第２部は、前記第１方向に沿って前記第２外周部に対向するように配置され、
    前記第１電極膜第１部と前記第１電極膜第２部との間に、前記第２電極膜が配置された、請求項１記載の半導体装置。
  4. 前記第１外周部の前記第１方向の長さを第１長さとし、
    前記第１電極膜第１部の前記第１方向の長さを第２長さとすると、
    前記第２長さは、前記第１長さの３分の２以上に設定された、請求項３記載の半導体装置。
  5. 前記第１素子領域および前記第２素子領域を取り囲むように、前記第１半導体チップのの外周に沿って形成されたガードリング領域を備え、
    前記ガードリング領域は、第１方向にそれぞれ延在するとともに、前記第１方向と交差する第２方向に距離を隔てて対向する第１外周部および第２外周部を含み、
    前記第２素子領域は、第２素子領域第１部と第２素子領域第２部とを含み、
    前記第２素子領域第１部には、前記第１ダイオード素子としての第１ダイオード素子第１部が形成され、
    前記第２素子領域第２部には、前記第１ダイオード素子としての第１ダイオード素子第２部が形成され、
    前記第１ダイオード素子第１部は、前記第２電極膜としての第２電極膜第１部を含み、
    前記第１ダイオード素子第２部は、前記第２電極膜としての第２電極膜第２部を含み、
    前記第２電極膜第１部は、前記第１方向に沿って前記第１外周部に対向するように配置され、
    前記第２電極膜第２部は、前記第１方向に沿って前記第２外周部に対向するように配置され、
    前記第２電極膜第１部と前記第２電極膜第２部との間に、前記第１電極膜が配置された、請求項１記載の半導体装置。
  6. 前記第１素子領域および前記第２素子領域を取り囲むように、前記第１半導体チップのの外周に沿って形成されたガードリング領域を備え、
    前記第２電極膜は前記ガードリング領域には対向しておらず、
    前記第１電極膜が前記ガードリング領域に対向している、請求項１記載の半導体装置。
  7. 前記第１素子領域および前記第２素子領域を取り囲むように、前記第１半導体チップのの外周に沿って形成されたガードリング領域を備え、
    前記第１素子領域は、第１素子領域第３部と第１素子領域第４部とを含み、
    前記第１素子領域第３部には、前記第１スイッチング素子としての第１スイッチング素子第３部が形成され、
    前記第１素子領域第４部には、前記第１スイッチング素子としての第１スイッチング素子第４部が形成され、
    前記第１スイッチング素子第３部は、前記第１電極膜としての第１電極膜第３部を含み、
    前記第１スイッチング素子第４部は、前記第１電極膜としての第１電極膜第４部を含み、
    前記第１電極膜第３部が、前記ガードリング領域と対向している部分の長さを第１長さとし、
    前記第１電極膜第４部が、前記ガードリング領域と対向している部分の長さを第２長さとすると、
    前記第１長さは前記第２長さよりも長く、
    前記第１電極膜第３部の面積は、前記第１電極膜第４部の面積よりも大きく設定された、請求項１記載の半導体装置。
  8. 前記第１素子領域および前記第２素子領域を取り囲むように、前記第１半導体チップのの外周に沿って形成されたガードリング領域を備え、
    前記第２素子領域は、第２素子領域第３部と第２素子領域第４部とを含み、
    前記第２素子領域第３部には、前記第１ダイオード素子としての第１ダイオード素子第３部が形成され、
    前記第２素子領域第４部には、前記第１ダイオード素子としての第１ダイオード素子第４部が形成され、
    前記第１ダイオード素子第３部は、前記第２電極膜としての第２電極膜第３部を含み、
    前記第１ダイオード素子第４部は、前記第２電極膜としての第２電極膜第４部を含み、
    前記第２電極膜第３部が、前記ガードリング領域と対向している部分の長さを第３長さとし、
    前記第２電極膜第４部が、前記ガードリング領域と対向している部分の長さを第４長さとすると、
    前記第３長さは前記第４長さよりも長く、
    前記第２電極膜第３部の面積は、前記第２電極膜第４部の面積よりも大きく設定された、請求項１記載の半導体装置。
  9. 前記第１素子領域は、第１素子領域第５部と第１素子領域第６部とを含み、
    前記第１素子領域第５部には、前記第１スイッチング素子としての第１スイッチング素子第５部が形成され、
    前記第１素子領域第６部には、前記第１スイッチング素子としての第１スイッチング素子第６部が形成され、
    前記第１スイッチング素子第５部は、前記第１電極膜としての第１電極膜第５部を含み、
    前記第１スイッチング素子第６部は、前記第１電極膜としての第１電極膜第６部を含み、
    前記第２素子領域は、第２素子領域第５部と第２素子領域第６部とを含み、
    前記第２素子領域第５部には、前記第１ダイオード素子としての第１ダイオード素子第５部が形成され、
    前記第２素子領域第６部には、前記第１ダイオード素子としての第１ダイオード素子第６部が形成され、
    前記第１ダイオード素子第５部は、前記第２電極膜としての第２電極膜第５部を含み、
    前記第１ダイオード素子第６部は、前記第２電極膜としての第２電極膜第６部を含み、
    前記第１電極膜第５部、前記第１電極膜第６部、前記第２電極膜第５部および前記第２電極膜第６部は、第１方向にそれぞれ延在するとともに、前記第１方向と交差する第２方向に沿って配置され、
    前記配線導体は、
    第１外部配線と、
    前記第２方向に沿って、前記第１電極膜第５部、前記第１電極膜第６部および前記第１外部配線を電気的に接続する第１ワイヤと、
    前記第２方向に沿って、前記第２電極膜第５部、前記第２電極膜第６部および前記第１外部配線を電気的に接続する第２ワイヤと
    を含む、請求項１記載の半導体装置。
  10. 前記第１外部配線は、
    第１外部配線第１部と、
    第１外部配線第２部と、
    前記第１外部配線第１部と前記第１外部配線第２部とを繋ぐ繋ぎ部と
    を含み、
    前記第１ワイヤは前記第１外部配線第１部に接続され、
    前記第２ワイヤは前記第１外部配線第２部に接続された、請求項９記載の半導体装置。
  11. 前記第１外部配線第１部と前記第１外部配線第２部との間にセンス抵抗が接続された、請求項１０記載の半導体装置。
  12. 前記半導体チップ部は、対向する第３主面および第４主面を有し、前記第３主面に規定された第３素子領域に第２スイッチング素子が形成され、前記第３主面に規定された第４素子領域に第２ダイオード素子が形成された第２半導体チップを含み、
    前記第２スイッチング素子は、
    前記第３主面側に形成された第２エミッタ層と、
    前記第４主面側に形成された第２コレクタ層と、
    前記第３主面側に形成された第２ゲート電極と、
    前記第２エミッタ層に接触するように形成された第３電極膜と
    を含み、
    前記第２ダイオード素子は、
    前記第３主面側に形成された第２アノード層と、
    前記第４主面側に形成された第２カソード層と、
    前記第２アノード層に接触するように形成された第４電極膜と
    を含み、
    前記第２スイッチング素子における前記第３電極膜と、前記第２ダイオード素子における前記第４電極膜とは、距離を隔てられており、
    前記第１コレクタ層、前記第１カソード層、前記第２コレクタ層および前記第２カソード層は電気的に接続されており、
    前記配線導体は、第３ワイヤ、第４ワイヤおよび第２外部配線を含み、
    前記第３ワイヤは、前記第１スイッチング素子の前記第１電極膜と、前記第２ダイオード素子の前記第４電極膜と、前記第２外部配線とを電気的に接続し、
    前記第４ワイヤは、前記第１ダイオード素子の前記第２電極膜と、前記第２スイッチング素子の前記第３電極膜と、前記第２外部配線とを電気的に接続する、請求項１記載の半導体装置。
  13. 対向する第１主面および第２主面を有し、前記第１主面に規定された第１素子領域に第１スイッチング素子が形成され、前記第１主面に規定された第２素子領域に第１ダイオード素子が形成された第１半導体チップと、
    対向する第３主面および第４主面を有し、前記第３主面に規定された第３素子領域に第２スイッチング素子が形成され、前記第３主面に規定された第４素子領域に第２ダイオード素子が形成された第２半導体チップと
    を含む、半導体チップ部を有し、
    前記第１スイッチング素子は、
    前記第１主面側に形成された第１エミッタ層と、
    前記第２主面側に形成された第１コレクタ層と、
    前記第１主面側に形成された第１ゲート電極と、
    前記第１エミッタ層に接触するように形成された第１電極膜と
    を含み、
    前記第１ダイオード素子は、
    前記第１主面側に形成された第１アノード層と、
    前記第２主面側に形成された第１カソード層と、
    前記第１アノード層に接触するように形成された第２電極膜と
    を含み、
    前記第２スイッチング素子は、
    前記第３主面側に形成された第２エミッタ層と、
    前記第４主面側に形成された第２コレクタ層と、
    前記第３主面側に形成された第２ゲート電極と、
    前記第２エミッタ層に接触するように形成された第３電極膜と
    を含み、
    前記第２ダイオード素子は、
    前記第３主面側に形成された第２アノード層と、
    前記第４主面側に形成された第２カソード層と、
    前記第２アノード層に接触するように形成された第４電極膜と
    を含み、
    前記第１スイッチング素子における前記第１電極膜と、前記第１ダイオード素子における前記第２電極膜とは、距離を隔てられており、
    前記第２スイッチング素子における前記第３電極膜と、前記第２ダイオード素子における前記第４電極膜とは、距離を隔てられており、
    前記第１コレクタ層と前記第１カソード層とは電気的に接続されており、
    前記第２コレクタ層と前記第２カソード層とは電気的に接続されており、
    前記第１スイッチング素子の前記第１電極膜と、前記第２ダイオード素子の前記第４電極膜とを電気的に接続する第１ワイヤと、
    前記第１ダイオード素子の前記第２電極膜と、前記第２スイッチング素子の前記第３電極膜とを電気的に接続する第２ワイヤと
    を含む配線導体を備えた、半導体装置。
  14. 対向する第１主面および第２主面を有し、前記第１主面に規定された第１素子領域にスイッチング素子が形成され、前記第１主面に規定された第２素子領域にダイオード素子が形成された半導体チップを有し、
    前記スイッチング素子は、
    前記第１主面側に形成されたエミッタ層と、
    前記第２主面側に形成されたコレクタ層と、
    前記第１主面側に形成されたゲート電極と
    を含み、
    前記ダイオード素子は、
    前記第１主面側に形成されたアノード層と、
    前記第２主面側に形成されたカソード層と
    を含み、
    前記エミッタ層および前記アノード層に接触する態様で、前記第１主面を覆うように形成された電極膜と、
    前記電極膜に電気的に接続された配線導体と
    を備え、
    前記配線導体は、前記第１素子領域と前記第２素子領域との境界の直上に位置する前記電極膜の部分から距離を隔てられた位置に接続された、半導体装置。
  15. 前記半導体チップは、前記アノード層と前記カソード層との間に形成され、第１厚さを有する第１導電型の半導体層を含み、
    前記配線導体は、前記境界の直上に位置する前記電極膜の前記部分から、前記距離として、前記第１厚さに相当する距離よりも長い距離を隔てられた位置に接続された、請求項１４記載の半導体装置。
  16. 前記第１素子領域は、第１素子領域第１部と第１素子領域第２部とを含み、
    前記第１素子領域第１部には、前記スイッチング素子としてのスイッチング素子第１部が形成され、
    前記第１素子領域第２部には、前記スイッチング素子としてのスイッチング素子第２部が形成され、
    前記第２素子領域は、第２素子領域第１部と第２素子領域第２部とを含み、
    前記第２素子領域第１部には、前記ダイオード素子としてのダイオード素子第１部が形成され、
    前記第２素子領域第２部には、前記ダイオード素子としてのダイオード素子第２部が形成され、
    前記第１素子領域第１部と前記第１素子領域第２部とは、距離を隔てて配置され、
    前記第２素子領域第１部と前記第２素子領域第２部とは、距離を隔てて配置され、
    前記配線導体は、
    前記第１素子領域第１部の直上に位置する前記電極膜の第１部分と、前記第１素子領域第２部の直上に位置する前記電極膜の第２部分とを電気的に接続する第１ワイヤと、
    前記第２素子領域第１部の直上に位置する前記電極膜の第３部分と、前記第２素子領域第２部の直上に位置する前記電極膜の第４部分とを電気的に接続する第２ワイヤと、
    前記第１ワイヤと前記第２ワイヤとを電気的に接続する第１外部配線と
    を含む、請求項１４記載の半導体装置。
  17. 前記第１素子領域は、第１素子領域第３部と第１素子領域第４部とを含み、
    前記第１素子領域第３部には、前記スイッチング素子としてのスイッチング素子第３部が形成され、
    前記第１素子領域第４部には、前記スイッチング素子としてのスイッチング素子第４部が形成され、
    前記第２素子領域は、第２素子領域第３部と第２素子領域第４部とを含み、
    前記第２素子領域第３部には、前記ダイオード素子としてのダイオード素子第３部が形成され、
    前記第２素子領域第４部には、前記ダイオード素子としてのダイオード素子第４部が形成され、
    前記第１素子領域第３部と前記第１素子領域第４部とは、距離を隔てて配置され、
    前記第２素子領域第３部と前記第２素子領域第４部とは、距離を隔てて配置され、
    前記配線導体は、
    前記第１素子領域第３部の直上に位置する前記電極膜の第５部分と、前記第２素子領域第３部の直上に位置する前記電極膜の第６部分とを電気的に接続する第３ワイヤと、
    前記第１素子領域第４部の直上に位置する前記電極膜の第７部分と、前記第２素子領域第４部の直上に位置する前記電極膜の第８部分とを電気的に接続する第４ワイヤと、
    前記第３ワイヤと前記第４ワイヤとを電気的に接続する第２外部配線と
    を含む、請求項１４記載の半導体装置。
  18. 前記第１主面を覆うように保護膜が形成され、
    前記保護膜には、前記配線導体が接続される箇所に開口部が形成された、請求項１４〜１７のいずれか１項に記載の半導体装置。
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