DE112014007266T5 - Halbleitervorrichtung - Google Patents

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Abstract

Ein IGBT 1 weist eine n-Typ-Driftschicht 5, eine p-Typ-Basisschicht 6 und eine n-Typ-Emitterschicht 7, die auf einer oberen Oberfläche der n-Typ-Driftschicht 5 ausgebildet sind, und eine p-Typ-Kollektorschicht 8, die auf einer unteren Oberfläche der n-Typ-Driftschicht 5 ausgebildet ist, auf. Eine FWD 2 weist die n-Typ-Driftschicht 5, eine p-Typ-Anodenschicht 10, die auf der oberen Oberfläche der n-Typ-Driftschicht 5 ausgebildet ist, und eine n-Typ-Kathodenschicht 11, die auf der unteren Oberfläche der n-Typ-Driftschicht 5 ausgebildet ist, auf. Eine p-Typ-Wanne 12 ist auf der oberen Oberfläche der n-Typ-Driftschicht 5 in einem Verdrahtungsbereich 3 und einem Terminierungsbereich 4 ausgebildet. Eine Verdrahtung 13 ist auf der p-Typ-Wanne 12 in dem Verdrahtungsbereich ausgebildet. Die p-Typ-Wanne 12 weist eine höhere Störstellekonzentration auf und ist tiefer als die p-Typ-Anodenschicht 10. Die p-Typ-Wanne 12 ist nicht direkt über der n-Typ-Kathodenschicht 11 ausgebildet und ist von einem Bereich direkt über der n-Typ-Kathodenschicht 11 getrennt.

Description

  • Gebiet
  • Die vorliegende Erfindung bezieht sich auf einen RC-IGBT, wobei eine FWD (Freilaufdiode) in einem IGBT (Bipolartransistor mit isoliertem Gate) enthalten ist.
  • Hintergrund
  • Verluste in IGBTs oder FWDs, die in Invertern oder Konvertern angeordnet sind, sind Jahr für Jahr reduziert worden. Entsprechend sind Stromdichten von Chips verbessert worden, und Chip-Größen sind reduziert worden. In den letzten Jahren nähern sich jedoch Verluste in IGBTs oder FWDs einem Grenzwert, und eine Entwicklung von Leistungsvorrichtungen, die SiC als ein Ausgangsmaterial verwenden, und eine Entwicklung eines RC-IGBTs, der beides von einer IGBT- und FWD-Leistungsfähigkeit oder dergleichen aufweist, sind ebenfalls in Bearbeitung.
  • Leistungsvorrichtungen, die SiC als das Ausgangsmaterial verwenden, können bei hohen Temperaturen verwendet werden, und es wird auch erwartet, dass sie in der Lage sind, Verluste stark zu reduzieren. Leistungsvorrichtungen, die SiC verwenden, weisen jedoch Probleme wie hohe Preise von SiC-Wafer-Materialien und durch Defekte in dem SiC verursachte Fehler auf, und es wird daher geschätzt, dass es einige Zeit dauern wird, bis die Leistungsvorrichtungen, die SiC verwenden, im Markt weit verbreitet sind.
  • Im Gegensatz dazu können RC-IGBTs durch Kombinieren von IGBTs und FWDs unter Verwendung von Si als dem Ausgangsmaterial, deren Entwicklung bisher vorangetrieben worden ist, implementiert werden. Wenn Strukturen eines IGBT-Bereichs und eines FWD-Bereichs optimiert werden können, ist es möglich, einen RC-IGBT mit einer stabilen Ausbeute unter Verwendung von aktuellen Fertigungsvorrichtungen zu fertigen. Es ist jedoch extrem schwierig, die Strukturen des IGBT-Bereichs und des FWD-Bereichs gleichzeitig zu optimieren und deren jeweilige Verluste an Verluste eines IGBTs und einer FWD anzugleichen, die individuell gefertigt sind.
  • In einer normalen FWD wird eine Technik für ein Verkürzen ihrer Lebensdauer in Si durch eine Pt-Diffusion und Bestrahlung von Elektronenstrahlen eingesetzt, um Erholungsverluste zu reduzieren. Der RC-IGBT weist jedoch ein Problem auf, dass wenn seine Lebensdauer in Si verkürzt ist, ein Gesamtverlust des IGBTs (Summe von EIN-Zeit-Verlusten und Schaltverlusten) erhöht wird.
  • Um Erholungsverluste zu reduzieren, ohne die Lebensdauer in Si zu verkürzen, ist es effektiv, ein Injizieren von Löchern von dem Anodenbereich zu unterdrücken, wenn die FWD vorwärts vorgespannt und eingeschaltet ist. Zu diesem Zweck wird die Konzentration des Anodenbereichs verringert. Da jedoch Löcher auch von der P-Typ-Diffusionsschicht auf der Chip-Oberfläche außer dem Anodenbereich injiziert werden, muss eine Aufmerksamkeit auf die Gestaltung der P-Typ-Diffusionsschicht außer dem Anodenbereich gerichtet werden.
  • Um Erholungsverluste zum Beispiel in dem RC-IGBT zu reduzieren, wird eine Technik +vorgeschlagen, welche keinen rückseitigen n -Bereich, welcher die Kathodenschicht der Diode wird, direkt unter der P-Typ-Basisschicht des IGBTs ausbildet (siehe z.B. PTL 1).
  • Literaturliste
  • Patentliteratur
    • [PTL 1] JP 5-152574 A
  • Zusammenfassung
  • Technisches Problem
  • Eine kleine Signalkontaktstelle für ein Verbinden eines Gates oder einer eingebauten Temperaturmessdiode an eine externe Elektrode über einen Draht und eine Gate-Verdrahtung für ein elektrisches Verbinden eines Gates jeder Zelle an eine Gate-Kontaktstelle sind in einem Verdrahtungsbereich eines Substrats ausgebildet. Weiter ist ein FLR (Feldbegrenzungsring) für ein Aufrechterhalten einer Spannungsfestigkeit in einem Terminierungsbereich an einer äußeren Peripherie des Substrats ausgebildet. Eine p-Typ-Wanne, die eine hohe Störstellenkonzentration und eine größere Tiefe für eine p-Typ-Basisschicht eines IGBTs oder einer p-Typ-Anodenschicht einer FWD aufweist, ist in diesen Bereichen so ausgebildet, dass sie in der Lage ist, die Spannungsfestigkeit aufrechtzuerhalten. Diese p-Typ-Wanne ist elektrisch mit der P-Typ-Basisschicht des IGBTs oder der p-Typ-Anodenschicht der FWD verbunden. Wenn die FWD vorwärts vorgespannt ist, werden Löcher von der p-Typ-Wanne injiziert, und konventionelle RC-IGBTs haben keine ausreichenden Beeinträchtigungsverhinderungswirkungen währen einer Erholung bereitgestellt.
  • Die vorliegende Erfindung ist implementiert worden, um die vorstehend beschriebenen Probleme zu lösen, und es ist eines Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zur Verfügung zu stellen, die in der Lage ist, Erholungsverluste einer FWD zu reduzieren, ohne Verluste eines IGBTs zu erhöhen.
  • Lösung des Problems
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung weist eine Halbleitervorrichtung auf: einen IGBT (Bipolartransistor mit isoliertem Gate), der eine n-Typ-Driftschicht, eine p-Typ-Basisschicht und eine n-Typ-Emitterschicht, die auf einer oberen Oberfläche der n-Typ-Driftschicht ausgebildet ist, und eine p-Typ-Kollektorschicht, die auf einer unteren Oberfläche der n-Typ-Driftschicht ausgebildet ist, aufweist; eine FWD (Freilaufdiode), die die n-Typ-Driftschicht, eine p-Typ-Anodenschicht, die auf der oberen Oberfläche der n-Typ-Driftschicht ausgebildet ist, und eine n-Typ-Kathodenschicht, die auf der unteren Oberfläche der n-Typ-Driftschicht ausgebildet ist, aufweist; eine p-Typ-Wanne, die auf der oberen Oberfläche der n-Typ-Driftschicht in einem Verdrahtungsbereich und einem Terminierungsbereich ausgebildet ist; und eine Verdrahtung, die auf der p-Typ-Wanne in dem Verdrahtungsbereich ausgebildet ist, wobei die p-Typ-Wanne eine höhere Störstellenkonzentration aufweist und tiefer ist als die p-Typ-Anodenschicht und die p-Typ-Wanne nicht direkt über der n-Typ-Kathodenschicht ausgebildet ist und von einem Bereich direkt über der n-Typ-Kathodenschicht getrennt ist.
  • Vorteilhafte Wirkungen der Erfindung
  • In der vorliegenden Erfindung ist die p-Typ-Wanne nicht direkt über der n-Typ-Kathodenschicht ausgebildet und ist von dem Bereich direkt über der n-Typ-Kathodenschicht getrennt. Somit ist es möglich, während die FWD vorwärts vorgespannt und eingeschaltet ist, die Menge an Löchern der n–-Typ-Driftschicht in dem Bereich zu reduzieren, in welchem die FWD ausgebildet ist. Als eine Folge ist es möglich, Erholungsverluste der FWD zu reduzieren, ohne Verluste des IGBTs zu erhöhen.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung darstellt.
  • 2 ist eine Querschnittsansicht entlang I-II in 1.
  • 3 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einem Vergleichsbeispiel darstellt.
  • 4 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung darstellt.
  • 5 ist eine Querschnittsansicht entlang I-II in 4.
  • 6 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung darstellt.
  • 7 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung darstellt.
  • 8 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung darstellt.
  • Beschreibung der Ausführungsformen
  • Eine Halbleitervorrichtung gemäß den Ausführungsformen der vorliegenden Erfindung wird mit Bezug auf die Zeichnungen beschrieben. Die gleichen Komponenten werden durch die gleichen Bezugszeichen gekennzeichnet, und die wiederholte Beschreibung derselben kann weggelassen sein.
  • Erste Ausführungsform
  • 1 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung darstellt. 2 ist eine Querschnittsansicht entlang I-II in 1. Diese Halbleitervorrichtung ist ein RC-IGBT, in welchem ein IGBT (Bipolartransistor mit isoliertem Gate) 1 und eine FWD (Freilaufdiode) 2 auf einem Halbleitersubstrat ausgebildet sind. Zusätzlich zu den Bereichen, die als der IGBT 1 und die FWD 2 fungieren, ist ein Verdrahtungsbereich 3 in dem RC-IGBT vorhanden, und ein Terminierungsbereich 4 ist an der äußeren Peripherie desselben vorhanden.
  • Der IGBT 1 weist eine n–-Typ-Driftschicht 5, eine p-Typ-Basisschicht 6 und eine n+-Typ-Emitterschicht 7, die auf der oberen Oberfläche der n–-Typ-Driftschicht 5 ausgebildet sind, sowie eine p-Typ-Kollektorschicht 8, die auf der unteren Oberfläche der n–-Typ-Driftschicht 5 ausgebildet ist, auf. Eine Kollektor-Elektrode 9 ist mit der p-Typ-Kollektorschicht 8 verbunden. In einer MOS-Struktur auf der oberen Oberflächenseite des IGBTs 1 werden durch Anlegen einer Spannung an das Gate Elektronen durch einen Kanal an die n–-Typ-Driftschicht 5 bereitgestellt.
  • Die FWD 2 weist die n–-Typ-Driftschicht 5, eine p-Typ-Anodenschicht 10, die auf der oberen Oberfläche der n–-Typ-Driftschicht 5 ausgebildet ist, und eine n-Typ-Kathodenschicht 11, die auf der unteren Oberfläche der n–-Typ-Driftschicht 5 ausgebildet ist, auf.
  • Eine p-Typ-Wanne 12 ist auf der oberen Oberfläche der n–-Typ-Driftschicht 5 so ausgebildet, dass eine Spannungsfestigkeit in dem Verdrahtungsbereich 3 und dem Terminierungsbereich 4 aufrechterhalten wird. In dem Verdrahtungsbereich sind eine Gate-Verdrahtung 13 und eine Gate-Kontaktstelle 14 auf der p-Typ-Wanne 12 als Verdrahtung ausgebildet. Die Gate-Verdrahtung 13 verbindet elektrisch die Gate-Kontaktstelle 14 und das Gate jeder Zelle. Der Verdrahtungsbereich ist auch mit einer kleinen Signalkontaktstelle (nicht gezeigt) versehen, um eine Temperaturmessdiode, die in dem IGBT 1 eingebaut ist, über einen Draht mit einer externen Elektrode zu verbinden. Weiter ist ein FLR (Feldbegrenzungsring) in dem Terminierungsbereich ausgebildet, um die Spannungsfestigkeit aufrechtzuerhalten. Diese Verdrahtungen erzeugen keine Inversionsschicht in der p-Typ-Wanne 12, anders als die Gate-Elektrode, die einen Inversionsbereich erzeugt.
  • Die p-Typ-Wanne 12 weist eine höhere Störstellenkonzentration auf und ist tiefer als die p-Typ-Anodenschicht 10. Die p-Typ-Wanne 12 ist nicht direkt über der n-Typ-Kathodenschicht 11 ausgebildet sondern ist von dem Bereich direkt über der n-Typ-Kathodenschicht 11 getrennt.
  • Als Nächstes werden Wirkungen der vorliegenden Ausführungsform im Vergleich mit einem Vergleichsbeispiel beschrieben. 3 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einem Vergleichsbeispiel darstellt. In dem Vergleichsbeispiel ist ein Teil der p-Typ-Wanne 12 direkt über der n-Typ-Kathodenschicht 11 ausgebildet. Aus diesem Grund werden, wenn die FWD 2 vorwärts vorgespannt ist, Löcher von der p-Typ-Wanne 12 in den Bereich injiziert, in welchem die FWD 2 ausgebildet ist, was bewirkt, dass die Beeinträchtigungsverhinderungswirkung während einer Erholung unzureichend wird.
  • Andererseits ist in der vorliegenden Ausführungsform die p-Typ-Wanne 12 nicht direkt über der n-Typ-Kathodenschicht 11 ausgebildet und ist von dem Bereich direkt über der n-Typ-Kathodenschicht 11 getrennt. Somit ist es möglich, während die FWD 2 vorwärts vorgespannt und eingeschaltet ist, die Menge an Löchern der n–-Typ-Driftschicht 5 in dem Bereich, in welchem die FWD 2 ausgebildet ist, zu reduzieren. Als eine Folge ist es möglich, Erholungsverluste der FWD zu reduzieren, ohne Verluste des IGBTs zu erhöhen.
  • In Betracht ziehend, dass Löcher, die von der p-Typ-Wanne 12 auf der oberen Oberfläche injiziert werden, in Richtung der n-Typ-Kathodenschicht 11 auf der unteren Oberfläche bei 45 Grad diagonal nach unten diffundieren, ist die p-Typ-Wanne 12 bevorzugt von dem Bereich direkt über der n-Typ-Kathodenschicht 11 mindestens durch eine Dicke der n–-Typ-Driftschicht 5 getrennt, um Erholungsverluste der FWD 2 zu reduzieren (w ≥ t in 2).
  • Weiter ist bevorzugt, dass die n+-Typ-Emitterschicht 7 nicht in dem Bereich der FWD 2 ausgebildet ist und die p-Typ-Basisschicht 6 und die p-Typ-Anodenschicht 10 die gleiche Tiefe und Konzentration aufweisen. Einfach abhängig davon, ob die n+-Typ-Emitterschicht 7 ausgebildet ist oder nicht, können der IGBT 1 und die FWD 2 getrennt voneinander ausgebildet werden. Weiter ist es möglich, wenn eine obere Oberflächenstruktur des RC-IGBTs ausgebildet wird, die Anzahl von Schritten durch Angleichen der Wafer-Prozesse des IGBTs 1 und der FWD 2 zu reduzieren und den RC-IGBT zu geringen Kosten und mit einer hohen Leistungsfähigkeit zu fertigen.
  • Zweite Ausführungsform
  • 4 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung darstellt. 5 ist eine Querschnittsansicht entlang I-II in 4. Eine Mehrzahl von Trench-Gates 15 ist ausgebildet. Der IGBT 1 ist in einem Bereich zwischen dem Verdrahtungsbereich 3 und dem Terminierungsbereich 4 sowie der FWD 2 ausgebildet. Durch Ausbilden des IGBTs 1 in der Nähe des Verdrahtungsbereichs 3 und des Terminierungsbereichs 4 ist es möglich, Erholungsverluste der FWD 2 zu reduzieren, ohne eine wirksame Fläche der Elemente zu reduzieren (die Gesamtfläche des ansteuerbaren IGBTs 1 und der FWD 2).
  • Dritte Ausführungsform
  • 6 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung darstellt. Der IGBT 1 und die FWD 2 sind wiederholt in einem bestimmten Abstand innerhalb eines Bereichs ausgebildet, der in der Draufsicht durch die Gate-Verdrahtung 13 umgeben ist. Der IGBT 1 und die FWD 2 innerhalb des RC-IGBTs erzeugen Wärme, wenn ein Strom daran angelegt wird. Eine maximale Nenntemperatur der Elemente ist allgemein 150 bis 175°C, und es ist notwendig, eine Abstrahllamelle, die die untere Oberfläche des RC-IGBTs berührt, unter Verwendung von Luft oder Wasser zu kühlen, um die Temperatur der erwärmten Elemente zu verringern. Bei einer normalen Verwendung treten ein Zeitraum, in welchem ein Strom durch den IGBT 1 fließt, und ein Zeitraum, in welchem ein Strom durch die FWD 2 fließt, abwechselnd auf, und es besteht ein Unterschied zwischen Zeiten, zu denen Temperaturen des IGBTs 1 und der FWD 2 einen Höchstwert erreichen. Somit ist es durch wiederholtes Ausbilden des IGBTs 1 und der FWD 2 in einem bestimmten Abstand möglich, Wärme, die während des Ansteuerns entweder des IGBTs 1 oder der FWD 2 erzeugt wird, zu ermöglichen, zu einer Abstrahllamelle des anderen Bereichs zu entweichen und die Temperaturen der Elemente wirksam zu verringern. Weiter ist es möglich, die Größe des Chips entsprechend zu reduzieren und den Kühlmechanismus zu vereinfachen und dadurch die Kosten der Elemente und eines Inverters, der die Elemente beinhaltet, zu reduzieren.
  • Vierte Ausführungsform
  • 7 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform ist die p-Typ-Wanne 12 tiefer und weist eine geringere Störstellenkonzentration auf als die p-Typ-Anodenschicht 10. Somit ist es möglich, selbst wenn die FWD 2 in der Nähe der p-Typ-Wanne 12 ausgebildet ist, die Menge von Löchern, die während eines Ansteuerns der FWD 2 von der p-Typ-Wanne 12 injiziert werden, zu reduzieren und Erholungsverluste der FWD 2 zu reduzieren.
  • Fünfte Ausführungsform
  • 8 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform weist die p-Typ-Wanne 12 die gleiche Störstellenkonzentration und die gleiche Tiefe auf wie diejenigen der p-Typ-Anodenschicht 10. Somit ist es möglich, selbst wenn die FWD 2 in der Nähe der p-Typ-Wanne 12 ausgebildet ist, die Menge von Löchern, die während eines Ansteuerns der FWD 2 von der p-Typ-Wanne 12 injiziert werden, zu reduzieren und Erholungsverluste der FWD 2 zu reduzieren.
  • Weiter werden die p-Typ-Wanne 12 und die p-Typ-Anodenschicht 10 durch gleichzeitiges Injizieren und Diffundieren von P-Typ-Störstellen ausgebildet. Auf diese Weise ist es möglich, die Anzahl von Schritten in einem Wafer-Prozess zu reduzieren und den RC-IGBT zu geringen Kosten und mit einer hohen Leistungsfähigkeit zu fertigen.
  • Es ist zu beachten, dass das Halbleitersubstrat nicht auf ein aus Silizium gebildetes beschränkt ist sondern auch aus einem Halbleiter mit breiter Bandlücke gebildet sein kann, der eine breitere Bandlücke aufweist als Silizium. Beispiele für den Halbleiter mit breiter Bandlücke schließen Siliziumkarbid, Galliumnitrid-basierte Materialien oder Diamant ein. Eine Halbleitervorrichtung, die aus einem solchen Halbleiter mit breiter Bandlücke gebildet ist, weist eine hohe Spannungsfestigkeit und eine hohe zulässige Stromdichte auf und kann dadurch verkleinert werden. Ein Verwenden dieser verkleinerten Vorrichtung ermöglicht auch, dass ein Halbleitermodul, das diese Vorrichtung beinhaltet, verkleinert wird. Weiter kann, da die Elemente eine hohe Hitzebeständigkeit aufweisen, die Abstrahllamelle des Kühlkörpers verkleinert werden, das wassergekühlte System kann durch ein luftgekühltes System ersetzt werden, was ermöglicht, das Halbleitermodul weiter zu verkleinern. Weiter ist es möglich, da Leistungsverluste des Elements reduziert werden und die Elemente eine hohe Effizienz aufweisen, eine Effizienz des Halbleitermoduls zu verbessern.
  • Bezugszeichenliste
    • 1 IGBT, 2 FWD, 3 Verdrahtungsbereich, 4 Terminierungsbereich, 5 n–-Typ-Driftschicht, 6 p-Typ-Basisschicht, 7 n+-Typ-Emitterschicht, 8 p-Typ-Kollektorschicht, 10 p-Typ-Anodenschicht, 11 n-Typ-Kathodenschicht, 12 p-Typ-Wanne, 13 Gate-Verdrahtung

Claims (8)

  1. Halbleitervorrichtung, aufweisend: einen IGBT (Bipolartransistor mit isoliertem Gate), der eine n-Typ-Driftschicht, eine p-Typ-Basisschicht und eine n-Typ-Emitterschicht, die auf einer oberen Oberfläche der n-Typ-Driftschicht ausgebildet sind, und eine p-Typ-Kollektorschicht, die auf einer unteren Oberfläche der n-Typ-Driftschicht ausgebildet ist, aufweist; eine FWD (Freilaufdiode), die die n-Typ-Driftschicht, eine p-Typ-Anodenschicht, die auf der oberen Oberfläche der n-Typ-Driftschicht ausgebildet ist, und eine n-Typ-Kathodenschicht, die auf der unteren Oberfläche der n-Typ-Driftschicht ausgebildet ist, aufweist; eine p-Typ-Wanne, die auf der oberen Oberfläche der n-Typ-Driftschicht in einem Verdrahtungsbereich und einem Terminierungsbereich ausgebildet ist; und eine Verdrahtung, die auf der p-Typ-Wanne in dem Verdrahtungsbereich ausgebildet ist; wobei die p-Typ-Wanne eine höhere Störstellenkonzentration aufweist und tiefer ist als die p-Typ-Anodenschicht, und die p-Typ-Wanne nicht direkt über der n-Typ-Kathodenschicht ausgebildet ist und von einem Bereich direkt über der n-Typ-Kathodenschicht getrennt ist.
  2. Halbleitervorrichtung gemäß Anspruch 1, wobei die p-Typ-Wanne von dem Bereich direkt über der n-Typ-Kathodenschicht durch mindestens eine Dicke der n-Typ-Driftschicht getrennt ist.
  3. Halbleitervorrichtung gemäß Anspruch 1 oder 2, wobei die n-Typ-Emitterschicht nicht in einem Bereich der FWD ausgebildet ist, und die p-Typ-Basisschicht und die p-Typ-Anodenschicht die gleiche Tiefe und Konzentration aufweisen.
  4. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 3, wobei der IGBT in einem Bereich zwischen dem Verdrahtungsbereich und dem Terminierungsbereich und der FWD ausgebildet ist.
  5. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 4, wobei der IGBT und die FWD in einer Draufsicht wiederholt in einem bestimmten Abstand ausgebildet sind.
  6. Halbleitervorrichtung, aufweisend: einen IGBT, der eine n-Typ-Driftschicht, eine p-Typ-Basisschicht und eine n-Typ-Emitterschicht, die auf einer oberen Oberfläche der n-Typ-Driftschicht ausgebildet sind, und eine p-Typ-Kollektorschicht, die auf einer unteren Oberfläche der n-Typ-Driftschicht ausgebildet ist, aufweist; eine FWD, die die n-Typ-Driftschicht, eine p-Typ-Anodenschicht, die auf der oberen Oberfläche der n-Typ-Driftschicht ausgebildet ist, und eine n-Typ-Kathodenschicht, die auf der unteren Oberfläche der n-Typ-Driftschicht ausgebildet ist, aufweist; eine p-Typ-Wanne, die auf der oberen Oberfläche der n-Typ-Driftschicht in einem Verdrahtungsbereich und einem Terminierungsbereich ausgebildet ist; und eine Verdrahtung, die auf der p-Typ-Wanne in dem Verdrahtungsbereich ausgebildet ist; wobei die p-Typ-Wanne tiefer ist und eine geringere Störstellenkonzentration aufweist als die p-Typ-Anodenschicht.
  7. Halbleitervorrichtung, aufweisend: einen IGBT, der eine n-Typ-Driftschicht, eine p-Typ-Basisschicht und eine n-Typ-Emitterschicht, die auf einer oberen Oberfläche der n-Typ-Driftschicht ausgebildet sind, und eine p-Typ-Kollektorschicht, die auf einer unteren Oberfläche der n-Typ-Driftschicht ausgebildet ist, aufweist; eine FWD, die die n-Typ-Driftschicht, eine p-Typ-Anodenschicht, die auf der oberen Oberfläche der n-Typ-Driftschicht ausgebildet ist, und eine n-Typ-Kathodenschicht, die auf der unteren Oberfläche der n-Typ-Driftschicht ausgebildet ist, aufweist; eine p-Typ-Wanne, die auf der oberen Oberfläche der n-Typ-Driftschicht in einem Verdrahtungsbereich und einem Terminierungsbereich ausgebildet ist; und eine Verdrahtung, die auf der p-Typ-Wanne in dem Verdrahtungsbereich ausgebildet ist; wobei die p-Typ-Wanne die gleiche Störstellenkonzentration und die gleiche Tiefe aufweist wie diejenigen der p-Typ-Anodenschicht.
  8. Halbleitervorrichtung gemäß Anspruch 7, wobei die p-Typ-Wanne und die p-Typ-Anodenschicht durch gleichzeitiges Injizieren und Diffundieren von P-Typ-Störstellen ausgebildet werden.
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