DE102014223793A1 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung Download PDF

Info

Publication number
DE102014223793A1
DE102014223793A1 DE102014223793.9A DE102014223793A DE102014223793A1 DE 102014223793 A1 DE102014223793 A1 DE 102014223793A1 DE 102014223793 A DE102014223793 A DE 102014223793A DE 102014223793 A1 DE102014223793 A1 DE 102014223793A1
Authority
DE
Germany
Prior art keywords
layer
emitter
semiconductor device
collector
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102014223793.9A
Other languages
English (en)
Inventor
c/o Mitsubishi Electric Corporat Takahashi Tetsuo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE102014223793A1 publication Critical patent/DE102014223793A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
    • H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
    • H01L27/0664—Vertical bipolar transistor in combination with diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Bei dem rückwärtsleitenden IGBT gemäß der vorliegenden Erfindung umgibt eine n-Pufferschicht (14) eine p-Kollektorschicht (11), und eine p-Trennschicht (15) umgibt eine n-Kathodenschicht (12). Die n-Pufferschicht (14) trennt die p-Kollektorschicht (11) und die p-Trennschicht (16) voneinander, und die p-Trennschicht (15) trennt die n-Kathodenschicht (12) und die n-Pufferschicht (14) voneinander. Deshalb macht es die vorliegende Erfindung möglich, Snapback zu reduzieren.

Description

  • Die vorliegende Erfindung betrifft einen rückwärtsleitenden IGBT (RC-IGBT: Reverse-Conducting Insulated Gate Bipolar Transistor), der die Eigenschaften eines IGBT und einer Diode in einer Struktur abbildet, und insbesondere eine Halbleitervorrichtung, welche Snapback reduzieren kann.
  • Im Allgemeinen müssen Leistungsvorrichtungen verschiedene Anforderungen erfüllen, wie beispielsweise eine Spannungsfestigkeit, eine Garantie eines Sicherheitsbetriebsbereichs zum Verhindern der Zerstörung eines Elements während des Betriebs und dergleichen, und eine der wichtigsten Anforderungen sind geringe Verluste. Geringe Verluste der Leistungsvorrichtungen haben Effekte wie beispielsweise eine Größenreduzierung, eine Gewichtsreduzierung und dergleichen der Vorrichtung und führen im weiteren Sinn zur Berücksichtigung der Umwelt durch eine Reduzierung des Energieverbrauchs. Außerdem wird eine Realisierung dieser Eigenschaften mit so geringen Kosten wie möglich gefordert. Als eine Maßnahme zum Lösen dieses Problems wird ein rückwärtsleitender IGBT vorgeschlagen, der Eigenschaften eines IGBT und einer Diode in einer Struktur abbildet.
  • Der rückwärtsleitende IGBT ist zum Beispiel auf den Seiten 133 bis 136 von ISPSD2004 veranschaulicht. Bei einem normalen IGBT ist nur eine p+-Kollektorschicht auf einer rückwärtigen Oberfläche ausgebildet, aber bei dem rückwärtsleitenden IGBT sind eine p+-Kollektorschicht und eine n+-Kathodenschicht auf einer rückwärtigen Oberfläche ausgebildet. Idealerweise kann der rückwärtsleitende IGBT zwei Effekte eines IGBT und einer Diode in einer Struktur erzielen.
  • Dieser rückwärtsleitende IGBT hat jedoch einige technische Probleme. Eines von ihnen ist Snapback während des Leitens. Um eine niedrige Vorwärtsspannung aufrechtzuerhalten, ist es notwendig, dass ein p-n-Übergang, der aus der p+-Kollektorschicht und einer n–-Driftschicht gebildet ist, in Vorwärtsrichtung vorgespannt ist und ein positives Loch von der p+-Kollektorschicht injiziert wird. Wegen des Vorhandenseins der n+-Kathodenschicht fließt jedoch ein von einer Emitterelektrode fließender Elektronenstrom zur n+-Kathodenschicht und es gibt ein Problem, dass, bis dieser Übergang eingeschaltet wird, Snapback auftritt, während keine Leitfähigkeitsmodulation stattfindet und eine Einschaltspannung hoch wird. Ein Problem der gleichen Natur tritt auch während eines FWD-Betriebs mit einem Stromfluss in einer entgegengesetzten Richtung auf. Falls eine Gate-Spannung positiv wird und ein N-Kanal-MOSFET-Kanal in einen angereicherten Zustand gelangt, fließt der Elektronenstrom zur Kanalseite und es tritt ein ähnliches Snapback-Phänomen auf, was zu einer Erhöhung der Verluste führt.
  • Als Reaktion auf diese Probleme ist auf den Seiten 283 bis 286 von ISPSD2009 eine Struktur gezeigt, bei welcher eine örtlich weite p+-Kollektorschicht gebildet ist und zuerst ein IGBT-Betriebsabschnitt gebildet ist. Außerdem ist auf den Seiten 161 bis 164 von ISPSD2007 eine Struktur gezeigt, bei welcher eine n+-Kathodenschicht von einer p-Trennschicht umgeben ist und ein Oxidfilm in einer Grenze zu einer Rückelektrode eingebettet ist. Beide haben einen Effekt des Unterdrückens von Snapback in einer Betriebsrichtung eines IGBT. Die erstgenannte Struktur hat jedoch ein Problem einer Vergrößerung einer Chipfläche, und die letztgenannte Struktur hat ein Problem eines Anstiegs einer Widerstandswärme der Rückelektrode und dergleichen.
  • Ein weiteres Problem des rückwärtsleitenden IGBT ist ein Anstieg eines Erholungsstroms während des FWD-Betriebs. Bei dem rückwärtsleitenden IGBT gibt es eine Trade-off-Beziehung in einem Teil der Eigenschaften des IGBT-Betriebs und des FWD-Betriebs. Somit ist es bei Berücksichtigung des Gleichgewichts schwierig, den Erholungsstrom zu verringern. Um dieses Problem zu lösen, gibt es Verfahren eines deutlichen Verringerns der Konzentration einer p-Basisschicht, einer Makroanordnung des IGBT/FWD, einer lokalen Lebensdauersteuerung und dergleichen (vgl. z. B. JP 2005-101514 A , JP 2005-317751 A , JP 2007-134625 A und JP 2008-053648 A ). Es gibt jedoch ein Trade-off-Problem wie beispielsweise ein verringertes Widerstandsmaß, eine Verschlechterung der Flächeneffizienz und dergleichen, und es wurde keine ausreichende Verbesserung erzielt.
  • Bei dem herkömmlichen rückwärtsleitenden IGBT gab es ein Problem eines Anstiegs einer Vorwärtsspannung durch Snapback während des IGBT/FWD-Betriebs und einen Anstieg des Ruhestromverlustes.
  • In Anbetracht der oben beschriebenen Probleme ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung vorzusehen, die Snapback reduzieren kann.
  • Diese Aufgabe wird gelöst durch die Lehre der unabhängigen Ansprüche. Besonders bevorzugte Ausgestaltungen der Erfindung sind in den Unteransprüchen definiert.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung enthält: eine n-Driftschicht, eine p-Basisschicht in einem Kanalbereich auf der n-Driftschicht; eine n-Emitterschicht auf der p-Basisschicht; eine Gate-Grabenelektrode, die die p-Basisschicht und die n-Emitterschicht durchdringt und mit der p-Basisschicht und der n-Emitterschicht durch einen Gate-Isolierfilm in Kontakt steht; eine p-Anodenschicht in einem Bereich außer dem Kanalbereich auf der n-Driftschicht; eine mit der n-Emitterschicht und der p-Anodenschicht verbundene Emitter-Elektrode; eine p-Kollektorschicht unter der n-Driftschicht; eine n-Kathodenschicht unter der n-Driftschicht; eine mit der p-Kollektorschicht und der n-Kathodenschicht verbundene Kollektorelektrode; eine die p-Kollektorschicht umgebende n-Pufferschicht; und eine die n-Kathodenschicht umgebende p-Trennschicht, wobei die n-Pufferschicht die p-Kollektorschicht und die p-Trennschicht voneinander trennt, und die p-Trennschicht die n-Kathodenschicht und die n-Pufferschicht voneinander trennt.
  • Bei dem rückwärtsleitenden IGBT gemäß der vorliegenden Erfindung umgibt eine n-Pufferschicht eine p-Kollektorschicht. Eine p-Trennschicht umgibt eine n-Kathodenschicht. Die n-Pufferschicht trennt die p-Kollektorschicht und die p-Trennschicht voneinander. Die p-Trennschicht trennt die n-Kathodenschicht und die n-Pufferschicht voneinander. Deshalb macht es die vorliegende Erfindung möglich, Snapback zu reduzieren.
  • Obige und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden Beschreibung der vorliegenden Erfindung in Zusammenhang mit den beiliegenden Zeichnungen besser verständlich. Darin zeigen:
  • 1 eine Schnittansicht einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel 1 der vorliegenden Erfindung;
  • 2 ein Diagramm, das eine Störstellenkonzentrationsverteilung entlang Linie A-A' in 1 zeigt;
  • 3 ein Diagramm, das die Störstellenkonzentrationsverteilung entlang Linie B-B' in 1 zeigt;
  • 4 eine Draufsicht einer Halbleitervorrichtung gemäß dem Ausführungsbeispiel 1 der vorliegenden Erfindung;
  • 5 bis 13 Schnittansichten, die einen Herstellungsprozess der Halbleitervorrichtung gemäß dem Ausführungsbeispiel 1 in der vorliegenden Erfindung veranschaulichen;
  • 14 ein Diagramm, das einen Unterschied der Turn-off-Signalform des IGBT zwischen dem Fall, wenn die p+-Kollektorschicht direkt unter der p-Anodenschicht angeordnet ist, und dem Fall, wenn die n+-Kathodenschicht direkt unter der p-Anodenschicht angeordnet ist, zeigt;
  • 15 ein Diagramm, das einen Unterschied in der Turn-off-Signalform des IGBT entsprechend einer Größenbeziehung zwischen der Breite Wp der p+-Kollektorschicht und der Breite Wn der n+-Kathodenschicht zeigt;
  • 16 eine Draufsicht einer Variante 1 der Halbleitervorrichtung gemäß dem Ausführungsbeispiel 1 der vorliegenden Erfindung;
  • 17 eine Draufsicht einer Variante 2 der Halbleitervorrichtung gemäß dem Ausführungsbeispiel 1 der vorliegenden Erfindung;
  • 18 eine Schnittansicht einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel 2 der vorliegenden Erfindung;
  • 19 eine Schnittansicht einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel 3 der vorliegenden Erfindung;
  • 20 eine Schnittansicht einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel 4 der vorliegenden Erfindung;
  • 21 eine Draufsicht einer Halbleitervorrichtung gemäß dem Ausführungsbeispiel 4 der vorliegenden Erfindung;
  • 22 eine Schnittansicht einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel 5 der vorliegenden Erfindung;
  • 23 eine Schnittansicht einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel 6 der vorliegenden Erfindung;
  • 24 eine Schnittansicht einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel 7 der vorliegenden Erfindung;
  • 25 eine Draufsicht einer Halbleitervorrichtung gemäß dem Ausführungsbeispiel 7 der vorliegenden Erfindung;
  • 26 eine Schnittansicht einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel 8 der vorliegenden Erfindung;
  • 27 eine Schnittansicht einer Variante einer Halbleitervorrichtung gemäß dem Ausführungsbeispiel 8 der vorliegenden Erfindung;
  • 28 eine Schnittansicht einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel 9 der vorliegenden Erfindung;
  • 29 eine Draufsicht einer Halbleitervorrichtung gemäß dem Ausführungsbeispiel 9 der vorliegenden Erfindung; und
  • 30 eine Schnittansicht einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel 10 der vorliegenden Erfindung.
  • Bezug nehmend auf die Zeichnungen werden nun verschiedene Ausführungsbeispiele von Halbleitervorrichtungen gemäß der vorliegenden Erfindung beschrieben. Gleiche Komponenten sind dabei mit den gleichen Bezugsziffern gekennzeichnet und auf ihre wiederholte Beschreibung wird verzichtet.
  • Ausführungsbeispiel 1
  • 1 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel 1 der vorliegenden Erfindung. In einem Kanalbereich auf einer n-Driftschicht 1 ist eine p-Basisschicht 2 vorgesehen. Auf der p-Basisschicht 2 sind eine n+-Emitterschicht 3 und eine p+-Kontaktschicht 4 vorgesehen. Eine Gate-Grabenelektrode 5 aus Polysilizium durchdringt die p-Basisschicht 2 und die n+-Emitterschicht 3 und steht durch einen Gate-Isolierfilm 6 mit diesen Schichten in Kontakt.
  • In einem Bereich außer diesem Kanalbereich ist auf der n-Driftschicht 1 eine p-Anodenschicht 7 vorgesehen. Eine Störstellenkonzentration (= Dotierungskonzentration) der p-Anodenschicht 7 ist niedriger als die Störstellenkonzentration der p-Basisschicht 2. In der p-Anodenschicht 7 ist die p+-Kontaktschicht 4 nicht ausgebildet.
  • Zwischen der n-Driftschicht 1 und der p-Basisschicht 2 ist eine n-Trägerspeicherschicht 8 vorgesehen. Die n-Trägerspeicherschicht 8 ist auch unter der p-Anodenschicht 7 vorgesehen. Eine Emitterelektrode 9 ist mit der n+-Emitterschicht 3, der p+-Kontaktschicht 4 und der p-Anodenschicht 7 verbunden. Die Gate-Grabenelektrode 5 und die Emitterelektrode 9 sind durch einen Zwischenschicht-Isolierfilm 10 getrennt.
  • Unter der n-Driftschicht 1 sind eine p+-Kollektorschicht 11 und eine n+-Kathodenschicht 12 vorgesehen. Eine Kollektorelektrode 13 ist mit der p+-Kollektorschicht 11 und der n+-Kathodenschicht 12 verbunden. Eine n+-Pufferschicht 14 umgibt die p+-Kollektorschicht 11, und eine p-Trennschicht 15 umgibt die n+-Kathodenschicht 12. Die n+-Pufferschicht 14 hat einen n-Pufferschicht-Grenzabschnitt mit hohem Widerstand 16, der die p+-Kollektorschicht 11 von der p+-Trennschicht 15 trennt. Die p-Trennschicht 15 hat einen p-Trennschicht-Grenzabschnitt mit hohem Widerstand 17, der die n+-Kathodenschicht 12 von der n+-Pufferschicht 14 trennt.
  • Zwischen dem Kanalbereich und der p-Anodenschicht 7 ist auf der n-Driftschicht 1 ein Floating-Bereich 18 vorgesehen, der nicht mit der Emitterelektrode 9 verbunden ist. Eine Dummy-Gate-Grabenelektrode 19 und ein Dummy-Gate-Isolierfilm 20, die mit der Emitterelektrode 9 verbunden sind und aus Polysilizium bestehen, trennen einen Kanalbereich und die p-Anodenschicht 7 von dem Floating-Bereich 18. Die p-Anodenschicht 7 ist von der Dummy-Gate-Grabenelektrode 19 und dem Dummy-Gate-Isolierfilm 20 umgeben.
  • Direkt unter der p-Anodenschicht 7 ist die n+-Kathodenschicht 12 angeordnet, die für einen FWD-Betrieb erforderlich ist. Ein Verhältnis einer Breite der p+-Kollektorschicht 11, die während eines IGBT-Betriebs als ein Kollektor arbeitet, zu einer Zellenbreite ist größer als ein Verhältnis der Breite der n+-Kathodenschicht 12, die während des FWD-Betriebs als eine Kathode arbeitet, zur Zellenbreite (d. h. es gilt Wp/(Wn + Wp) > Wn/(Wn + Wp)).
  • Ein N-Kanal-MOSFET ist aus der n-Driftschicht 1, der n-Trägerspeicherschicht 8, der p-Basisschicht 2, der n+-Emitterschicht 3, dem Gate-Isolierfilm 6 und der Gate-Grabenelektrode 5 gebildet. Eine FWD ist aus der p-Anodenschicht 7 und der n-Trägerspeicherschicht 8 gebildet. Der MOSFET und die FWD sind zur n-Driftschicht 1 parallel geschaltet.
  • Nachfolgend wird eine Konfiguration zum Erhöhen eines Widerstandes des n-Pufferschicht-Grenzabschnitts 16 und des p-Trennschicht-Grenzabschnitts 17 beschrieben. Insbesondere werden die Gesamtkonzentration und die Oberflächenkonzentration der beiden verringert, ein Diffusionswiderstand und ein Kontaktwiderstand erhöht, und eine Breite Wsn des n-Pufferschicht-Grenzabschnitts 16 und eine Breite Wsp des p-Trennschicht-Grenzabschnitts 17 schmal ausgebildet.
  • 2 ist ein Diagramm, das eine Störstellenkonzentrationsverteilung entlang Linie A-A' in 1 zeigt. 3 ist ein Diagramm, das die Störstellenkonzentrationsverteilung entlang einer Linie B-B' in 1 zeigt. Eine Störstellenspitzenkonzentration des n-Pufferschicht-Grenzabschnitts 16 und des p-Trennschicht-Grenzabschnitts 17 sind an einer Position tiefer als eine Diffusionstiefe der p+-Kollektorschicht 11 oder der n+-Kathodenschicht 12 ausgebildet. Das heißt, in einem Bereich zwischen der p+-Kollektorschicht 11 und der n+-Kathodenschicht 12 ist die Störstellenkonzentration an den Oberflächen der n+-Pufferschicht 14 und der p-Trennschicht 15 in Kontakt mit der Kollektorelektrode 13 geringer als die Spitzenkonzentration dieser beiden. Deshalb wird die Störstellenkonzentration des n-Pufferschicht-Grenzabschnitts 16 und des p-Trennschicht-Grenzabschnitts 17 niedriger, wenn sie nahe zur Kollektorelektrode 13 auf der rückwärtigen Oberfläche kommen, wird die Oberflächenkonzentration der beiden vermindert und wird der Widerstand erhöht.
  • Außerdem nutzt der n-Pufferschicht-Grenzabschnitt 16 einen lateralen Diffusionsbereich der n+-Pufferschicht 14 und nutzt der p-Trennschicht-Grenzabschnitt 17 den lateralen Diffusionsbereich der p-Trennschicht 15, um so die Konzentration niedrig zu halten. Deshalb sind die Breite Wsn und die Breite Wsp vorzugsweise auf eine laterale Diffusionsbreite eingestellt. Falls eine Tiefe der p+-Kollektorschicht 11 auf minimal etwa 0,3 μm eingestellt ist, muss die Tiefe der n+-Pufferschicht 14 etwa 0,7 bis 1,5 μm betragen. Da eine Diffusionsbreite in einer lateralen Richtung eine niedrigere Rate als die Diffusionsbreite in einer vertikalen Richtung hat, falls ihr Wert auf einen allgemeinen Wert von 0,75 angenommen wird, muss die Breite des n-Pufferschicht-Grenzabschnitts 16 etwa 0,5 bis 1,1 μm betragen. Angenommen dies gilt auch für die Beziehung zwischen der n+-Kathodenschicht 12 und der p-Trennschicht 15, beträgt ein Abstand zwischen der p+-Kollektorschicht 11 und der n+-Kathodenschicht 12 bevorzugt etwa 1,0 bis 2,2 μm.
  • Alternativ sind die Breite Wsn und die Breite Wsp vorzugsweise auf minimale Breiten eingestellt, die durch ein Leistungsvermögen eines in einem Herstellungsprozess verwendeten Photolithographiegeräts bestimmt sind. Bei dem bei der Herstellung eines Halbleiters verwendeten Photolithographiegerät kann eine Überdeckungs-Fehlausrichtung auf 2 μm oder weniger gehalten werden, selbst ohne Benutzen eines herkömmlichen Geräts. Aus dem obigen Grund beträgt der Abstand zwischen der p+-Kollektorschicht 11 und der n+-Kathodenschicht 12 vorzugsweise 2 μm oder weniger oder möglicherweise 1,0 μm oder weniger.
  • 4 ist eine Draufsicht einer Halbleitervorrichtung gemäß dem Ausführungsbeispiel 1 der vorliegenden Erfindung. Eine Schnittansicht entlang Linie C-C' in 4 entspricht 1. Eine Oberflächenstruktur der Halbleitervorrichtung ist in einem Streifentyp ausgestaltet. Die n+-Emitterschicht 3 und die p+-Kontaktschicht 4 sind mit der Emitterelektrode 9 durch ein Kontaktloch 21 verbunden. Die p-Anodenschicht 7 ist mit der Emitterelektrode 9 durch ein Kontaktloch 22 verbunden.
  • Nachfolgend wird eine Funktionsweise der Halbleitervorrichtung gemäß diesem Ausführungsbeispiel beschrieben. Während eines Ruhebetriebs in einer Vorwärtsrichtung des IGBT wird der MOSFET eingeschaltet. Deshalb fließt ein Elektron von der Emitterelektrode 9 in die n-Driftschicht 1. Anschließend fließt der Elektronenstrom in die n+-Pufferschicht 14 und fließt durch den n-Pufferschicht-Grenzabschnitt 16 in die Kollektorelektrode 13. Hierbei ist der n-Pufferschicht-Grenzabschnitt 16 auf einen hohen Widerstand eingestellt und ist der in der p+-Kollektorschicht 11 und der n+-Pufferschicht 14 ausgebildete p-n-Übergang mit einem äußerst niedrigen Strom in Vorwärtsrichtung vorgespannt. Dann fließt ein positives Loch von der p+-Kollektorschicht 11 durch die n+-Pufferschicht 14 in die n-Driftschicht 1, es findet eine Leitfähigkeitsmodulation statt, und der stationäre Zustand ist erreicht. Im ausgeschalteten Zustand ist der MOSFET ausgeschaltet, und ein überschüssiger Träger wird von der p-Basisschicht 2, der p+-Kontaktschicht 4 und der p-Anodenschicht 7 zur Emitterelektrode 9 emittiert.
  • Während des FWD-Betriebs startet der Betrieb in einem Zustand, in dem ein Potential der Emitterelektode 9 höher als das Potential der Kollektorelektrode 13 ist. Der Betrieb ist zu diesem Zeitpunkt abhängig von dem Gate-Potential unterschiedlich, aber hier wird ein allgemein benutzter Fall beschrieben, in dem eine Gate-Spannung positiv ist. Die Gate-Grabenelektrode 5 ist positiv, und der MOSFET ist eingeschaltet.
  • Wenn die FWD in einen eingeschalteten Zustand gelangt, fließt der Elektronenstrom von der n+-Kathodenschicht 12 in die n-Driftschicht 1, aber in der herkömmlichen Struktur fließt der Elektronenstrom nicht zuerst zur Diode, sondern in den MOSFET, so dass ein Snapback-Betrieb stattfindet. In diesem Ausführungsbeispiel ist hingegen die p-Anodenschicht 7 durch den nicht-emittergeerdeten Floating-Bereich vorgesehen, und die n-Driftschicht mit hohem Widerstand 1 ist direkt unter dem Floating-Bereich angeordnet. Somit schaltet bereits ein Einströmen einer kleinen Menge Elektronen in den Kanalbereich einfach den zwischen der p-Anodenschicht 7 und der n-Trägerspeicherschicht 8 ausgebildeten p-n-Übergang ein, und das positive Loch fließt von der Emitterelektrode 9 ein. Hierdurch findet eine Leitfähigkeitsmodulation statt, und der stationäre Zustand mit einer niedrigen Spannung zwischen den Anschlüssen wird erreicht.
  • Beim Ausschalten startet der Betrieb, wenn das Potential der Emitterelektrode 9 niedriger als das Potential der Kollektorelektrode 13 wird. Als ein Basisbetrieb sinkt der Strom, während der p-n-Übergang zwischen der p-Basisschicht 2 und der p+-Kontaktschicht 4 oder der p-Anodenschicht 7 in Vorwärtsrichtung vorgespannt ist. Danach wird die Polarität umgekehrt, der Strom steigt, und eine Vorspannung des p-n-Übergangs in der Nähe des Übergangs in Vorwärtsrichtung wird aufgehoben, und der Stromanstieg stoppt. Der überschüssige Träger in der n-Driftschicht 1 wird ausgegeben, und der Betrieb wird abgeschlossen (Erholungsbetrieb).
  • Nachfolgend wird ein Herstellungsverfahren der Halbleitervorrichtung gemäß diesem Ausführungsbeispiel beschrieben. 5 bis 13 sind Schnittansichten, die einen Herstellungsprozess der Halbleitervorrichtung gemäß dem Ausführungsbeispiel 1 der vorliegenden Erfindung zeigen.
  • Zuerst wird, wie in 5 veranschaulicht, die Oberflächenstruktur der Halbleitervorrichtung mittels eines Photolithographieprozesses, eines Injektionsprozesses, eines Diffusions/Filmbildungsprozesses und dergleichen ausgebildet. Da dies durch gewöhnliche Herstellungsprozesse geschehen kann, werden die Einzelheiten hier nicht erläutert.
  • Anschließend wird, wie in 6 dargestellt, ein Wafer von einer rückwärtigen Oberflächenrichtung geerdet und dünner gemacht. Danach wird, wie in 7 gezeigt, eine Schutzmaske 23 zum Bilden der n+-Pufferschicht 14 und der p+-Kollektorschicht 11 mittels Photolithographietechnik auf der rückwärtigen Oberfläche ausgebildet. Hierbei überlappen sich Bereiche zum Ausbilden der n+-Pufferschicht 14 und der p-Trennschicht 15 um etwa 2 μm.
  • Anschließend werden, wie in 8 dargestellt, n-Störstellen an einer Position, die relativ tief von der rückwärtigen Oberfläche ist, injiziert, um so einen n-Pufferschicht-Formbereich 24 auszubilden. Dabei wird er so ausgestaltet, dass eine Konzentrationsspitze tiefer wird als eine Diffusionstiefe der p+-Kollektorschicht 11 nach einer späteren Wärmebehandlung.
  • Anschließend werden, wie in 9 dargestellt, p-Störstellen von der rückwärtigen Oberfläche an einer Position injiziert, die flach ist, um so einen p+-Kollektorschicht-Formbereich 25 zu bilden. Danach wird die Schutzmaske 23 entfernt. Anschließend wird, wie in 10 dargestellt, eine Schutzmaske 26 zum Ausbilden der p-Trennschicht 15 und der n+-Kathodenschicht 12 mittels eines ähnlichen Photolithographieprozesses ausgebildet. Hierbei überlappen sich Bereiche zum Ausbilden der n+-Pufferschicht 14 und der p-Trennschicht 15 um etwa 2 μm.
  • Anschließend werden, wie in 11 dargestellt, die p-Störstellen von der rückwärtigen Oberfläche an einer Position injiziert, welche relativ tief ist, um so einen p-Trennschicht-Formbereich 27 zu bilden. Dabei wird er so ausgestaltet, dass die Konzentrationsspitze tiefer wird als die Diffusionstiefe der n+-Kathodenschicht 12 nach der späteren Wärmebehandlung. Anschließend werden, wie in 12 dargestellt, die n-Störstellen von der rückwärtigen Oberfläche an einer Position injiziert, die flach ist, um so einen n+-Kathodenschicht-Formbereich 28 zu bilden.
  • Anschließend werden, wie in 13 dargestellt, durch Entfernen einer Injektionsmaske und durch Anwenden der Wärmebehandlung die n+-Pufferschicht 14 und die p+-Kollektorschicht 11 sowie die n+-Kathodenschicht 12 und die p-Trennschicht 15 gebildet. Anschließend kann die Halbleitervorrichtung gemäß diesem Ausführungsbeispiel durch Bilden eines Films der Kollektorelektrode 13 auf der Rückseite mittels einer gewöhnlichen Halbleitertechnik gebildet werden.
  • In diesem Ausführungsbeispiel sind die die p+-Kollektorschicht 11 umgebende n+-Pufferschicht 14, die die n+-Kathodenschicht 12 umgebende p-Trennschicht 15, der n-Pufferschicht-Grenzabschnitt mit hohem Widerstand 16 und der p-Trennschicht-Grenzabschnitt 17 zwischen diesen vorgesehen. Als Ergebnis wird Snapback während des IGBT/FWD-Betriebs reduziert und kann ein Ruhestromverlust reduziert werden.
  • Außerdem ist die p-Anodenschicht 7 mit einer niedrigen Konzentration an einer Stelle entfernt von dem Kanalbereich einschließlich der n+-Emitterschicht 3 durch den Floating-Bereich angeordnet. Im eingeschalteten Zustand und bei positiver Gate-Spannung können, da das Potential der p-Basisschicht 2 nahe dem Emitterpotential ist, die positiven Löcher nicht einfach fließen. Somit fließt der Strom zur p-Anodenschicht 7 und viele Träger sammeln sich dort an. Deshalb werden im Erholungszustand viele der Träger durch die p-Anodenschicht 7 ausgegeben. Da die p-Anodenschicht 7 mit niedriger Konzentration ausgebildet ist, wird hierbei die Vorspannung des p-n-Übergangs in Vorwärtsrichtung schnell aufgehoben und der ausgeschaltete Zustand wird ohne einen Anstieg eines Erholungsstroms (Irr) erreicht. Deshalb kann der Erholungsstrom reduziert werden. Außerdem kann, da die n-Trägerspeicherschicht 8 unter der p-Anodenschicht 7 in einer Richtung des Unterdrückens der Injizierung der positiven Löcher wirkt, der Erholungsstrom effektiver unterdrückt werden.
  • 14 ist ein Diagramm, das einen Unterschied in einer Turn-off-Signalform des IGBT zwischen dem Fall, wenn die p+-Kollektorschicht direkt unter der p-Anodenschicht angeordnet ist, und in dem Fall, wenn die n+-Kathodenschicht angeordnet ist, zeigt. Falls die n+-Kathodenschicht 12 nicht direkt unter der p-Anodenschicht 7 angeordnet ist, steigt eine Spannung bis zur Verlagerung an, da eine Verlagerung zur FWD nicht durchgeführt wird, bis die p-Trennschicht 15 und die n+-Kathodenschicht 12 in Vorwärtsrichtung vorgespannt sind. Andererseits kann wie in diesem Ausführungsbeispiel durch Anordnen wenigstens eines Teils der p-Trennschicht 15 und der als Kathode wirkenden n+-Kathodenschicht 12 direkt unter der während des FWD-Betriebs als Anode wirkenden p-Anodenschicht 7 ein Strom effektiv zugeführt werden und kann eine Überspannung reduziert werden. Außerdem kann, da der p-n-Übergang auf der rückwärtigen Oberfläche während des FWD-Betriebs einfacher eingeschaltet werden kann, eine Übergangsspannung Vf reduziert werden und kann ein Verlust reduziert werden.
  • 15 ist ein Diagramm, das einen Unterschied in der Turn-off-Signalform des IGBT entsprechend einer Größenbeziehung zwischen der Breite Wp der p+-Kollektorschicht und der Breite Wn der n+-Kathodenschicht zeigt. Falls das Verhältnis der Breite der während des IGBT-Betriebs als Kollektor wirkenden p+-Kollektorschicht 11 zur Zellenbreite (Wp/(Wp + Wn)) größer als das Verhältnis der Breite der während des FWD-Betriebs als Kathode wirkenden n+-Kathodenschicht 12 zur Zellenbreite (Wn/(Wp + Wn)) ist, d. h. falls die Breite Wp der p+-Kollektorschicht 11 größer als die Breite Wn der n+-Kathodenschicht 12 ist, kann eine Überspannung beim Ausschalten des mit der FWD zusammenwirkenden Schaltelements reduziert werden und kann ein Schaltverlust reduziert werden und kann außerdem ein Ruhestromverlust während des IGBT-Betriebs reduziert werden. Auf diese Weise können eine Reduzierung von Vce (sat) des IGBT und eine Snapback-Unterdrückung durch Vergrößern von Wp realisiert werden und können die p-Trennschicht 15 und die n+-Kathodenschicht 12 durch Verringern von Wn einfach in Vorwärtsrichtung vorgespannt werden.
  • Mittels der Kombination der Strukturen dieses Ausführungsbeispiels kann Snapback vermieden werden, selbst wenn eine Teilung sowohl an den vorderen/rückwärtigen Oberflächen im Vergleich zu einer Wiederholungsbreite der herkömmlichen Anodenkurzstruktur kleiner gemacht wird. Als Ergebnis arbeitet der IGBT/FWD im gleichen Bereich gleichmäßig, und eine Flächeneffizienz wird verbessert, und Kosten können reduziert werden.
  • Außerdem kann durch Verbinden der die p-Anodenschicht 7 umgebenden Dummy-Gate-Grabenelektrode 19 mit der Emitterelektrode 9 die Gate-Kapazität reduziert werden und die Größe einer Treiberschaltung, wenn der Gate-Anschluss angesteuert wird, kleiner gemacht werden. Die die p-Anodenschicht 7 umgebende Elektrode wird durch die Dummy-Gate-Grabenelektrode 19 gebildet, aber sie kann auch durch die Gate-Grabenelektrode 5 gebildet werden und es kann dann ebenso ein Effekt einer Verringerung von Snapback und einer Reduzierung eines Erholungsstroms erzielt werden.
  • 16 ist eine Draufsicht einer Variante 1 der Halbleitervorrichtung gemäß dem Ausführungsbeispiel 1 der vorliegenden Erfindung. Eine Schnittansicht entlang Linie D-D' in 16 entspricht 1. Ein die n+-Emitterschicht 3 enthaltender Kanalbereich ist an einem Scheitel eines regulären Hexagons angeordnet und eine p-Anodenschicht 7 ist an seiner Mitte angeordnet. 17 ist eine Draufsicht einer Variante 2 der Halbleitervorrichtung gemäß dem Ausführungsbeispiel 1 der vorliegenden Erfindung. Eine Schnittansicht entlang Linie E-E' in 17 entspricht 1. Eine Gate-Grabenelektrode 5 ist in einem Netzzustand angeordnet, die p-Anodenschicht 7 ist an ihrer Mitte angeordnet, und ein Kanalbereichsabschnitt mit der n+-Emitterschicht 3 ist an einem Außenumfang angeordnet. Eine mit dem Kanalbereichsabschnitt verbundene Verdrahtung ist in der Figur weggelassen. In den Fällen dieser planen Strukturen können die Effekte ähnlich diesem Ausführungsbeispiel ebenfalls erzielt werden.
  • Ausführungsbeispiel 2
  • 18 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel 2 der vorliegenden Erfindung. Die n+-Pufferschicht 14 ist zwischen der n-Driftschicht 1 und der p+-Kollektorschicht 11 vorgesehen, und die p-Trennschicht 15 ist zwischen der n-Driftschicht 1 und der n+-Kathodenschicht 12 vorgesehen. Ein eingebetteter Oxidfilm 29 trennt die p+-Kollektorschicht 11 und die p-Trennschicht 15 voneinander und trennt die n+-Kathodenschicht 12 und die n+-Pufferschicht 14 voneinander.
  • Beim Einbetten des Oxidfilms 29 wird zuerst mittels einer gewöhnlichen Photolithographietechnik eine Maske ausgebildet, und mittels einer Störstelleninjiziertechnik wird Sauerstoff an einer vorbestimmten Stelle injiziert. Nachdem die Maske entfernt ist, wird durch Anwenden einer Wärmebehandlung der eingebettete Oxidfilm 29 gebildet. Die anderen Strukturen können mittels eines Herstellungsverfahrens ähnlich dem Ausführungsbeispiel 1 ausgebildet werden.
  • Nachfolgend wird eine Funktionsweise der Halbleitervorrichtung gemäß diesem Ausführungsbeispiel beschrieben. Für die Funktionsweise ähnlich dem Ausführungsbeispiel 1 wird auf die Erläuterung verzichtet.
  • Wenn ein IGBT eingeschaltet wird, fließt ein Elektronenstrom von der Emitterelektrode 9 zur rückwärtigen Oberfläche ein. Da die n+-Pufferschicht 14 und die n+-Kathodenschicht 12 durch den eingebetteten Oxidfilm 29 elektrisch getrennt sind, fließt dabei der Strom nicht in die n+-Kathodenschicht 12, sondern fließt von der n+-Pufferschicht 14 in die p+-Kollektorschicht 11. Als Ergebnis fließen positive Löcher aus der p+-Kollektorschicht 11, findet eine Leitfähigkeitsmodulation statt und wird der eingeschaltete Zustand realisiert. In diesem Ausführungsbeispiel gibt es während des IGBT-Betriebs kein Snapback, und es gibt keinen durch Snapback verursachten Verlustanstieg.
  • An der FWD fließen die von der Anodenschicht 7 eingeströmten positiven Löcher, da die p+-Kollektorschicht 11 und die p+-Trennschicht 15 durch den eingebetteten Oxidfilm 29 isoliert sind, nicht zur p+-Kollektorschicht 11, sondern in die n+-Kathodenschicht 12. Als Ergebnis beginnt ein Leitfähigkeitsmodulationsbetrieb der Diode. Da sich im Betrieb in dieser Richtung kein Snapback-Verhalten zeigt, gibt es keinen durch Snapback verursachten Verlust.
  • Da ein Oxidfilm nicht an einer Grenze zwischen der Kollektorelektrode 13 und einer Si-Schicht wie im herkömmlichen Beispiel ausgebildet wird, wird außerdem die Form flach. Als Ergebnis kann ein Wärmewiderstand an der rückwärtigen Oberfläche niedrig gehalten werden, und somit können Probleme wie beispielsweise ein verringerter Widerstand eines durch einen lokalen Temperaturanstieg verursachten Kurzschlusses und dergleichen vermieden werden.
  • Ausführungsbeispiel 3
  • 19 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel 3 der vorliegenden Erfindung. Es gibt in diesem Ausführungsbeispiel keine n-Trägerspeicherschicht 8. Durch Weglassen der n-Trägerspeicherschicht 8 kann eine Injektion der positiven Löcher erhöht werden, und Snapback während des FWD-Betriebs kann besonders reduziert werden. Insbesondere falls ein Wiederholungsintervall der Oberflächenstruktur kurz ist, ist ein Effekt des Realisierens einer Reduzierung von Snapback und einer gleichzeitigen Reduzierung des Erholungsstroms hoch.
  • Ausführungsbeispiel 4
  • 20 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel 4 der vorliegenden Erfindung. Im Ausführungsbeispiel 1 ist die n-Trägerspeicherschicht 8 direkt unter der p-Anodenschicht 7 vorgesehen, aber in diesem Ausführungsbeispiel erstreckt sich die p-Anodenschicht 7 mit niedriger Konzentration bis zum Bodenabschnitt der Dummy-Gate-Grabenelektrode 19.
  • Durch Weglassen der n-Trägerspeicherschicht 8 kann die Injektion der positiven Löcher erhöht werden und insbesondere kann Snapback während des FWD-Betriebs reduziert werden. Außerdem kann durch Ausbilden der tiefen p-Anodenschicht niedriger Konzentration 7 Snapback weiter reduziert werden, und ein Erholungsverlust kann ebenfalls reduziert werden. Dieses Ausführungsbeispiel ist effektiv für eine Struktur mit einem kurzen Wiederholungsintervall der Oberflächenstruktur ähnlich dem Ausführungsbeispiel 3.
  • Idealerweise wird die tiefe p-Anodenschicht niedriger Konzentration 7 ausgebildet, aber wenn es einen Prozess des Einführens einer tiefen p-Störstellenschicht hoher Konzentration im Herstellungsprozess gibt, kann die p-Anodenschicht 7 gleichzeitig wie die p-Störstellenschicht hoher Konzentration ausgebildet werden. Als Ergebnis kann die Struktur dieses Ausführungsbeispiels ohne Ausweiten des Herstellungsprozesses realisiert werden.
  • 21 ist eine Draufsicht einer Halbleitervorrichtung gemäß dem Ausführungsbeispiel 4 der vorliegenden Erfindung. Durch Berechnen eines Verhältnisses derart, dass eine Gesamtstörstellenkonzentration zur Design-Konzentration der p-Anodenschicht 7 wird, und durch Anordnen mehrerer p-Störstellenschichten hoher Konzentration 30 in einer verteilten Art und Weise, kann die effektive p-Anodenschicht 7 gebildet werden.
  • Ausführungsbeispiel 5
  • 22 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel 5 der vorliegenden Erfindung. Die Störstellenkonzentration der p-Anodenschicht 7 und der p-Basisschicht 2 ist gleich. Somit kann die p-Anodenschicht 7 gleichzeitig mit der p-Basisschicht 2 gebildet werden. Somit kann die Wirkung ähnlich dem Ausführungsbeispiel 1 ohne Erhöhen der Herstellungskosten erzielt werden.
  • Ausführungsbeispiel 6
  • 23 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel 6 der vorliegenden Erfindung. Im Vergleich zum Ausführungsbeispiel 1 ist die Breite der p-Anodenschicht 7 kleiner gemacht. Als Ergebnis ist eine Injektionseffizienz der von der p-Anodenschicht 7 einströmenden positiven Löcher vermindert, und ein Erholungsstrom kann gesenkt werden. Dies ist effektiv, falls die Gesamtverlustreduzierung durch Senken des Erholungsstroms realisiert werden kann. Der Herstellungsprozess ist der gleiche wie im Ausführungsbeispiel 1. Außerdem kann der Erholungsstrom durch gleichzeitiges Anwenden des Merkmals des Ausführungsbeispiels 5 weiter reduziert werden.
  • Ausführungsbeispiel 7
  • 24 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel 7 der vorliegenden Erfindung. Im Vergleich zum Ausführungsbeispiel 1 ist ein Emitterverbindungswiderstand 31 zwischen die Emitterelektrode 9 und die n+-Emitterschicht 3 geschaltet.
  • Wenn der FWD-Betriebsmodus im Ausführungsbeispiel 1 durchgeführt wird, fließt der Elektronenstrom, da der MOSFET ausgeschaltet wird, falls die positive Spannung an die Gate-Grabenelektrode 5 angelegt wird, nicht zu dem durch die p-Anodenschicht 7 und die n-Trägerspeicherschicht 8 gebildeten p-n-Übergang, sondern fließt zuerst in den MOSFET. Andererseits ist in diesem Ausführungsbeispiel ein DC-Widerstand mit dem MOSFET verbunden und ein Spannungsabfall findet durch den Fluss des Elektronenstroms statt, und somit kann der Strom einfach zu dem p-n-Übergang der p-Anodenschicht 7 und der n-Trägerspeicherschicht 8 fließen. Daher kann durch effektiveres Erzeugen einer Leitfähigkeitsmodulation Snapback reduziert/unterdrückt werden, um so Verluste während des FWD-Betriebs zu verringern.
  • 25 ist eine Draufsicht einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel 7 der vorliegenden Erfindung. Ein erstes Kontaktloch 32 verbindet die n+-Emitterschicht 3 und die Emitterelektrode 9, und ein zweites Kontaktloch 33 verbindet die p-Basisschicht 2 und die Emitterelektrode 9. Das erste Kontaktloch 32 und das zweite Kontaktloch 33 sind voneinander getrennt. Als Ergebnis wird der im ersten Kontaktloch 32 erzeugte Spannungsabfall größer als in dem Fall, in dem die Kontaktlöcher integral ausgebildet sind, und der Emitterverbindungswiderstand 31 kann realisiert werden. Außerdem wird durch Ausgestalten der Fläche des ersten Kontaktlochs 32 kleiner als die Fläche des zweiten Kontaktlochs 33 der Kontaktwiderstand höher, und der Effekt dieses Ausführungsbeispiels kann einfacher erzielt werden. Da dieses Ausführungsbeispiel mit dem Fluss ähnlich jenem des Ausführungsbeispiels 1 durch Verändern der Maske des Kontaktlochs ausgebildet werden kann, wird auf eine detaillierte Beschreibung des Herstellungsprozesses verzichtet.
  • Die Oberflächenkonzentration der n+-Emitterschicht kann niedriger als die Spitzenkonzentration gemacht werden. Als Ergebnis kann, da die Störstellenkonzentration der n+-Emitterschicht 3 niedriger wird, je näher sie zur Emitterelektrode 9 kommt, der Emitterverbindungswiderstand 31 realisiert werden.
  • Ausführungsbeispiel 8
  • 26 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel 8 der vorliegenden Erfindung. Im Vergleich zum Ausführungsbeispiel 1 ist ein Floating-Bereich zwischen dem Kanalbereich, in dem der N-Kanal-MOSFET ausgebildet ist, und einem Bereich, in dem die p-Anodenschicht 7 ausgebildet ist, weiter gemacht. Als Ergebnis kann während des FWD-Betriebs in den Vorwärtseigenschaften auftretender Snapback effektiv reduziert werden. Durch Verkleinern des Flächenverhältnisses der p-Anodenschicht 7 wird außerdem der Erholungsstrom reduziert und kann ein Verlust reduziert werden. In diesem Ausführungsbeispiel ist eine p-Anodenschicht 7 für zwei Kanalbereiche vorgesehen, aber die Erfindung ist nicht hierauf beschränkt, und durch Vorsehen einer p-Anodenschicht 7 für mehrere Kanalbereiche kann ein freies Design realisiert werden, so dass die Eigenschaften des IGBT und der Diode zu den gewünschten Eigenschaften werden.
  • 27 ist eine Schnittansicht einer Variante einer Halbleitervorrichtung gemäß dem Ausführungsbeispiel 8 der vorliegenden Erfindung. Der Floating-Bereich ist weiter gemacht als in der Vorrichtung von 26. Als Ergebnis kann eine verstärkte Wirkung erzielt werden.
  • Ausführungsbeispiel 9
  • 28 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel 9 der vorliegenden Erfindung. In einem aktiven Bereich ist eine Zelle mit den Eigenschaften des Ausführungsbeispiels 1 wiederholt angeordnet. In einem Anschlussbereich ist eine p+-Senkenschicht 34 mit einer Tiefe größer als die Tiefe der Gate-Grabenelektrode 5 vorgesehen. Die p+-Senkenschicht 34 ist mit der Emitterelektrode 9 verbunden. An der p+-Senkenschicht 34 sind eine Polysiliziumelektrode 35 und eine Aluminiumelektrode 36 nacheinander durch den Zwischenschicht-Isolierfilm 10 ausgebildet.
  • Ein Emitterverbindungswiderstand 37 ist zwischen die p+-Senkenschicht 34 und die Emitterelektrode 9 geschaltet. Direkt unter der p+-Senkenschicht 34 sind die p+-Kollektorschicht 11 und die n+-Pufferschicht 14 vorgesehen, und die n+-Kathodenschicht 12 und die p-Trennschicht 15 sind nicht vorgesehen.
  • Es wird nun eine Funktionsweise der Halbleitervorrichtung gemäß diesem Ausführungsbeispiel beschrieben. Im FWD-Betriebsmodus arbeitet die Emitterelektrode 9 als eine Anodenseite der Diode. Die mit der Emitterelektrode 9 verbundenen p-Störstellenbereiche sind die p+-Kontaktschicht 4, die p-Basisschicht 2, die p-Anodenschicht 7 und die p+-Senkenschicht 34.
  • Die p+-Senkenschicht 34 wird diffusionsmäßig zum Halten einer Stoßspannung wie beispielsweise ein Schutzring genutzt und muss mit einer relativ hohen Konzentration eingestellt werden, und somit fließt eine große Menge der positiven Löcher aus der Emitterelektrode 9 und vergrößert den Erholungsstrom. Daher ist in diesem Ausführungsbeispiel die n+-Kathodenschicht 12 nicht direkt unter dieser p+-Senkenschicht 34 vorgesehen, sondern es ist die p+-Kollektorschicht 11 vorgesehen, und somit werden Elektronen nicht aus der Kollektorelektrode 13 direkt darunter zugeführt. Da der FWD-Betrieb selbst der p+-Senkenschicht 34 unterdrückt wird, kann als Ergebnis ein Verlust/eine Verringerung durch einen Anstieg des Erholungsstroms unterdrückt werden. In diesem Ausführungsbeispiel sind die p+-Kollektorschicht 11 und die n+-Pufferschicht 14 direkt unter der p+-Senkenschicht 34 vorgesehen, aber durch Vorsehen wenigstens der p+-Kollektorschicht 11 kann der Effekt erzielt werden.
  • Außerdem ist der Emitterverbindungswiderstand 37 zwischen die Emitterelektrode 9 und die p+-Senkenschicht 34 geschaltet. Durch Vorsehen eines Widerstandes in einem den FWD-Betrieb wie oben durchführenden Strompfad wird eine Vorspannung des p-n-Übergangs der p+-Senkenschicht 34 und der n-Driftschicht 1 in Vorwärtsrichtung während des FWD-Betriebs reduziert, und die von der p+-Senkenschicht 34 einströmenden positiven Löcher werden weniger. Deshalb wird die Leitfähigkeitsmodulation in diesem Bereich geringer, und der Anstieg des Erholungsstroms kann unterdrückt werden.
  • 29 ist eine Draufsicht einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel 9 der vorliegenden Erfindung. Durch Ausbilden eines die Emitterelektrode 9 mit der p+-Senkenschicht 34 verbindenden Kontaktlochs 38 in einem Punktzustand wird der Emitterverbindungswiderstand 37 realisiert. Da dieses Verfahren allein durch Verändern einer Maske eines Lichtdrucks im Herstellungsprozess des Kontaktlochs 38 realisiert werden kann, kann ein Anstieg der Herstellungskosten verhindert werden.
  • Ausführungsbeispiel 10
  • 30 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel 10 der vorliegenden Erfindung. In dem aktiven Bereich ist eine Zelle mit den Merkmalen des Ausführungsbeispiels 1 wiederholt angeordnet. Im Anschlussbereich ist die p+-Senkenschicht 34 mit einer Tiefe tiefer als jene der Gate-Grabenelektrode 5 vorgesehen. Ein eingebetteter Oxidfilm 39 ist zwischen der n-Driftschicht 1 und der Kollektorelektrode 13 direkt unter der p+-Senkenschicht 34 vorgesehen.
  • Ein Hauptpfad des Einströmens von der p+-Senkenschicht 34 im FWD-Betrieb wird durch den eingebetteten Oxidfilm 39 gesperrt, und es gibt keinen von direkt unterhalb einfließenden Strom, einschließlich des Erholungsstroms, usw., und so wird der Erholungsstrom klein und ein Verlust wird reduziert. Da eine Unregelmäßigkeit der Rückoberflächen-Elektrode reduziert werden kann, werden außerdem Abstrahlungseigenschaften verbessert, und Probleme wie beispielsweise ein verringertes Widerstandsmaß eines durch einen lokalen Temperaturanstieg verursachten Kurzschlusses und dergleichen können vermieden werden.
  • In den Ausführungsbeispielen 9 und 10 hat die Zellenstruktur das Merkmal des Ausführungsbeispiels 1, aber die Ausführungsbeispiele 1 bis 8 können ebenfalls angewendet werden. Außerdem kann sie auch auf eine Struktur angewendet werden, bei welcher eine Polarität der p-Leitung/n-Leitung umgekehrt ist. Außerdem kann sie, selbst wenn die Zellenstruktur nicht der IGBT ist, auf eine Struktur mit einer Körperdiode wie eine FWD wie in einem Leistungs-MOSFET angewendet werden, wobei Snapback und der Erholungsstrom während des FWD-Betriebs reduziert werden können. Zusätzlich können alle Ausführungsbeispiele miteinander kombiniert werden.
  • Die Halbleitervorrichtung ist nicht auf solche aus Silizium beschränkt, sie gilt auch für Halbleiter mit weitem Bandabschnitt mit einem Bandabstand größer als Silizium. Der Halbleiter mit weitem Bandabstand ist zum Beispiel Siliziumcarbid, Galliumnitridmaterial oder Diamant.
  • Die Halbleitervorrichtung aus einem solchen Halbleiter mit weitem Bandabstand hat hohe Spannungsfestigkeitsleistungen und hohe zulässige Stromdichten, und daher kann die Größe reduziert werden. Außerdem kann durch Verwenden dieser verkleinerten Halbleitervorrichtung eine Größe eines Halbleitermoduls mit dieser Halbleitervorrichtung ebenfalls reduziert werden. Da ein Wärmewiderstand der Halbleitervorrichtung hoch ist, kann außerdem eine Größe einer Kühlrippe einer Wärmesenke reduziert werden, und ein Wasserkühlabschnitt kann durch einen Luftkühlabschnitt ersetzt werden, und somit kann die Größe des Halbleitermoduls weiter reduziert werden. Da die Halbleitervorrichtung einen geringen Leistungsverlust und eine hohe Effizienz hat, kann außerdem das Leistungsvermögen des Halbleitermoduls verbessert werden.
  • Die gesamte Offenbarung der am 26. November 2013 eingereichten japanischen Patentanmeldung Nr. 2013-243938 , deren Priorität die vorliegende Anmeldung beansprucht, wird einschließlich Beschreibung, Ansprüchen, Zeichnungen und Zusammenfassung hierdurch zum Gegenstand der vorliegenden Anmeldung gemacht.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2005-101514 A [0006]
    • JP 2005-317751 A [0006]
    • JP 2007-134625 A [0006]
    • JP 2008-053648 A [0006]
    • JP 2013-243938 [0096]
  • Zitierte Nicht-Patentliteratur
    • Seiten 133 bis 136 von ISPSD2004 [0003]
    • Seiten 283 bis 286 von ISPSD2009 [0005]
    • Seiten 161 bis 164 von ISPSD2007 [0005]

Claims (17)

  1. Halbleitervorrichtung, aufweisend: eine n-Driftschicht (1); eine p-Basisschicht (2) in einem Kanalbereich auf der n-Driftschicht (1); eine n-Emitterschicht (3) auf der p-Basisschicht (2); eine Gate-Grabenelektrode (5), welche die p-Basisschicht (2) und die n-Emitterschicht (3) durchdringt und durch einen Gate-Isolierfilm (6) mit der p-Basisschicht (2) und der n-Emitterschicht (3) in Kontakt steht; eine p-Anodenschicht (7) in einem Bereich außer dem Kanalbereich auf der n-Driftschicht (1); eine mit der n-Emitterschicht (3) und der p-Anodenschicht (7) verbundene Emitterelektrode (9); eine p-Kollektorschicht (11) unter der n-Driftschicht (1); eine n-Kathodenschicht (12) unter der n-Driftschicht (1); eine mit der p-Kollektorschicht (11) und der n-Kathodenschicht (12) verbundene Kollektorelektrode (13); eine die p-Kollektorschicht (11) umgebende n-Pufferschicht (14); und eine die n-Kathodenschicht (12) umgebende p-Trennschicht (15), wobei die n-Pufferschicht (14) die p-Kollektorschicht (11) und die p-Trennschicht (15) voneinander trennt, und die p-Trennschicht (15) die n-Kathodenschicht (12) und die n-Pufferschicht (14) voneinander trennt.
  2. Halbleitervorrichtung nach Anspruch 1, bei welcher in einem Bereich zwischen der p-Kollektorschicht (11) und der n-Kathodenschicht (12) eine Störstellenkonzentration an Oberflächen der n-Pufferschicht (14) und der p-Trennschicht (15) in Kontakt mit der Kollektorelektrode (13) niedriger als eine Spitzenkonzentration in der n-Pufferschicht (14) und der p-Trennschicht (15) ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, bei welcher ein Abstand zwischen der p-Kollektorschicht (11) und der n-Kathodenschicht (12) 2 μm oder weniger beträgt.
  4. Halbleitervorrichtung, aufweisend: eine n-Driftschicht (1); eine p-Basisschicht (2) in einem Kanalbereich auf der n-Driftschicht (1); eine n-Emitterschicht (3) auf der p-Basisschicht (2); eine Gate-Grabenelektrode (5), welche die p-Basisschicht (2) und die n-Emitterschicht (3) durchdringt und durch einen Gate-Isolierfilm (6) mit der p-Basisschicht (2) und der n-Emitterschicht (3) in Kontakt steht; eine p-Anodenschicht (7) in einem Bereich außer dem Kanalbereich auf der n-Driftschicht (1); eine mit der n-Emitterschicht (3) und der p-Anodenschicht (7) verbundene Emitterelektode (9); eine p-Kollektorschicht (11) unter der n-Driftschicht (1); eine n-Kathodenschicht (12) unter der n-Driftschicht (1); eine mit der p-Kollektorschicht (11) und der n-Kathodenschicht (12) verbundene Kollektorelektrode (13); eine zwischen der n-Driftschicht (1) und der p-Kollektorschicht (11) vorgesehene n-Pufferschicht (14); eine zwischen der n-Driftschicht (1) und der n-Kathodenschicht (12) vorgesehene p-Trennschicht (15); und einen eingebetteten Oxidfilm (29, 39), der die p-Kollektorschicht (11) und die p-Trennschicht (15) voneinander trennt und die n-Kathodenschicht (12) und die n-Pufferschicht (14) voneinander trennt.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, bei welcher eine Breite der p-Kollektorschicht (11) größer als eine Breite der n-Kathodenschicht (12) ist.
  6. Halbleitervorrichtung, aufweisend eine n-Driftschicht (1); eine p-Basisschicht (2) in einem Kanalbereich auf der n-Driftschicht (1); eine n-Emitterschicht (3) auf der p-Basisschicht (2); eine Gate-Grabenelektrode (5), welche die p-Basisschicht (2) und die n-Emitterschicht (3) durchdringt und durch einen Gate-Isolierfilm (6) mit der p-Basisschicht (2) und der n-Emitterschicht (3) in Kontakt steht; eine p-Anodenschicht (7) in einem Bereich außer dem Kanalbereich auf der n-Driftschicht (1); eine mit der n-Emitterschicht (3) und der p-Anodenschicht (7) verbundene Emitterelektrode (9); eine p-Kollektorschicht (11) unter der n-Driftschicht (1); eine n-Kathodenschicht (12) unter der n-Driftschicht (1); eine mit der p-Kollektorschicht (11) und der n-Kathodenschicht (12) verbundene Kollektorelektrode (13); einen Floating-Bereich (18), der zwischen dem Kanalbereich und der p-Anodenschicht (7) auf der n-Driftschicht (1) vorgesehen ist und nicht mit der Emitterelektrode (9) verbunden ist; und eine Dummy-Gate-Grabenelektrode (19) oder die Gate-Grabenelektrode (5), welche den Floating-Bereich (18) von dem Kanalbereich und der p-Anodenschicht (7) trennt, wobei die Dummy-Gate-Grabenelektrode (19) mit der Emitterelektrode (9) verbunden ist.
  7. Halbleitervorrichtung nach Anspruch 6, bei welcher eine Störstellenkonzentration der p-Anodenschicht (7) niedriger als eine Störstellenkonzentration der p-Basisschicht (2) ist.
  8. Halbleitervorrichtung nach Anspruch 6 oder 7, ferner aufweisend eine n-Trägerspeicherschicht (8) unter der p-Anodenschicht (7).
  9. Halbleitervorrichtung nach Anspruch 6 oder 7, bei welcher sich die p-Anodenschicht (7) bis zu einem Bodenabschnitt der Dummy-Gate-Grabeielektrode (19) erstreckt.
  10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, ferner aufweisend einen Emitterverbindungswiderstand (31, 37), der zwischen die Emitterelektrode (9) und die n-Emitterschicht (3) geschaltet ist.
  11. Halbleitervorrichtung nach Anspruch 10, ferner aufweisend ein erstes Kontaktloch (32), das die n-Emitterschicht (3) mit der Emitterelektrode (9) verbindet, und ein zweites Kontaktloch (33), das die p-Basisschicht (2) mit der Emitterelektrode (9) verbindet, wobei das erste Kontaktloch (32) und das zweite Kontaktloch (33) voneinander getrennt sind.
  12. Halbleitervorrichtung nach Anspruch 10, bei welcher eine Oberflächenkonzentration der n-Emitterschicht (3) niedriger als eine Spitzenkonzentration der n-Emitterschicht (3) ist.
  13. Halbleitervorrichtung nach einem der Ansprüche 1 bis 12, bei welcher wenigstens ein Teil der n-Kathodenschicht (12) direkt unter der p-Anodenschicht (7) angeordnet ist.
  14. Halbleitervorrichtung nach einem der Ansprüche 1 bis 13, bei welcher eine p-Anodenschicht (7) für die mehreren Kanalbereiche vorgesehen ist.
  15. Halbleitervorrichtung nach einem der Ansprüche 1 bis 14, ferner aufweisend eine p-Senkenschicht (34) in einem Anschlussbereich und verbunden mit der Emitterelektrode (9), wobei die n-Kathodenschicht (12) nicht direkt unter der p-Senkenschicht (34) vorgesehen ist.
  16. Halbleitervorrichtung nach einem der Ansprüche 1 bis 14, ferner aufweisend eine p-Senkenschicht (34) in einem Anschlussbereich und verbunden mit der Emitterelektrode (9) sowie einen zwischen der n-Driftschicht (1) und der Kollektorelektrode (13) vorgesehenen eingebetteten Oxidfilm (29, 39) direkt unter der p-Senkenschicht (34).
  17. Halbleitervorrichtung nach Anspruch 15 oder 16, ferner aufweisend einen Emitterverbindungswiderstand (31, 37), der zwischen die Emitterelektrode (9) und die p-Senkenschicht (34) geschaltet ist.
DE102014223793.9A 2013-11-26 2014-11-21 Halbleitervorrichtung Pending DE102014223793A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013243938A JP6119577B2 (ja) 2013-11-26 2013-11-26 半導体装置
JP2013-243938 2013-11-26

Publications (1)

Publication Number Publication Date
DE102014223793A1 true DE102014223793A1 (de) 2015-05-28

Family

ID=53045706

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102014223793.9A Pending DE102014223793A1 (de) 2013-11-26 2014-11-21 Halbleitervorrichtung

Country Status (3)

Country Link
US (3) US9257543B2 (de)
JP (1) JP6119577B2 (de)
DE (1) DE102014223793A1 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015120210A1 (de) * 2015-11-23 2017-05-24 Infineon Technologies Ag Leistungshalbleitertransistor mit vergrößerter bipolarer Verstärkung
CN109216435A (zh) * 2018-08-30 2019-01-15 西安理工大学 一种集电极隔离逆导型绝缘栅双极型晶体管及其制备方法

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9419148B2 (en) 2014-03-28 2016-08-16 Stmicroelectronics S.R.L. Diode with insulated anode regions
CN104037208B (zh) * 2014-06-24 2017-09-26 江苏中科君芯科技有限公司 一种双模式绝缘栅晶体管
JP6261494B2 (ja) * 2014-12-03 2018-01-17 三菱電機株式会社 電力用半導体装置
JP6743026B2 (ja) * 2015-08-26 2020-08-19 三菱電機株式会社 半導体素子
US9780202B2 (en) 2015-08-31 2017-10-03 Ixys Corporation Trench IGBT with waved floating P-well electron injection
US10367085B2 (en) 2015-08-31 2019-07-30 Littelfuse, Inc. IGBT with waved floating P-Well electron injection
DE112017000063T5 (de) 2016-02-15 2018-03-22 Fuji Electric Co., Ltd. Halbleitervorrichtung
WO2017155122A1 (ja) 2016-03-10 2017-09-14 富士電機株式会社 半導体装置
JP6507112B2 (ja) 2016-03-16 2019-04-24 株式会社東芝 半導体装置
WO2018030440A1 (ja) 2016-08-12 2018-02-15 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7114873B2 (ja) 2016-10-14 2022-08-09 富士電機株式会社 半導体装置
CN109075192B (zh) 2016-10-17 2021-10-26 富士电机株式会社 半导体装置
US9991379B1 (en) * 2016-11-17 2018-06-05 Sanken Electric Co., Ltd. Semiconductor device with a gate insulating film formed on an inner wall of a trench, and method of manufacturing the same
JP6939300B2 (ja) * 2016-11-17 2021-09-22 富士電機株式会社 半導体装置
WO2018151227A1 (ja) 2017-02-15 2018-08-23 富士電機株式会社 半導体装置
JP6729452B2 (ja) * 2017-03-06 2020-07-22 株式会社デンソー 半導体装置
US10600867B2 (en) 2017-05-16 2020-03-24 Fuji Electric Co., Ltd. Semiconductor device having an emitter region and a contact region inside a mesa portion
JP7325931B2 (ja) * 2017-05-16 2023-08-15 富士電機株式会社 半導体装置
JP2019004030A (ja) * 2017-06-14 2019-01-10 株式会社デンソー 半導体装置
JP6958011B2 (ja) * 2017-06-15 2021-11-02 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6825520B2 (ja) * 2017-09-14 2021-02-03 三菱電機株式会社 半導体装置、半導体装置の製造方法、電力変換装置
CN109524396B (zh) * 2017-09-20 2023-05-12 株式会社东芝 半导体装置
US10797131B2 (en) * 2018-04-05 2020-10-06 Pakal Technologies, Inc. Enhancements to cell layout and fabrication techniques for MOS-gated devices
JP7024626B2 (ja) 2018-06-27 2022-02-24 三菱電機株式会社 半導体装置、半導体装置の製造方法
US10636898B2 (en) 2018-08-15 2020-04-28 Kabushiki Kaisha Toshiba Semiconductor device
JP7352344B2 (ja) * 2018-08-15 2023-09-28 株式会社東芝 半導体装置
CN109192773B (zh) * 2018-09-05 2021-08-13 电子科技大学 一种基于结终端的rc-igbt器件
JP7399610B2 (ja) 2018-09-21 2023-12-18 王子ホールディングス株式会社 包装箱
JP7068994B2 (ja) 2018-11-26 2022-05-17 三菱電機株式会社 半導体装置
CN109713037B (zh) * 2018-12-29 2021-11-23 安建科技(深圳)有限公司 一种绝缘栅双极性晶体管器件及其制备方法
US20220181319A1 (en) * 2019-03-22 2022-06-09 Abb Power Grids Switzerland Ag Reverse Conducting Insulated Gate Power Semiconductor Device Having Low Conduction Losses
EP3712961A1 (de) 2019-03-22 2020-09-23 ABB Schweiz AG Rückwärtsleitende leistungshalbleiteranordnung mit isoliertem gate und geringen leitungsverlusten
JP7123258B2 (ja) * 2019-05-29 2022-08-22 三菱電機株式会社 半導体装置、および、半導体装置の製造方法
JP6806213B2 (ja) * 2019-10-02 2021-01-06 三菱電機株式会社 半導体素子
JP7319601B2 (ja) 2019-11-01 2023-08-02 株式会社東芝 半導体装置
CN110911480B (zh) * 2019-11-27 2021-06-11 四川大学 一种含有浮空区包围背面槽栅的逆导型igbt
CN110931556A (zh) * 2019-12-02 2020-03-27 四川大学 一种含有背面槽栅及浮空环的逆导型igbt
KR102141845B1 (ko) * 2019-12-10 2020-08-07 주식회사 넥스젠파워 고전력 스위칭용 반도체 소자 및 그 제조방법
CN111048585B (zh) * 2019-12-11 2021-06-11 四川大学 一种含有背面槽型介质及浮空区的逆导型igbt
JP7396037B2 (ja) 2019-12-25 2023-12-12 株式会社デンソー 半導体装置
JP7488778B2 (ja) 2021-01-29 2024-05-22 株式会社東芝 半導体装置
CN214848639U (zh) * 2021-05-26 2021-11-23 珠海格力电器股份有限公司 半导体器件的元胞结构及半导体器件
CN218996723U (zh) * 2022-11-18 2023-05-09 厦门芯达茂微电子有限公司 Igbt器件结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005101514A (ja) 2003-08-27 2005-04-14 Mitsubishi Electric Corp 絶縁ゲート型トランジスタ及びインバータ回路
JP2005317751A (ja) 2004-04-28 2005-11-10 Mitsubishi Electric Corp 逆導通型半導体素子とその製造方法
JP2007134625A (ja) 2005-11-14 2007-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2008053648A (ja) 2006-08-28 2008-03-06 Mitsubishi Electric Corp 絶縁ゲート型半導体装置及びその製造方法
JP2013243938A (ja) 2012-05-23 2013-12-09 Shigeki Watanabe ソーラーパネルを備える植物栽培装置及び発電ファーム

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05275688A (ja) 1992-03-30 1993-10-22 Toshiba Corp プレーナ型電力用半導体素子
JP4090747B2 (ja) 2002-01-31 2008-05-28 三菱電機株式会社 絶縁ゲート型半導体装置
JP4048856B2 (ja) * 2002-06-04 2008-02-20 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
JP4231387B2 (ja) * 2003-11-05 2009-02-25 本田技研工業株式会社 半導体装置とその製造方法
JP5645404B2 (ja) * 2006-08-17 2014-12-24 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． 高電力絶縁ゲート・バイポーラ・トランジスタ
JP5052091B2 (ja) 2006-10-20 2012-10-17 三菱電機株式会社 半導体装置
JP5283326B2 (ja) 2006-10-27 2013-09-04 三菱電機株式会社 半導体装置およびその製造方法
JP2010118548A (ja) 2008-11-13 2010-05-27 Mitsubishi Electric Corp 半導体装置
JP5045733B2 (ja) 2008-12-24 2012-10-10 株式会社デンソー 半導体装置
JP5566272B2 (ja) 2010-11-26 2014-08-06 三菱電機株式会社 半導体装置
US8384151B2 (en) 2011-01-17 2013-02-26 Infineon Technologies Austria Ag Semiconductor device and a reverse conducting IGBT
JP2013026534A (ja) * 2011-07-25 2013-02-04 Toyota Central R&D Labs Inc 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005101514A (ja) 2003-08-27 2005-04-14 Mitsubishi Electric Corp 絶縁ゲート型トランジスタ及びインバータ回路
JP2005317751A (ja) 2004-04-28 2005-11-10 Mitsubishi Electric Corp 逆導通型半導体素子とその製造方法
JP2007134625A (ja) 2005-11-14 2007-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2008053648A (ja) 2006-08-28 2008-03-06 Mitsubishi Electric Corp 絶縁ゲート型半導体装置及びその製造方法
JP2013243938A (ja) 2012-05-23 2013-12-09 Shigeki Watanabe ソーラーパネルを備える植物栽培装置及び発電ファーム

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Seiten 133 bis 136 von ISPSD2004
Seiten 161 bis 164 von ISPSD2007
Seiten 283 bis 286 von ISPSD2009

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015120210A1 (de) * 2015-11-23 2017-05-24 Infineon Technologies Ag Leistungshalbleitertransistor mit vergrößerter bipolarer Verstärkung
US9899504B2 (en) 2015-11-23 2018-02-20 Infineon Technologies Ag Power semiconductor transistor having increased bipolar amplification
DE102015120210B4 (de) 2015-11-23 2019-02-21 Infineon Technologies Ag Leistungshalbleitertransistor mit vergrößerter bipolarer Verstärkung
CN109216435A (zh) * 2018-08-30 2019-01-15 西安理工大学 一种集电极隔离逆导型绝缘栅双极型晶体管及其制备方法

Also Published As

Publication number Publication date
US20150144995A1 (en) 2015-05-28
JP2015103697A (ja) 2015-06-04
US20160093725A1 (en) 2016-03-31
JP6119577B2 (ja) 2017-04-26
US9601485B2 (en) 2017-03-21
US9437721B2 (en) 2016-09-06
US20160329322A1 (en) 2016-11-10
US9257543B2 (en) 2016-02-09

Similar Documents

Publication Publication Date Title
DE102014223793A1 (de) Halbleitervorrichtung
DE102014110681B4 (de) Rückwärts leitender igbt und herstellungsverfahren dafür
DE102012100349B4 (de) Halbleiterbauelement und IGBT mit integrierter Freilaufdiode
DE102010043567B4 (de) Hochspannungshalbleitervorrichtung
DE102007030804B4 (de) Halbleitervorrichtung
DE102016118499B4 (de) Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
DE102012210053A1 (de) Halbleitervorrichtung, die einen Bipolartransistor mit isolierter Gate-Elektrode und eine Diode beinhaltet
DE112014007266B4 (de) Halbleitervorrichtung
DE102011083230B4 (de) Halbleitervorrichtungen
CH698382B1 (de) Halbleitervorrichtung.
DE102017201147A1 (de) Halbleitervorrichtung
DE112011100533T5 (de) Halbleitervorrichtung
DE102012201950A1 (de) Halbleitervorrichtung
DE112017003667B4 (de) Halbleitereinheit und Verfahren zur Herstellung einer Halbleitereinheit
DE112019000544T5 (de) Halbleitervorrichtung und leistungswandlungsvorrichtung
DE112013004146T5 (de) Halbleitervorrichtung
DE112017004153T5 (de) Halbleitervorrichtung
DE102010063728A1 (de) Halbleitervorrichtung
DE102019205227A1 (de) Halbleitervorrichtung und Herstellungsverfahren für Halbleitervorrichtung
DE102014202856A1 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE102021120992A1 (de) Halbleitervorrichtung
DE112021002169T5 (de) Halbleitervorrichtung
DE102019202108A1 (de) Halbleitervorrichtung
DE112015006098T5 (de) Leistungshalbleiterelement und Leistungshalbleitermodul, welches dieses verwendet
DE102009044670B4 (de) Bipolares Halbleiterbauelement und Herstellungsverfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R083 Amendment of/additions to inventor(s)
R084 Declaration of willingness to licence
R016 Response to examination communication
R016 Response to examination communication