JP2020202250A5 - - Google Patents

Description

本発明に係る他の半導体装置によれば、第１半導体チップの第１スイッチング素子の第１電極膜と、第２半導体チップの第２ダイオード素子の第４電極膜とが第１ワイヤによって電気的に接続されている。第１半導体チップの第１ダイオード素子の第２電極膜と、第２半導体チップの第２スイッチング素子の第３電極膜とが第２ワイヤによって電気的に接続されている。第１半導体チップの第１ダイオード素子に順方向電流が流れている期間に、第１スイッチング素子がオンしてチャネルが形成された状態において、第１ダイオード素子に注入されたキャリアがチャネルへ流れ込むのを阻止することができる。その結果、第１ダイオード素子のオン電圧の上昇を抑制することができる。

トランジスタ領域ＩＲでは、半導体基板２の第１主面２ａ側に、ｎ型のエミッタ層１５が形成されている。エミッタ層１５に接触するようにエミッタ電極膜１７が形成されている。トレンチ９内にゲート絶縁膜１１を介在させて、トレンチゲート電極１３が形成されている。トレンチゲート電極１３に電気的に接続されたゲートパッド３１が形成されている。

また、インバータ回路の場合、半導体装置ＳＥＤでは、たとえば、誘導電動機の力率を考慮して、トランジスタ領域ＩＲにおいて発生する熱の放熱能力が、ダイオード領域ＤＲにおいて発生する熱の放熱能力の約２倍となるように設計されることが多い。そうすると、図１５に示すように、ＲＣ−ＩＧＢＴチップ１の一辺においては、トランジスタ領域ＩＲの長さＬ１は、ガードリング領域３３の第１外周部３３ａの長さＬ２の２／３以上の長さなるように設定しておくことが望ましい。

実施の形態４．
実施の形態４に係る半導体装置について説明する。図１６に示すように、半導体装置ＳＥＤのＲＣ−ＩＧＢＴチップ１における半導体基板２の第１主面２ａには、トランジスタ領域ＩＲとダイオード領域ＤＲとが規定されている。トランジスタ領域ＩＲおよびダイオード領域ＤＲを取り囲むように、ガードリング領域３３が形成されている。ガードリング領域３３は、ＲＣ−ＩＧＢＴチップ１の外周に沿って形成されている。

図２１に示すように、比較例に係る半導体装置ＳＥＤでは、複数のＲＣ−ＩＧＢＴチップ１は、次のように電気的に並列に接続されている。第１ＲＣ−ＩＧＢＴチップ１ａのエミッタ電極膜１７と、第２ＲＣ−ＩＧＢＴチップ１ｂのエミッタ電極膜１７とが、ワイヤ１５３ａとワイヤ１５３ｂとによって、第２外部配線１４３に電気的に接続されている。

第１ＲＣ−ＩＧＢＴチップ１ａのアノード電極膜２１と、第２ＲＣ−ＩＧＢＴチップ１ｂのアノード電極膜２１とが、ワイヤ１５５ａとワイヤ１５５ｂとによって、第２外部配線１４３に電気的に接続されている。

図２２に、中点スイッチ型の３レベルインバータ回路を示す。図２２に示すように、中点スイッチ型の３レベルインバータ回路は、４個のＩＧＢＴ（ＴＲ５）、ＩＧＢＴ（ＴＲ６）、ＩＧＢＴ（ＴＲ７）およびＩＧＢＴ（ＴＲ８）と、４個のダイオードＤＩ７、ダイオードＤＩ８、ダイオードＤＩ９およびダイオードＤＩ１０とによって構成される。

中点スイッチ型の３レベルインバータ回路についても、中性点クランプ回路の場合と同様に、ＲＣ−ＩＧＢＴチップ１において、ダイオードＤＩに順電流が流れている期間に、ＩＧＢＴ（ＴＲ）がオンされて、チャネルが形成されている状態がある。その状態の一例を図２４に示す。図２４では、たとえば、ＩＧＢＴ（ＴＲ６）が常時オンのときに、ダイオードＤＩ７に順電流が流れている期間に、ＩＧＢＴ（ＴＲ５）がオンされて、チャネルが形成されている状態が示されている。

図２５に示すように、この状態では、３レベルインバータ回路では、電流は、太い実線で示すように、ＩＧＢＴ（ＴＲ６）とダイオードＤＩ７とを順次流れることになる。このとき、ＩＧＢＴ（ＴＲ６）に電気的に接続されているダイオードＤＩ８のアノード側では、ＩＧＢＴ（ＴＲ６）のオン電圧（ＶＣＥｓａｔ）分だけ電位が上がる（記号＋参照）。

Claims (18)

1. 対向する第１主面および第２主面を有し、前記第１主面に規定された第１素子領域に第１スイッチング素子が形成され、前記第１主面に規定された第２素子領域に第１ダイオード素子が形成された第１半導体チップを含む、半導体チップ部を有し、
   前記第１スイッチング素子は、
   前記第１主面側に形成された第１エミッタ層と、
   前記第２主面側に形成された第１コレクタ層と、
   前記第１主面側に形成された第１ゲート電極と、
   前記第１エミッタ層に接触するように形成された第１電極膜と
   を含み、
   前記第１ダイオード素子は、
   前記第１主面側に形成された第１アノード層と、
   前記第２主面側に形成された第１カソード層と、
   前記第１アノード層に接触するように形成された第２電極膜と
   を含み、
   前記第１スイッチング素子における前記第１電極膜と、前記第１ダイオード素子における前記第２電極膜とは、距離を隔てられており、
   前記第１電極膜と前記第２電極膜とを電気的に接続する部分を含む、インピーダンスを有する配線導体を備えた、半導体装置。
2. 前記第１電極膜と前記第２電極膜とは、前記距離を隔てられた前記第１電極膜と前記第２電極膜との間に位置する部分のパターンが屈曲する部分を有する態様で形成された、請求項１記載の半導体装置。
3. 前記第１素子領域および前記第２素子領域を取り囲むように、前記第１半導体チップの外周に沿って形成されたガードリング領域を備え、
   前記ガードリング領域は、第１方向にそれぞれ延在するとともに、前記第１方向と交差する第２方向に距離を隔てて対向する第１外周部および第２外周部を含み、
   前記第１素子領域は、第１素子領域第１部と第１素子領域第２部とを含み、
   前記第１素子領域第１部には、前記第１スイッチング素子としての第１スイッチング素子第１部が形成され、
   前記第１素子領域第２部には、前記第１スイッチング素子としての第１スイッチング素子第２部が形成され、
   前記第１スイッチング素子第１部は、前記第１電極膜としての第１電極膜第１部を含み、
   前記第１スイッチング素子第２部は、前記第１電極膜としての第１電極膜第２部を含み、
   前記第１電極膜第１部は、前記第１方向に沿って前記第１外周部に対向するように配置され、
   前記第１電極膜第２部は、前記第１方向に沿って前記第２外周部に対向するように配置され、
   前記第１電極膜第１部と前記第１電極膜第２部との間に、前記第２電極膜が配置された、請求項１記載の半導体装置。
4. 前記第１外周部の前記第１方向の長さを第１長さとし、
   前記第１電極膜第１部の前記第１方向の長さを第２長さとすると、
   前記第２長さは、前記第１長さの３分の２以上に設定された、請求項３記載の半導体装置。
5. 前記第１素子領域および前記第２素子領域を取り囲むように、前記第１半導体チップの外周に沿って形成されたガードリング領域を備え、
   前記ガードリング領域は、第１方向にそれぞれ延在するとともに、前記第１方向と交差する第２方向に距離を隔てて対向する第１外周部および第２外周部を含み、
   前記第２素子領域は、第２素子領域第１部と第２素子領域第２部とを含み、
   前記第２素子領域第１部には、前記第１ダイオード素子としての第１ダイオード素子第１部が形成され、
   前記第２素子領域第２部には、前記第１ダイオード素子としての第１ダイオード素子第２部が形成され、
   前記第１ダイオード素子第１部は、前記第２電極膜としての第２電極膜第１部を含み、
   前記第１ダイオード素子第２部は、前記第２電極膜としての第２電極膜第２部を含み、
   前記第２電極膜第１部は、前記第１方向に沿って前記第１外周部に対向するように配置され、
   前記第２電極膜第２部は、前記第１方向に沿って前記第２外周部に対向するように配置され、
   前記第２電極膜第１部と前記第２電極膜第２部との間に、前記第１電極膜が配置された、請求項１記載の半導体装置。
6. 前記第１素子領域および前記第２素子領域を取り囲むように、前記第１半導体チップの外周に沿って形成されたガードリング領域を備え、
   前記第２電極膜は前記ガードリング領域には対向しておらず、
   前記第１電極膜が前記ガードリング領域に対向している、請求項１記載の半導体装置。
7. 前記第１素子領域および前記第２素子領域を取り囲むように、前記第１半導体チップの外周に沿って形成されたガードリング領域を備え、
   前記第１素子領域は、第１素子領域第３部と第１素子領域第４部とを含み、
   前記第１素子領域第３部には、前記第１スイッチング素子としての第１スイッチング素子第３部が形成され、
   前記第１素子領域第４部には、前記第１スイッチング素子としての第１スイッチング素子第４部が形成され、
   前記第１スイッチング素子第３部は、前記第１電極膜としての第１電極膜第３部を含み、
   前記第１スイッチング素子第４部は、前記第１電極膜としての第１電極膜第４部を含み、
   前記第１電極膜第３部が、前記ガードリング領域と対向している部分の長さを第１長さとし、
   前記第１電極膜第４部が、前記ガードリング領域と対向している部分の長さを第２長さとすると、
   前記第１長さは前記第２長さよりも長く、
   前記第１電極膜第３部の面積は、前記第１電極膜第４部の面積よりも大きく設定された、請求項１記載の半導体装置。
8. 前記第１素子領域および前記第２素子領域を取り囲むように、前記第１半導体チップの外周に沿って形成されたガードリング領域を備え、
   前記第２素子領域は、第２素子領域第３部と第２素子領域第４部とを含み、
   前記第２素子領域第３部には、前記第１ダイオード素子としての第１ダイオード素子第３部が形成され、
   前記第２素子領域第４部には、前記第１ダイオード素子としての第１ダイオード素子第４部が形成され、
   前記第１ダイオード素子第３部は、前記第２電極膜としての第２電極膜第３部を含み、
   前記第１ダイオード素子第４部は、前記第２電極膜としての第２電極膜第４部を含み、
   前記第２電極膜第３部が、前記ガードリング領域と対向している部分の長さを第３長さとし、
   前記第２電極膜第４部が、前記ガードリング領域と対向している部分の長さを第４長さとすると、
   前記第３長さは前記第４長さよりも長く、
   前記第２電極膜第３部の面積は、前記第２電極膜第４部の面積よりも大きく設定された、請求項１記載の半導体装置。
9. 前記第１素子領域は、第１素子領域第５部と第１素子領域第６部とを含み、
   前記第１素子領域第５部には、前記第１スイッチング素子としての第１スイッチング素子第５部が形成され、
   前記第１素子領域第６部には、前記第１スイッチング素子としての第１スイッチング素子第６部が形成され、
   前記第１スイッチング素子第５部は、前記第１電極膜としての第１電極膜第５部を含み、
   前記第１スイッチング素子第６部は、前記第１電極膜としての第１電極膜第６部を含み、
   前記第２素子領域は、第２素子領域第５部と第２素子領域第６部とを含み、
   前記第２素子領域第５部には、前記第１ダイオード素子としての第１ダイオード素子第５部が形成され、
   前記第２素子領域第６部には、前記第１ダイオード素子としての第１ダイオード素子第６部が形成され、
   前記第１ダイオード素子第５部は、前記第２電極膜としての第２電極膜第５部を含み、
   前記第１ダイオード素子第６部は、前記第２電極膜としての第２電極膜第６部を含み、
   前記第１電極膜第５部、前記第１電極膜第６部、前記第２電極膜第５部および前記第２電極膜第６部は、第１方向にそれぞれ延在するとともに、前記第１方向と交差する第２方向に沿って配置され、
   前記配線導体は、
   第１外部配線と、
   前記第２方向に沿って、前記第１電極膜第５部、前記第１電極膜第６部および前記第１外部配線を電気的に接続する第１ワイヤと、
   前記第２方向に沿って、前記第２電極膜第５部、前記第２電極膜第６部および前記第１外部配線を電気的に接続する第２ワイヤと
   を含む、請求項１記載の半導体装置。
10. 前記第１外部配線は、
    第１外部配線第１部と、
    第１外部配線第２部と、
    前記第１外部配線第１部と前記第１外部配線第２部とを繋ぐ繋ぎ部と
    を含み、
    前記第１ワイヤは前記第１外部配線第１部に接続され、
    前記第２ワイヤは前記第１外部配線第２部に接続された、請求項９記載の半導体装置。
11. 前記第１外部配線第１部と前記第１外部配線第２部との間にセンス抵抗が接続された、請求項１０記載の半導体装置。
12. 前記半導体チップ部は、対向する第３主面および第４主面を有し、前記第３主面に規定された第３素子領域に第２スイッチング素子が形成され、前記第３主面に規定された第４素子領域に第２ダイオード素子が形成された第２半導体チップを含み、
    前記第２スイッチング素子は、
    前記第３主面側に形成された第２エミッタ層と、
    前記第４主面側に形成された第２コレクタ層と、
    前記第３主面側に形成された第２ゲート電極と、
    前記第２エミッタ層に接触するように形成された第３電極膜と
    を含み、
    前記第２ダイオード素子は、
    前記第３主面側に形成された第２アノード層と、
    前記第４主面側に形成された第２カソード層と、
    前記第２アノード層に接触するように形成された第４電極膜と
    を含み、
    前記第２スイッチング素子における前記第３電極膜と、前記第２ダイオード素子における前記第４電極膜とは、距離を隔てられており、
    前記第１コレクタ層、前記第１カソード層、前記第２コレクタ層および前記第２カソード層は電気的に接続されており、
    前記配線導体は、第３ワイヤ、第４ワイヤおよび第２外部配線を含み、
    前記第３ワイヤは、前記第１スイッチング素子の前記第１電極膜と、前記第２ダイオード素子の前記第４電極膜と、前記第２外部配線とを電気的に接続し、
    前記第４ワイヤは、前記第１ダイオード素子の前記第２電極膜と、前記第２スイッチング素子の前記第３電極膜と、前記第２外部配線とを電気的に接続する、請求項１記載の半導体装置。
13. 対向する第１主面および第２主面を有し、前記第１主面に規定された第１素子領域に第１スイッチング素子が形成され、前記第１主面に規定された第２素子領域に第１ダイオード素子が形成された第１半導体チップと、
    対向する第３主面および第４主面を有し、前記第３主面に規定された第３素子領域に第２スイッチング素子が形成され、前記第３主面に規定された第４素子領域に第２ダイオード素子が形成された第２半導体チップと
    を含む、半導体チップ部を有し、
    前記第１スイッチング素子は、
    前記第１主面側に形成された第１エミッタ層と、
    前記第２主面側に形成された第１コレクタ層と、
    前記第１主面側に形成された第１ゲート電極と、
    前記第１エミッタ層に接触するように形成された第１電極膜と
    を含み、
    前記第１ダイオード素子は、
    前記第１主面側に形成された第１アノード層と、
    前記第２主面側に形成された第１カソード層と、
    前記第１アノード層に接触するように形成された第２電極膜と
    を含み、
    前記第２スイッチング素子は、
    前記第３主面側に形成された第２エミッタ層と、
    前記第４主面側に形成された第２コレクタ層と、
    前記第３主面側に形成された第２ゲート電極と、
    前記第２エミッタ層に接触するように形成された第３電極膜と
    を含み、
    前記第２ダイオード素子は、
    前記第３主面側に形成された第２アノード層と、
    前記第４主面側に形成された第２カソード層と、
    前記第２アノード層に接触するように形成された第４電極膜と
    を含み、
    前記第１スイッチング素子における前記第１電極膜と、前記第１ダイオード素子における前記第２電極膜とは、距離を隔てられており、
    前記第２スイッチング素子における前記第３電極膜と、前記第２ダイオード素子における前記第４電極膜とは、距離を隔てられており、
    前記第１コレクタ層と前記第１カソード層とは電気的に接続されており、
    前記第２コレクタ層と前記第２カソード層とは電気的に接続されており、
    前記第１スイッチング素子の前記第１電極膜と、前記第２ダイオード素子の前記第４電極膜とを電気的に接続する第１ワイヤと、
    前記第１ダイオード素子の前記第２電極膜と、前記第２スイッチング素子の前記第３電極膜とを電気的に接続する第２ワイヤと
    を含む配線導体を備えた、半導体装置。
14. 対向する第１主面および第２主面を有し、前記第１主面に規定された第１素子領域にスイッチング素子が形成され、前記第１主面に規定された第２素子領域にダイオード素子が形成された半導体チップを有し、
    前記スイッチング素子は、
    前記第１主面側に形成されたエミッタ層と、
    前記第２主面側に形成されたコレクタ層と、
    前記第１主面側に形成されたゲート電極と
    を含み、
    前記ダイオード素子は、
    前記第１主面側に形成されたアノード層と、
    前記第２主面側に形成されたカソード層と
    を含み、
    前記エミッタ層および前記アノード層に接触する態様で、前記第１主面を覆うように形成された電極膜と、
    前記電極膜に電気的に接続された配線導体と
    を備え、
    前記配線導体は、前記第１素子領域と前記第２素子領域との境界の直上に位置する前記電極膜の部分から距離を隔てられた位置に接続された、半導体装置。
15. 前記半導体チップは、前記アノード層と前記カソード層との間に形成され、第１厚さを有する第１導電型の半導体層を含み、
    前記配線導体は、前記境界の直上に位置する前記電極膜の前記部分から、前記距離として、前記第１厚さに相当する距離よりも長い距離を隔てられた位置に接続された、請求項１４記載の半導体装置。
16. 前記第１素子領域は、第１素子領域第１部と第１素子領域第２部とを含み、
    前記第１素子領域第１部には、前記スイッチング素子としてのスイッチング素子第１部が形成され、
    前記第１素子領域第２部には、前記スイッチング素子としてのスイッチング素子第２部が形成され、
    前記第２素子領域は、第２素子領域第１部と第２素子領域第２部とを含み、
    前記第２素子領域第１部には、前記ダイオード素子としてのダイオード素子第１部が形成され、
    前記第２素子領域第２部には、前記ダイオード素子としてのダイオード素子第２部が形成され、
    前記第１素子領域第１部と前記第１素子領域第２部とは、距離を隔てて配置され、
    前記第２素子領域第１部と前記第２素子領域第２部とは、距離を隔てて配置され、
    前記配線導体は、
    前記第１素子領域第１部の直上に位置する前記電極膜の第１部分と、前記第１素子領域第２部の直上に位置する前記電極膜の第２部分とを電気的に接続する第１ワイヤと、
    前記第２素子領域第１部の直上に位置する前記電極膜の第３部分と、前記第２素子領域第２部の直上に位置する前記電極膜の第４部分とを電気的に接続する第２ワイヤと、
    前記第１ワイヤと前記第２ワイヤとを電気的に接続する第１外部配線と
    を含む、請求項１４記載の半導体装置。
17. 前記第１素子領域は、第１素子領域第３部と第１素子領域第４部とを含み、
    前記第１素子領域第３部には、前記スイッチング素子としてのスイッチング素子第３部が形成され、
    前記第１素子領域第４部には、前記スイッチング素子としてのスイッチング素子第４部が形成され、
    前記第２素子領域は、第２素子領域第３部と第２素子領域第４部とを含み、
    前記第２素子領域第３部には、前記ダイオード素子としてのダイオード素子第３部が形成され、
    前記第２素子領域第４部には、前記ダイオード素子としてのダイオード素子第４部が形成され、
    前記第１素子領域第３部と前記第１素子領域第４部とは、距離を隔てて配置され、
    前記第２素子領域第３部と前記第２素子領域第４部とは、距離を隔てて配置され、
    前記配線導体は、
    前記第１素子領域第３部の直上に位置する前記電極膜の第５部分と、前記第２素子領域第３部の直上に位置する前記電極膜の第６部分とを電気的に接続する第３ワイヤと、
    前記第１素子領域第４部の直上に位置する前記電極膜の第７部分と、前記第２素子領域第４部の直上に位置する前記電極膜の第８部分とを電気的に接続する第４ワイヤと、
    前記第３ワイヤと前記第４ワイヤとを電気的に接続する第２外部配線と
    を含む、請求項１４記載の半導体装置。
18. 前記第１主面を覆うように保護膜が形成され、
    前記保護膜には、前記配線導体が接続される箇所に開口部が形成された、請求項１４〜１７のいずれか１項に記載の半導体装置。