JP3225847B2 - 半導体モジュール - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は半導体モジュールに
係り、特にモジュール内部の配線インダクタンスを誘導
電流によって低減することで平列に接続された複数の半
導体素子の電流バランスを均等化すると共に、半導体素
子に印加される過電圧を低減した半導体モジュールに関
する。
係り、特にモジュール内部の配線インダクタンスを誘導
電流によって低減することで平列に接続された複数の半
導体素子の電流バランスを均等化すると共に、半導体素
子に印加される過電圧を低減した半導体モジュールに関
する。
【０００２】
【従来の技術】半導体モジュールは、近年数十Ａから数
千Ａまでと大電流化しており、複数の半導体素子を平列
に搭載することで容量を増大している。搭載されている
複数の半導体素子は、いくつかのグループ（以下、素子
グループと呼ぶ）に分割され、各素子グループごとに金
属基板上に固着された絶縁層上の銅箔配線に搭載され素
子グループ内で平列に接続されている。各々の素子グル
ープとモジュールの入出力端子の接続は矩形のバー配線
を用いて行うと共に、同一のバー配線により各素子グル
ープ間の接続も行っている。このようにして、各半導体
素子を平列に接続し、大電流を高速にスイッチングさせ
ている。特に、スイッチングの際には配線に流れる電流
の時間変化は数ｋＡ／μｓに達することもある。このよ
うな電流が流れると配線が持つ寄生インダクタンスＬに
よってＬ（ｄｉ／ｄｔ）の大きさのスパイク電圧が生
じ、各半導体素子へストレス電圧を印加することにな
り、半導体素子の破壊や損失の増加、或いはノイズによ
る誤動作を招く原因となっていた。
千Ａまでと大電流化しており、複数の半導体素子を平列
に搭載することで容量を増大している。搭載されている
複数の半導体素子は、いくつかのグループ（以下、素子
グループと呼ぶ）に分割され、各素子グループごとに金
属基板上に固着された絶縁層上の銅箔配線に搭載され素
子グループ内で平列に接続されている。各々の素子グル
ープとモジュールの入出力端子の接続は矩形のバー配線
を用いて行うと共に、同一のバー配線により各素子グル
ープ間の接続も行っている。このようにして、各半導体
素子を平列に接続し、大電流を高速にスイッチングさせ
ている。特に、スイッチングの際には配線に流れる電流
の時間変化は数ｋＡ／μｓに達することもある。このよ
うな電流が流れると配線が持つ寄生インダクタンスＬに
よってＬ（ｄｉ／ｄｔ）の大きさのスパイク電圧が生
じ、各半導体素子へストレス電圧を印加することにな
り、半導体素子の破壊や損失の増加、或いはノイズによ
る誤動作を招く原因となっていた。
【０００３】また、モジュールの入出力端子と各半導体
素子を接続する配線の寄生インダクタンスが各半導体素
子ごとに異なると、半導体素子を含めた電流経路のイン
ピーダンスが異なるため、時間的変化のある電流が流れ
る際、各半導体素子に流れる電流が異なり、特定の半導
体素子に電流が集中し素子の破損をもたらす原因とな
る。
素子を接続する配線の寄生インダクタンスが各半導体素
子ごとに異なると、半導体素子を含めた電流経路のイン
ピーダンスが異なるため、時間的変化のある電流が流れ
る際、各半導体素子に流れる電流が異なり、特定の半導
体素子に電流が集中し素子の破損をもたらす原因とな
る。
【０００４】こうしたことから、配線の寄生インダクタ
ンスは小さいと共に各半導体素子に対して均等化されて
いることが望まれる。この寄生インダクタンスは配線の
寸法で決まるため、配線長を短くすると共にその長さを
均等化することが従来の対策であった。その一例が特開
平5−235258 号公報に記載されている。
ンスは小さいと共に各半導体素子に対して均等化されて
いることが望まれる。この寄生インダクタンスは配線の
寸法で決まるため、配線長を短くすると共にその長さを
均等化することが従来の対策であった。その一例が特開
平5−235258 号公報に記載されている。
【０００５】また、最近では２本の配線に往復電流を流
し、配線間の相互インダクタンスを用いてそれぞれの配
線の合成インダクタンスを減少させることで配線の寄生
インダクタンスの低減と均等化をする方法が検討されて
いる。この方法を半導体素子の平列接続用バー配線に適
用した一例が特開平6−342872 号公報に記載されてい
る。
し、配線間の相互インダクタンスを用いてそれぞれの配
線の合成インダクタンスを減少させることで配線の寄生
インダクタンスの低減と均等化をする方法が検討されて
いる。この方法を半導体素子の平列接続用バー配線に適
用した一例が特開平6−342872 号公報に記載されてい
る。
【０００６】
【発明が解決しようとする課題】上記従来技術によれ
ば、各半導体素子までの配線長の均等化と相互インダク
タンスを利用した低インダクタンス配線によるインダク
タンスの均等化及び低インダクタンス化を行っている。
ば、各半導体素子までの配線長の均等化と相互インダク
タンスを利用した低インダクタンス配線によるインダク
タンスの均等化及び低インダクタンス化を行っている。
【０００７】しかしながら、大電力化を行うためにモジ
ュール内で平列接続する半導体素子の数が増加してお
り、平面上に配置された多数の半導体素子を平列に接続
する際に各配線長を最も長い配線に揃え寄生インダクタ
ンスの均等化を行うため、配線の寄生インダクタンスの
増加を招き、スイッチング時に半導体素子に印加される
スパイク電圧、スイッチング損失或いはノイズを増加さ
せてしまうという問題があった。
ュール内で平列接続する半導体素子の数が増加してお
り、平面上に配置された多数の半導体素子を平列に接続
する際に各配線長を最も長い配線に揃え寄生インダクタ
ンスの均等化を行うため、配線の寄生インダクタンスの
増加を招き、スイッチング時に半導体素子に印加される
スパイク電圧、スイッチング損失或いはノイズを増加さ
せてしまうという問題があった。
【０００８】また、平列接続にはバー配線が多用されて
おり、配線長の均等化のためバー配線の形状が複雑化
し、相互インダクタンスを用いた寄生インダクタンスの
低減を十分にできないと共に、バー配線間の絶縁を確保
するためバー配線を十分に近接できず、相互インダクタ
ンスを作用させ配線の寄生インダクタンスの低減を十分
にできないという問題があった。このように、配線長の
均等化による寄生インダクタンスの均等化と低インダク
タンス化を同時に実現することは困難であり、モジュー
ルの大電力化にとって問題である。
おり、配線長の均等化のためバー配線の形状が複雑化
し、相互インダクタンスを用いた寄生インダクタンスの
低減を十分にできないと共に、バー配線間の絶縁を確保
するためバー配線を十分に近接できず、相互インダクタ
ンスを作用させ配線の寄生インダクタンスの低減を十分
にできないという問題があった。このように、配線長の
均等化による寄生インダクタンスの均等化と低インダク
タンス化を同時に実現することは困難であり、モジュー
ルの大電力化にとって問題である。
【０００９】本発明の目的は、素子グループ間の平列接
続に用いるバー配線と、モジュールの入出力端子と各素
子グループの接続を行うバー配線を共有することなく、
各半導体素子を平列接続する配線及びこの平列接続に用
いた配線とモジュールの入出力端子とを接続する配線を
低インダクタンス化し、各半導体素子の入出力電流を均
等化すると共にスパイク電圧、スイッチング損失或いは
ノイズを低減した半導体モジュールを提供することであ
る。
続に用いるバー配線と、モジュールの入出力端子と各素
子グループの接続を行うバー配線を共有することなく、
各半導体素子を平列接続する配線及びこの平列接続に用
いた配線とモジュールの入出力端子とを接続する配線を
低インダクタンス化し、各半導体素子の入出力電流を均
等化すると共にスパイク電圧、スイッチング損失或いは
ノイズを低減した半導体モジュールを提供することであ
る。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、各素子グループごとに半導体素子の正負の主電極と
正負の制御電極を絶縁層上に固着した銅箔配線により平
列接続し、銅箔配線を各素子グループの正負の主電極と
正負の制御電極が直列接続になるように接続した。
に、各素子グループごとに半導体素子の正負の主電極と
正負の制御電極を絶縁層上に固着した銅箔配線により平
列接続し、銅箔配線を各素子グループの正負の主電極と
正負の制御電極が直列接続になるように接続した。
【００１１】また、半導体素子を平列接続した各銅箔配
線とモジュールの正負の主端子及び正負の制御端子との
接続を各一箇所とし、この接続に用いた正負のバー配線
と各銅箔配線の接続点を近接させると共に正負のバー配
線同士を近接平行にし、このバー配線に近接平行に導体
板を配置した。
線とモジュールの正負の主端子及び正負の制御端子との
接続を各一箇所とし、この接続に用いた正負のバー配線
と各銅箔配線の接続点を近接させると共に正負のバー配
線同士を近接平行にし、このバー配線に近接平行に導体
板を配置した。
【００１２】これにより、全ての半導体素子の主電極と
制御電極は平列に接続され、各半導体素子に流れる電流
の経路がループ状になり、このループ状に流れる電流が
作る磁束がループ内に集中し、半導体素子に近接配置さ
れた放熱用の金属基板とバー配線へ近接平行に配置した
導体板に誘導電流が発生し、この誘導電流によって配線
の寄生インダクタンスを低減する。
制御電極は平列に接続され、各半導体素子に流れる電流
の経路がループ状になり、このループ状に流れる電流が
作る磁束がループ内に集中し、半導体素子に近接配置さ
れた放熱用の金属基板とバー配線へ近接平行に配置した
導体板に誘導電流が発生し、この誘導電流によって配線
の寄生インダクタンスを低減する。
【００１３】上記の構成によれば、絶縁層上に設けられ
た各銅箔配線の下には半導体素子の放熱を目的とした金
属基板が配置されている。この金属基板と各銅箔配線に
流れる電流が作る磁束が鎖交し、金属基板中に誘導起電
力が発生する。この誘導起電力と金属基板の導体抵抗に
より金属基板中に渦電流が誘導される。この渦電流は、
鎖交磁束を打ち消すように流れ、金属基板中で合成され
る。合成された渦電流は銅箔配線を流れる電流の直下に
流れ、その向きは銅箔配線の電流の向きと逆である。こ
の渦電流が作る磁束は一般に反抗磁界と呼ばれ、銅箔配
線を流れる電流が作る磁束を打ち消す。これは上述の従
来技術における２本の配線の往復電流と同じ効果をもた
らし、渦電流による相互インダクタンスによって銅箔配
線の寄生インダクタンスを低減する効果が得られる。こ
の様に、半導体素子間の接続をバー配線を用いずに低イ
ンダクタンスな配線を用いることで、寄生インダクタン
スの不均一が小さくなり各半導体素子に流れる電流を均
等化できることから、電流集中による半導体素子の破損
や配線の寄生インダクタンスと配線を流れる電流の時間
変化の積で生じるサージ電圧を低減でき、各半導体素子
にかかる過電圧と損失の低減及びサージ電圧による誤動
作を抑制できる。
た各銅箔配線の下には半導体素子の放熱を目的とした金
属基板が配置されている。この金属基板と各銅箔配線に
流れる電流が作る磁束が鎖交し、金属基板中に誘導起電
力が発生する。この誘導起電力と金属基板の導体抵抗に
より金属基板中に渦電流が誘導される。この渦電流は、
鎖交磁束を打ち消すように流れ、金属基板中で合成され
る。合成された渦電流は銅箔配線を流れる電流の直下に
流れ、その向きは銅箔配線の電流の向きと逆である。こ
の渦電流が作る磁束は一般に反抗磁界と呼ばれ、銅箔配
線を流れる電流が作る磁束を打ち消す。これは上述の従
来技術における２本の配線の往復電流と同じ効果をもた
らし、渦電流による相互インダクタンスによって銅箔配
線の寄生インダクタンスを低減する効果が得られる。こ
の様に、半導体素子間の接続をバー配線を用いずに低イ
ンダクタンスな配線を用いることで、寄生インダクタン
スの不均一が小さくなり各半導体素子に流れる電流を均
等化できることから、電流集中による半導体素子の破損
や配線の寄生インダクタンスと配線を流れる電流の時間
変化の積で生じるサージ電圧を低減でき、各半導体素子
にかかる過電圧と損失の低減及びサージ電圧による誤動
作を抑制できる。
【００１４】また、モジュールの正負の主端子及び制御
端子と各銅箔配線を接続するバー配線に近接平行させた
導体板にも上記と同様に渦電流が流れバー配線の寄生イ
ンダクタンスを低減し、半導体素子にかかる過電圧を低
減でき損失の低減とサージ電圧による誤動作を抑制でき
る。
端子と各銅箔配線を接続するバー配線に近接平行させた
導体板にも上記と同様に渦電流が流れバー配線の寄生イ
ンダクタンスを低減し、半導体素子にかかる過電圧を低
減でき損失の低減とサージ電圧による誤動作を抑制でき
る。
【００１５】
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。
づいて説明する。
【００１６】図１は本発明に係わる複数の半導体を平列
接続したモジュールの配線部に関する第１の実施例を示
す構成図、図２はその箔導体パターンの平面図、図３は
その箔導体パターンの配置を示す平面図である。
接続したモジュールの配線部に関する第１の実施例を示
す構成図、図２はその箔導体パターンの平面図、図３は
その箔導体パターンの配置を示す平面図である。
【００１７】図１において、半導体モジュールは複数の
トランジスタ１やダイオード２の取り付けられた金属基
板３と、箔導体パタ−ンの所定位置とモジュールの外面
に設けられた主配線を接続する外部接続端子９、制御配
線と制御用の箔導体パタ−ンを接続する外部接続端子１
０を有しており、上記金属基板３及びその上に搭載され
る半導体素子の実装方法は従来のモジュールの場合と同
様である。即ち、上記金属基板３の上には、複数枚のＡ
ｌＮ等の絶縁セラミック板４が半田により固着され、そ
の絶縁セラミック板４の上にトランジスタ１及びダイオ
ード２の主電極及び制御電極を平列に接続するための箔
導体パターン５，６，７を固着し、前記の箔導体パター
ン５は半導体素子の出力電流，箔導体パターン６は半導
体素子への入力電流，箔導体パターン７は半導体素子の
制御信号を伝達するための配線であり、箔導体パターン
５と箔導体パターン６及び箔導体パターン７を近接平行
に配置すると共に箔導体パターン６上にトランジスタ１
及びダイオード２を半田により固着し各半導体素子の電
極と上記箔導体パターン５，７にアルミワイヤー８，２
３をワイヤーボンディングして電気的に平列に接続し、
外部接続端子９，１０が全ての絶縁セラミック板４上の
箔導体パターン５，６，７に接続され、逆方向に電流が
流れる端子を近接に平行して配置している。
トランジスタ１やダイオード２の取り付けられた金属基
板３と、箔導体パタ−ンの所定位置とモジュールの外面
に設けられた主配線を接続する外部接続端子９、制御配
線と制御用の箔導体パタ−ンを接続する外部接続端子１
０を有しており、上記金属基板３及びその上に搭載され
る半導体素子の実装方法は従来のモジュールの場合と同
様である。即ち、上記金属基板３の上には、複数枚のＡ
ｌＮ等の絶縁セラミック板４が半田により固着され、そ
の絶縁セラミック板４の上にトランジスタ１及びダイオ
ード２の主電極及び制御電極を平列に接続するための箔
導体パターン５，６，７を固着し、前記の箔導体パター
ン５は半導体素子の出力電流，箔導体パターン６は半導
体素子への入力電流，箔導体パターン７は半導体素子の
制御信号を伝達するための配線であり、箔導体パターン
５と箔導体パターン６及び箔導体パターン７を近接平行
に配置すると共に箔導体パターン６上にトランジスタ１
及びダイオード２を半田により固着し各半導体素子の電
極と上記箔導体パターン５，７にアルミワイヤー８，２
３をワイヤーボンディングして電気的に平列に接続し、
外部接続端子９，１０が全ての絶縁セラミック板４上の
箔導体パターン５，６，７に接続され、逆方向に電流が
流れる端子を近接に平行して配置している。
【００１８】本実施例の特徴は、図２に示すように箔導
体パターン５，６，７と他の絶縁セラミック板４上の箔
導体パターン５，６，７を接続するワイヤーボンディン
グ用のパッド１１を箔導体パターン５，６，７の両端部
に配置し、図３に示すようにこの箔導体パターン５，
６，７間の接続にアルミワイヤー２１をワイヤーボンデ
ィングして各箔導体パターン５，６，７を直列に接続す
ると共に図１に示すように外部回路との外部接続端子
９，１０と箔導体パターン５，６，７の接続を一点と
し、同一電流が逆方向で通過する正負の接続点１２を近
接配置することである。
体パターン５，６，７と他の絶縁セラミック板４上の箔
導体パターン５，６，７を接続するワイヤーボンディン
グ用のパッド１１を箔導体パターン５，６，７の両端部
に配置し、図３に示すようにこの箔導体パターン５，
６，７間の接続にアルミワイヤー２１をワイヤーボンデ
ィングして各箔導体パターン５，６，７を直列に接続す
ると共に図１に示すように外部回路との外部接続端子
９，１０と箔導体パターン５，６，７の接続を一点と
し、同一電流が逆方向で通過する正負の接続点１２を近
接配置することである。
【００１９】上記の如き配線によって、各半導体素子に
流れる電流は図示していないがモジュール外部の制御信
号により各半導体素子がオン，オフし、通電、或いは遮
断され、断続的なパルス状の電流が外部接続端子９から
箔導体パターン６に流入し、トランジスタ１，ダイオー
ド２，アルミワイヤー２１を通過し箔導体パターン５を
流れ外部接続端子９に戻るループ状の経路を流れる。こ
のループ状に流れる電流が作る磁束は、ループの内側に
集中すると共に各半導体素子のオン，オフに従い時間的
に変化し、この磁束が金属基板３と鎖交するとこの鎖交
磁束を打ち消すような反抗磁束を作る渦電流が金属基板
３に流れ、この渦電流によって箔導体パターン５，６，
７，アルミワイヤー８，２１のインダクタンスを低減す
ることができると共に半導体素子の制御用配線である箔
導体パターン７と鎖交する磁束が打ち消され他の配線と
の磁気的結合を低減できる。
流れる電流は図示していないがモジュール外部の制御信
号により各半導体素子がオン，オフし、通電、或いは遮
断され、断続的なパルス状の電流が外部接続端子９から
箔導体パターン６に流入し、トランジスタ１，ダイオー
ド２，アルミワイヤー２１を通過し箔導体パターン５を
流れ外部接続端子９に戻るループ状の経路を流れる。こ
のループ状に流れる電流が作る磁束は、ループの内側に
集中すると共に各半導体素子のオン，オフに従い時間的
に変化し、この磁束が金属基板３と鎖交するとこの鎖交
磁束を打ち消すような反抗磁束を作る渦電流が金属基板
３に流れ、この渦電流によって箔導体パターン５，６，
７，アルミワイヤー８，２１のインダクタンスを低減す
ることができると共に半導体素子の制御用配線である箔
導体パターン７と鎖交する磁束が打ち消され他の配線と
の磁気的結合を低減できる。
【００２０】上記構造上の重要な点としては、外部接続
端子９，１０と箔導体パターン５，６，７を接続する正
負の接続点１２のうち同一電流が逆方向で通過する接続
点１２の間隔であり、この間隔を可能な限り小さくする
ことが望ましい。これは、ループ状に流れる電流が作る
磁束のうち金属基板３と鎖交しない漏れ磁束を低減する
ことができ、渦電流によるインダクタンス低減効果を最
大限に発揮させる上で重要である。尚、これらの正負の
接続点１２の位置は近接させていれば箔導体パターン
５，６，７上どこに配置しても構わない。
端子９，１０と箔導体パターン５，６，７を接続する正
負の接続点１２のうち同一電流が逆方向で通過する接続
点１２の間隔であり、この間隔を可能な限り小さくする
ことが望ましい。これは、ループ状に流れる電流が作る
磁束のうち金属基板３と鎖交しない漏れ磁束を低減する
ことができ、渦電流によるインダクタンス低減効果を最
大限に発揮させる上で重要である。尚、これらの正負の
接続点１２の位置は近接させていれば箔導体パターン
５，６，７上どこに配置しても構わない。
【００２１】第２の重要な点は、絶縁セラミック板４の
厚さであり、可能な限り薄いことが望まれる。これは、
前記と同様に配線部と金属基板３を近接させることで漏
れ磁束を低減でき、渦電流によるインダクタンス低減効
果を最大限に発揮させる上で重要である。
厚さであり、可能な限り薄いことが望まれる。これは、
前記と同様に配線部と金属基板３を近接させることで漏
れ磁束を低減でき、渦電流によるインダクタンス低減効
果を最大限に発揮させる上で重要である。
【００２２】次に、このインダクタンス低減の原理を説
明する。
明する。
【００２３】図４は本発明による金属基板上の配線部の
インダクタンスが低減する原理を説明する図面である。
インダクタンスが低減する原理を説明する図面である。
【００２４】図４に示すように、金属基板３と箔導体パ
ターン５，６に時間的に変化する配線電流１３が矢印の
方向に流れると、その時間変化に伴い電流が作る磁束１
４も変化し、金属基板３と鎖交し、金属基板３中に誘導
起電力が発生する。この誘導起電力と金属基板３の導体
抵抗により金属基板中に渦電流１５が誘導される。この
渦電流１５は、鎖交磁束を打ち消すように流れ、金属基
板中で合成される。合成された渦電流１５は箔導体パタ
ーン５，６を流れる電流の直下に流れ、その向きは箔導
体パターン５，６の配線電流１３の向きと逆である。こ
の渦電流１５が作る反抗磁束１６は一般に反抗磁界と呼
ばれ、箔導体パターン５，６を流れる配線電流１３が作
る磁束を打ち消す。これは上述の従来技術における２本
の配線の往復電流と同じ効果をもたらし、渦電流による
相互インダクタンスによって箔導体パターン５，６の寄
生インダクタンスを低減する効果が得られる。この様
に、配線部の寄生インダクタンスを低減すると寄生イン
ダクタンスの不均一が小さくなり各半導体素子に流れる
電流を均等化できることから、電流集中による半導体素
子の破損を防ぎ、配線の寄生インダクタンスと配線を流
れる電流の時間変化の積で生じるサージ電圧を低減し、
各半導体素子にかかる過電圧と損失を低減及び均等化で
き、サージ電圧及び磁気結合によるノイズ誤動作を抑制
できる。
ターン５，６に時間的に変化する配線電流１３が矢印の
方向に流れると、その時間変化に伴い電流が作る磁束１
４も変化し、金属基板３と鎖交し、金属基板３中に誘導
起電力が発生する。この誘導起電力と金属基板３の導体
抵抗により金属基板中に渦電流１５が誘導される。この
渦電流１５は、鎖交磁束を打ち消すように流れ、金属基
板中で合成される。合成された渦電流１５は箔導体パタ
ーン５，６を流れる電流の直下に流れ、その向きは箔導
体パターン５，６の配線電流１３の向きと逆である。こ
の渦電流１５が作る反抗磁束１６は一般に反抗磁界と呼
ばれ、箔導体パターン５，６を流れる配線電流１３が作
る磁束を打ち消す。これは上述の従来技術における２本
の配線の往復電流と同じ効果をもたらし、渦電流による
相互インダクタンスによって箔導体パターン５，６の寄
生インダクタンスを低減する効果が得られる。この様
に、配線部の寄生インダクタンスを低減すると寄生イン
ダクタンスの不均一が小さくなり各半導体素子に流れる
電流を均等化できることから、電流集中による半導体素
子の破損を防ぎ、配線の寄生インダクタンスと配線を流
れる電流の時間変化の積で生じるサージ電圧を低減し、
各半導体素子にかかる過電圧と損失を低減及び均等化で
き、サージ電圧及び磁気結合によるノイズ誤動作を抑制
できる。
【００２５】図５は本発明に係わる複数の半導体を平列
接続したモジュールの配線部に関する第２の実施例を示
す平面図である。
接続したモジュールの配線部に関する第２の実施例を示
す平面図である。
【００２６】図５において前述の図２と異なる点として
は、箔導体パターン５，６，７と他の絶縁セラミック板
４上の箔導体パターン５，６，７を接続するアルミワイ
ヤー２１の本数及びその断面積の合計を外部接続端子９
との接続点１２からアルミワイヤー２１までの間に接続
されているトランジスタ１の数に反比例させて少なくす
る点である。これは、外部接続端子９から流入した電流
が箔導体パターン６を通り並列に接続されている半導体
素子各々に流入され、残りの電流はアルミワイヤー２１
で接続された次の絶縁セラミック板４上の箔導体パター
ン６に流入し並列接続された半導体素子各々に流入され
て減少していくため、アルミワイヤー２１を流れる電流
は外部接続端子９から離れる程、つまり接続点１２から
アルミワイヤー２１までの間に接続されているトランジ
スタ１の数が多い程減少することになり、アルミワイヤ
ー２１の本数及び断面積の合計を少なくできる。これに
よりワイヤーボンディングの工程数を削減でき低価格な
半導体モジュールを提供できる。
は、箔導体パターン５，６，７と他の絶縁セラミック板
４上の箔導体パターン５，６，７を接続するアルミワイ
ヤー２１の本数及びその断面積の合計を外部接続端子９
との接続点１２からアルミワイヤー２１までの間に接続
されているトランジスタ１の数に反比例させて少なくす
る点である。これは、外部接続端子９から流入した電流
が箔導体パターン６を通り並列に接続されている半導体
素子各々に流入され、残りの電流はアルミワイヤー２１
で接続された次の絶縁セラミック板４上の箔導体パター
ン６に流入し並列接続された半導体素子各々に流入され
て減少していくため、アルミワイヤー２１を流れる電流
は外部接続端子９から離れる程、つまり接続点１２から
アルミワイヤー２１までの間に接続されているトランジ
スタ１の数が多い程減少することになり、アルミワイヤ
ー２１の本数及び断面積の合計を少なくできる。これに
よりワイヤーボンディングの工程数を削減でき低価格な
半導体モジュールを提供できる。
【００２７】図６は本発明に係わる複数の半導体を平列
接続したモジュールの配線部に関する第３の実施例を示
す構成図、図７はその箔導体パターンの平面図、図８は
その箔導体パターンの配置を示す平面図である。
接続したモジュールの配線部に関する第３の実施例を示
す構成図、図７はその箔導体パターンの平面図、図８は
その箔導体パターンの配置を示す平面図である。
【００２８】図６において前述の図１と異なる点として
は、図７に示すように箔導体パターン５，６，７と他の
絶縁セラミック板４上の箔導体パターン５，６，７を接
続する矩形状のバー配線用のパッド１７を箔導体パター
ン５，６，７の両端部に配置し、図８に示すようにこの
箔導体パターン５，６，７間にバー配線１８，１９，２
０を接続し箔導体パターン５，６，７を直列に接続する
と共に図６に示すように箔導体パターン５，６に接続さ
れたバー配線１８，１９を近接し平行に配置する点であ
る。これは、箔導体パターン５，６間の接続にバー配線
を用い近接に平行配置したバー配線１８に往復電流が流
れ、このバー配線１８間に生じる相互インダクタンスに
よってバー配線１８，１９の合成インダクタンスが低減
でき、上記第１の実施例と比較して箔導体パターン５，
６，７と他の絶縁セラミック板４上の箔導体パターン
５，６，７を接続するアルミワイヤー２１が持つ寄生イ
ンダクタンスを低減でき、金属基板３上の配線部が持つ
寄生インダクタンスをより一層低減できる。このように
配線の寄生インダクタンスを低減したことによって寄生
インダクタンスの不均一を小さくでき、各半導体素子に
流れる電流を均等化し、電流集中による半導体素子の破
損を防ぐことができると共に、配線の寄生インダクタン
スと配線を流れる電流の時間変化の積で生じるサージ電
圧を低減し、各半導体素子にかかる過電圧と損失を低減
及び均等化でき、サージ電圧による誤動作を抑制でき
る。
は、図７に示すように箔導体パターン５，６，７と他の
絶縁セラミック板４上の箔導体パターン５，６，７を接
続する矩形状のバー配線用のパッド１７を箔導体パター
ン５，６，７の両端部に配置し、図８に示すようにこの
箔導体パターン５，６，７間にバー配線１８，１９，２
０を接続し箔導体パターン５，６，７を直列に接続する
と共に図６に示すように箔導体パターン５，６に接続さ
れたバー配線１８，１９を近接し平行に配置する点であ
る。これは、箔導体パターン５，６間の接続にバー配線
を用い近接に平行配置したバー配線１８に往復電流が流
れ、このバー配線１８間に生じる相互インダクタンスに
よってバー配線１８，１９の合成インダクタンスが低減
でき、上記第１の実施例と比較して箔導体パターン５，
６，７と他の絶縁セラミック板４上の箔導体パターン
５，６，７を接続するアルミワイヤー２１が持つ寄生イ
ンダクタンスを低減でき、金属基板３上の配線部が持つ
寄生インダクタンスをより一層低減できる。このように
配線の寄生インダクタンスを低減したことによって寄生
インダクタンスの不均一を小さくでき、各半導体素子に
流れる電流を均等化し、電流集中による半導体素子の破
損を防ぐことができると共に、配線の寄生インダクタン
スと配線を流れる電流の時間変化の積で生じるサージ電
圧を低減し、各半導体素子にかかる過電圧と損失を低減
及び均等化でき、サージ電圧による誤動作を抑制でき
る。
【００２９】図９は本発明に係わる複数の半導体を平列
接続したモジュールの配線部に関する第４の実施例を示
す平面図である。
接続したモジュールの配線部に関する第４の実施例を示
す平面図である。
【００３０】図９において前述の図８と異なる点として
は、箔導体パターン５，６と他の絶縁セラミック板４上
の箔導体パターン５，６を接続するバー配線１８の断面
積を外部接続端子９と箔導体パターン５，６を接続する
正負の接続点１２からバー配線１８までの間に接続され
ているトランジスタ１の数に反比例させると共にバー配
線１８の表面積を大きくする点である。これは、外部接
続端子９から流入した電流が箔導体パターン６を通り並
列に接続されている半導体素子各々に流入され、残りの
電流はバー配線１８で接続された次の絶縁セラミック板
４上の箔導体パターン６に流入し並列接続された半導体
素子各々に流入されて減少していくため、バー配線１８
を流れる電流は外部接続端子９から離れる程、つまり接
続点１２からバー配線１８までの間に接続されているト
ランジスタ１の数が多い程バー配線１８を流れる電流が
減少していくことになり、バー配線１８の断面積を少な
くできる。また、断面積を小さくしながらも表面積を大
きくすると高周波電流が配線導体の表面のみを流れるた
め配線形状で決まる寄生インダクタンスを低減できると
共にバー配線１８を軽くしたことで低コスト化と重量の
低減に寄与できる。図１０は本発明に係わる複数の半導
体を平列接続したモジュールの配線部に関する第５の実
施例を示す構成図である。
は、箔導体パターン５，６と他の絶縁セラミック板４上
の箔導体パターン５，６を接続するバー配線１８の断面
積を外部接続端子９と箔導体パターン５，６を接続する
正負の接続点１２からバー配線１８までの間に接続され
ているトランジスタ１の数に反比例させると共にバー配
線１８の表面積を大きくする点である。これは、外部接
続端子９から流入した電流が箔導体パターン６を通り並
列に接続されている半導体素子各々に流入され、残りの
電流はバー配線１８で接続された次の絶縁セラミック板
４上の箔導体パターン６に流入し並列接続された半導体
素子各々に流入されて減少していくため、バー配線１８
を流れる電流は外部接続端子９から離れる程、つまり接
続点１２からバー配線１８までの間に接続されているト
ランジスタ１の数が多い程バー配線１８を流れる電流が
減少していくことになり、バー配線１８の断面積を少な
くできる。また、断面積を小さくしながらも表面積を大
きくすると高周波電流が配線導体の表面のみを流れるた
め配線形状で決まる寄生インダクタンスを低減できると
共にバー配線１８を軽くしたことで低コスト化と重量の
低減に寄与できる。図１０は本発明に係わる複数の半導
体を平列接続したモジュールの配線部に関する第５の実
施例を示す構成図である。
【００３１】図１０において前述の実施例と異なる点と
しては、平行に近接して配置された正負の外部接続端子
９，１０に導体板２２を近接せさ平行に配置する点であ
る。これは、図４で示した配線の寄生インダクタンスの
低減原理と同様に外部接続端子９，１０に流れる電流が
作る磁束が正負の接続端子間に集中し、この磁束が導体
板２２と鎖交するとこの鎖交磁束を打ち消すような反抗
磁束を作る渦電流が導体板２２に流れ、この渦電流によ
って外部接続端子９，１０の寄生インダクタンスを低減
することができると共に半導体素子の制御用配線である
外部接続用端子１０と鎖交する外来磁束が打ち消すこと
ができ他の配線との磁気的結合を低減できる。この外部
接続端子９，１０と導体板２２の間隔は、狭いことが望
ましく、間隔を狭くすることで導体板２２と鎖交しない
漏れ磁束が低減でき寄生インダクタンスを一層低減でき
る。図示していないが導体板２２を固定する方法として
は、外部接続端子９，１０と導体板２２の間に薄い絶縁
樹脂等を挟み両者を固着するか、モジュールの樹脂ケー
ス内に埋め込んでも構わない。
しては、平行に近接して配置された正負の外部接続端子
９，１０に導体板２２を近接せさ平行に配置する点であ
る。これは、図４で示した配線の寄生インダクタンスの
低減原理と同様に外部接続端子９，１０に流れる電流が
作る磁束が正負の接続端子間に集中し、この磁束が導体
板２２と鎖交するとこの鎖交磁束を打ち消すような反抗
磁束を作る渦電流が導体板２２に流れ、この渦電流によ
って外部接続端子９，１０の寄生インダクタンスを低減
することができると共に半導体素子の制御用配線である
外部接続用端子１０と鎖交する外来磁束が打ち消すこと
ができ他の配線との磁気的結合を低減できる。この外部
接続端子９，１０と導体板２２の間隔は、狭いことが望
ましく、間隔を狭くすることで導体板２２と鎖交しない
漏れ磁束が低減でき寄生インダクタンスを一層低減でき
る。図示していないが導体板２２を固定する方法として
は、外部接続端子９，１０と導体板２２の間に薄い絶縁
樹脂等を挟み両者を固着するか、モジュールの樹脂ケー
ス内に埋め込んでも構わない。
【００３２】上記構造で重要な点としては、導体板２２
の電位であり、その電位は浮遊電位であっても構わない
が、導体板２２の一点に１ｋオーム程度の抵抗の片側を
接続し、もう片側を基準電位に接続することで、導体板
２２に蓄積される電荷を放出し一定電位にすることが望
ましい。また、正負の端子どちらか一方と同電位になる
よう導体板２２と端子の一方を一点で電気的に接続して
も構わない。これは、導体板２２に外部から渦電流を打
ち消すような電流が流入しなければインダクタンス低減
効果に影響しないからである。また、導体板２２に流れ
る渦電流は高周波電流となるため表皮効果により導体板
２２の表面部のみにしか流れないため導体板２２の厚さ
を薄くすることができ、モジュールの軽量化のため箔形
状の導体であることが望ましい。
の電位であり、その電位は浮遊電位であっても構わない
が、導体板２２の一点に１ｋオーム程度の抵抗の片側を
接続し、もう片側を基準電位に接続することで、導体板
２２に蓄積される電荷を放出し一定電位にすることが望
ましい。また、正負の端子どちらか一方と同電位になる
よう導体板２２と端子の一方を一点で電気的に接続して
も構わない。これは、導体板２２に外部から渦電流を打
ち消すような電流が流入しなければインダクタンス低減
効果に影響しないからである。また、導体板２２に流れ
る渦電流は高周波電流となるため表皮効果により導体板
２２の表面部のみにしか流れないため導体板２２の厚さ
を薄くすることができ、モジュールの軽量化のため箔形
状の導体であることが望ましい。
【００３３】この様に外部接続端子９，１０の寄生イン
ダクタンスを低減したことで、配線の寄生インダクタン
スと配線を流れる電流の時間変化の積で生じるサージ電
圧を低減し、各半導体素子にかかる過電圧と損失を低減
でき、サージ電圧による誤動作及び電磁結合によるノイ
ズ誤動作を低減できる。
ダクタンスを低減したことで、配線の寄生インダクタン
スと配線を流れる電流の時間変化の積で生じるサージ電
圧を低減し、各半導体素子にかかる過電圧と損失を低減
でき、サージ電圧による誤動作及び電磁結合によるノイ
ズ誤動作を低減できる。
【００３４】図１１は本発明に係わる複数の半導体を平
列接続したモジュールの配線部に関する第６の実施例を
示す平面図である。
列接続したモジュールの配線部に関する第６の実施例を
示す平面図である。
【００３５】図１１において前述の図３と異なる点とし
ては、トランジスタ１と箔導体パターン５，７を接続す
るアルミワイヤー８の長さを絶縁セラミック板４ごとに
統一すると共に外部接続端子９，１０が直接接続されて
いる絶縁セラミック板４上のアルミワイヤー８の長さを
最も長くし、外部接続端子９，１０から最も離れている
絶縁セラミック板４上のアルミワイヤー８を最も短くす
る。他の絶縁セラミック板４上のアルミワイヤー８の長
さは外部接続端子９，１０と離れるほど一定量ずつ短く
し、その短くする長さは最も長いアルミワイヤー８と最
も短いアルミワイヤー８の差を絶縁セラミック板４の総
数から１を引いた値で割った長さを用いる点である。こ
れは、金属基板３と離れていると漏れ磁束が増加し渦電
流によるインダクタンス低減効果が小さいアルミワイヤ
ー８の長さを各絶縁セラミック板ごとに調節すること
で、このアルミワイヤー８が持つ寄生インダクタンスを
用いて各半導体素子の電流経路が持つ寄生インダクタン
スの差を低減できることから、アルミワイヤー２１によ
って外部接続端子９から離れた半導体素子と近接した半
導体素子の電流経路に生じる寄生インダクタンスの差を
低減し、各半導体素子に流れる電流の均等化と電流集中
による半導体素子の破損を防ぐと共に各半導体素子にか
かる過電圧と損失を均等化できる。
ては、トランジスタ１と箔導体パターン５，７を接続す
るアルミワイヤー８の長さを絶縁セラミック板４ごとに
統一すると共に外部接続端子９，１０が直接接続されて
いる絶縁セラミック板４上のアルミワイヤー８の長さを
最も長くし、外部接続端子９，１０から最も離れている
絶縁セラミック板４上のアルミワイヤー８を最も短くす
る。他の絶縁セラミック板４上のアルミワイヤー８の長
さは外部接続端子９，１０と離れるほど一定量ずつ短く
し、その短くする長さは最も長いアルミワイヤー８と最
も短いアルミワイヤー８の差を絶縁セラミック板４の総
数から１を引いた値で割った長さを用いる点である。こ
れは、金属基板３と離れていると漏れ磁束が増加し渦電
流によるインダクタンス低減効果が小さいアルミワイヤ
ー８の長さを各絶縁セラミック板ごとに調節すること
で、このアルミワイヤー８が持つ寄生インダクタンスを
用いて各半導体素子の電流経路が持つ寄生インダクタン
スの差を低減できることから、アルミワイヤー２１によ
って外部接続端子９から離れた半導体素子と近接した半
導体素子の電流経路に生じる寄生インダクタンスの差を
低減し、各半導体素子に流れる電流の均等化と電流集中
による半導体素子の破損を防ぐと共に各半導体素子にか
かる過電圧と損失を均等化できる。
【００３６】図１２は本発明に係わる複数の半導体を平
列接続したモジュールの配線部に関する第７の実施例を
示す平面図である。
列接続したモジュールの配線部に関する第７の実施例を
示す平面図である。
【００３７】図１２において前述の図３と異なる点とし
ては、外部接続端子９，１０に最も近接している半導体
素子に接続されるアルミワイヤー８を最も長くすると共
に外部接続端子９，１０から最も離れている半導体素子
のアルミワイヤー８を最も短くし、他の半導体素子のア
ルミワイヤー８は外部接続端子９，１０と離れるほど一
定量ずつ短くする。その短くする量は最も長いアルミワ
イヤー８と最も短いアルミワイヤー８の差を並列接続し
た半導体素子の総数から１を引いた値で割った長さを用
いる点である。これは、金属基板３との距離が広いため
渦電流によるインダクタンス低減効果が少ないアルミワ
イヤー８の長さを各半導体素子ごとに調節することで、
このアルミワイヤー８が持つ寄生インダクタンスを用い
て各半導体素子の電流経路が持つ寄生インダクタンスの
差を低減できることから、アルミワイヤー２１によって
外部接続端子９から離れた半導体素子と近接した半導体
素子の電流経路に生じる寄生インダクタンスの差を低減
し、各半導体素子に流れる電流の均等化と、電流集中に
よる半導体素子の破損を防ぐと共に各半導体素子にかか
る過電圧と損失を均等化できる。
ては、外部接続端子９，１０に最も近接している半導体
素子に接続されるアルミワイヤー８を最も長くすると共
に外部接続端子９，１０から最も離れている半導体素子
のアルミワイヤー８を最も短くし、他の半導体素子のア
ルミワイヤー８は外部接続端子９，１０と離れるほど一
定量ずつ短くする。その短くする量は最も長いアルミワ
イヤー８と最も短いアルミワイヤー８の差を並列接続し
た半導体素子の総数から１を引いた値で割った長さを用
いる点である。これは、金属基板３との距離が広いため
渦電流によるインダクタンス低減効果が少ないアルミワ
イヤー８の長さを各半導体素子ごとに調節することで、
このアルミワイヤー８が持つ寄生インダクタンスを用い
て各半導体素子の電流経路が持つ寄生インダクタンスの
差を低減できることから、アルミワイヤー２１によって
外部接続端子９から離れた半導体素子と近接した半導体
素子の電流経路に生じる寄生インダクタンスの差を低減
し、各半導体素子に流れる電流の均等化と、電流集中に
よる半導体素子の破損を防ぐと共に各半導体素子にかか
る過電圧と損失を均等化できる。
【００３８】図１３は本発明に係わる複数の半導体を平
列接続したモジュールの配線部に関する第８の実施例を
示す平面図である。
列接続したモジュールの配線部に関する第８の実施例を
示す平面図である。
【００３９】図１３において前述の図３と異なる点とし
ては、半導体素子と箔導体パターン５を接続するアルミ
ワイヤー８の本数を絶縁セラミック板４ごとに統一する
と共に外部接続端子９が直接接続されている絶縁セラミ
ック板４上のアルミワイヤー８の本数を半導体素子の電
流容量に必要な最小限とし、外部接続端子９，１０から
最も離れている絶縁セラミック板４上のアルミワイヤー
８の本数を半導体素子に接続できる最大にすると共に他
の絶縁セラミック板４上のアルミワイヤー８の本数は外
部接続端子９，１０と離れるほど一定量ずつ増やし、増
やす本数は最も多いアルミワイヤー８と最も少ないアル
ミワイヤー８の本数の差を絶縁セラミック板４の総数か
ら１を引いた値で割った本数とする点である。これは、
金属基板３と離れているため渦電流によるインダクタン
ス低減効果が少ないアルミワイヤー８の本数を各絶縁セ
ラミック板ごとに調節し、アルミワイヤー８が持つ寄生
インダクタンスを用いて各半導体素子の電流経路が持つ
寄生インダクタンスの差を低減することで、アルミワイ
ヤー２１によって外部接続端子９から離れた半導体素子
と近接した半導体素子の電流経路に生じる寄生インダク
タンスの差を低減し、各半導体素子に流れる電流の均等
化と、電流集中による半導体素子の破損を防ぐと共に各
半導体素子にかかる過電圧と損失を均等化できる。
ては、半導体素子と箔導体パターン５を接続するアルミ
ワイヤー８の本数を絶縁セラミック板４ごとに統一する
と共に外部接続端子９が直接接続されている絶縁セラミ
ック板４上のアルミワイヤー８の本数を半導体素子の電
流容量に必要な最小限とし、外部接続端子９，１０から
最も離れている絶縁セラミック板４上のアルミワイヤー
８の本数を半導体素子に接続できる最大にすると共に他
の絶縁セラミック板４上のアルミワイヤー８の本数は外
部接続端子９，１０と離れるほど一定量ずつ増やし、増
やす本数は最も多いアルミワイヤー８と最も少ないアル
ミワイヤー８の本数の差を絶縁セラミック板４の総数か
ら１を引いた値で割った本数とする点である。これは、
金属基板３と離れているため渦電流によるインダクタン
ス低減効果が少ないアルミワイヤー８の本数を各絶縁セ
ラミック板ごとに調節し、アルミワイヤー８が持つ寄生
インダクタンスを用いて各半導体素子の電流経路が持つ
寄生インダクタンスの差を低減することで、アルミワイ
ヤー２１によって外部接続端子９から離れた半導体素子
と近接した半導体素子の電流経路に生じる寄生インダク
タンスの差を低減し、各半導体素子に流れる電流の均等
化と、電流集中による半導体素子の破損を防ぐと共に各
半導体素子にかかる過電圧と損失を均等化できる。
【００４０】以上、上記実施例では半導体素子としてト
ランジスタを用いた場合を説明したが、本発明は絶縁ゲ
ート型バイポーラトランジスタ等の他のパワー半導体素
子を用いたモジュールにも当然適用できる。
ランジスタを用いた場合を説明したが、本発明は絶縁ゲ
ート型バイポーラトランジスタ等の他のパワー半導体素
子を用いたモジュールにも当然適用できる。
【００４１】
【発明の効果】以上述べたように、本発明によれば、並
列に接続された複数の半導体素子が搭載された半導体モ
ジュール内の配線インダクタンスを低減し、各半導体素
子に流れる電流を均等化できる。この効果として電流集
中による半導体素子の破損を防ぐと共に、各半導体素子
にかかる過電圧と損失を均等化し、サージ電圧による誤
動作及び電磁結合によるノイズ誤動作を低減できる。
列に接続された複数の半導体素子が搭載された半導体モ
ジュール内の配線インダクタンスを低減し、各半導体素
子に流れる電流を均等化できる。この効果として電流集
中による半導体素子の破損を防ぐと共に、各半導体素子
にかかる過電圧と損失を均等化し、サージ電圧による誤
動作及び電磁結合によるノイズ誤動作を低減できる。
【図１】本発明の半導体モジュールの一実施例を示す構
成図。
成図。
【図２】図１の箔導体パターンの平面図。
【図３】図１の箔導体パターンの接続及び配置を示す平
面図。
面図。
【図４】図１のインダクタンス低減原理を説明する図。
【図５】本発明の半導体モジュールの箔導体パターンの
接続及び配置を示す平面図。
接続及び配置を示す平面図。
【図６】本発明の半導体モジュールの一実施例を示す構
成図。
成図。
【図７】図６の箔導体パターンの平面図。
【図８】図６の箔導体パターンの接続及び配置を示す平
面図。
面図。
【図９】本発明の半導体モジュールの箔導体パターンの
接続及び配置を示す平面図。
接続及び配置を示す平面図。
【図１０】本発明の半導体モジュールの一実施例を示す
構成図。
構成図。
【図１１】本発明の半導体モジュールの箔導体パターン
の接続及び配置を示す平面図。
の接続及び配置を示す平面図。
【図１２】本発明の半導体モジュールの箔導体パターン
の接続及び配置を示す平面図。
の接続及び配置を示す平面図。
【図１３】本発明の半導体モジュールの箔導体パターン
の接続及び配置を示す平面図。
の接続及び配置を示す平面図。
１…トランジスタ、２…ダイオード、３…金属基板、４
…絶縁セラミック板、５，６，７…箔導体パターン、
８，２１，２３…アルミワイヤー、９，１０…外部接続
端子、１１…絶縁セラミック基板間接続用パッド、１２
…接続点、１３…配線電流、１４…配線の電流が作る磁
束、１５…渦電流、１６…渦電流が作る反抗磁束、１７
…矩形状のバー配線用パッド、１８，１９，２０…バー
配線、２２…導体板。
…絶縁セラミック板、５，６，７…箔導体パターン、
８，２１，２３…アルミワイヤー、９，１０…外部接続
端子、１１…絶縁セラミック基板間接続用パッド、１２
…接続点、１３…配線電流、１４…配線の電流が作る磁
束、１５…渦電流、１６…渦電流が作る反抗磁束、１７
…矩形状のバー配線用パッド、１８，１９，２０…バー
配線、２２…導体板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 明 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (72)発明者 小池 義彦 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (72)発明者 丹波 昭浩 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (72)発明者 小川 敏夫 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (72)発明者 高橋 正昭 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (72)発明者 鈴木 勝徳 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (72)発明者 佐々木 正貴 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 昭63−193553（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/04
Claims (14)
- 【請求項１】金属基板と、該金属基板に固着した絶縁板
と、該絶縁板上に形成した複数の箔導体回路パターン
と、該箔導体回路パターンに固着された半導体素子とを
備えた半導体モジュールにおいて、 前記金属基板に複数の絶縁板が固着配列していて、 前記箔導体回路パターンが前記 半導体素子の電極に対応
して電気的に前記半導体素子を並列接続する回路パター
ンであって、 前記回路パターン上に少なくとも１つの半導体素子が固
着され、 前記回路パターンの一端若しくは両端に第一の配線導体
が固着され、隣接する前記絶縁板間で対応する前記回路
パターンを前記第一の配線導体で電気的に直列接続する
と共に直列接続された前記回路パターンと電気的に外部
と接続する端子との接続点を１つとし、 上記回路パターンと半導体素子とを第二の配線導体で電
気的に接続し、該第二の配線導体の長さが前記外部と接
続する端子がある絶縁板上で最も長くし、前記外部と接
続する端子からの配線距離が長い絶縁基板上の回路パタ
ーンになる程、前記第二の配線導体の長さを短く するこ
とを特徴とする半導体モジュール。 - 【請求項２】請求項１において、直列接続された上記回
路パターンと電気的に外部と接続する端子との接続点を
絶縁板の枚数より少なくしたことを特徴とする半導体モ
ジュール。 - 【請求項３】請求項１または２において、直列接続され
た上記回路パターンと電気的に外部と接続する端子との
接続点の内、接続点を通過する電流の大きさが等しく向
きが逆方向である接続点を近接配置したことを特徴とす
る半導体モジュール。 - 【請求項４】請求項１において、上記第一の配線導体の
断面積を、前記接続点から前記第一の配線導体までの間
に並列接続された前記半導体素子の数に反比例して小さ
くすることを特徴とする半導体モジュール。 - 【請求項５】請求項１において、上記第一の配線導体の
本数を、前記接続点から前記第一の配線導体までの間に
並列接続された前記半導体素子の数に反比例して小さく
することを特徴とする半導体モジュール。 - 【請求項６】請求項１において、上記第一の配線導体の
表面積を、前記接続点から前記第一の配線導体までの間
に並列接続された前記半導体素子の数に比例して大きく
することを特徴とする半導体モジュール。 - 【請求項７】請求項１において、上記第一の配線導体の
内、流れる電流の大きさが等しく方向が逆向きの第一の
配線導体を近接し平行に配置したことを特徴とする半導
体モジュール。 - 【請求項８】請求項１において、上記回路パターンと半
導体素子を接続する前記第二の配線導体の長さを前記各
絶縁基板上で等しくしたことを特徴とする半導体モジュ
ール。 - 【請求項９】金属基板と、該金属基板に固着した絶縁板
と、該絶縁板上に形成した複数の箔導体回路パターン
と、該箔導体回路パターンに固着された半導体素子とを
備えた半導体モジュールにおいて、 前記金属基板に複数の絶縁板が固着配列していて、 前記箔導体回路パターンが前記半導体素子の電極に対応
して電気的に前記半導体素子を並列接続する回路パター
ンであって、 前記回路パターン上に少なくとも１つの半導体素子が固
着され、 前記回路パターンの一端若しくは両端に第一の配線導体
が固着され、隣接する前記絶縁板間で対応する前記回路
パターンを前記第一の配線導体で電気的に直列接続する
と共に直列接続された前記回路パターンと電気的に外部
と接続する端子との接続点を１つとし、 上記回路パターンと半導体素子とを第二の配線導体で電
気的に接続し、 該 第二の配線導体の本数を、前記接続点を有する前記絶
縁板上の第二の配線導体の本数を最も少なくし、前記接
続点から配線距離が最も長い前記絶縁板上の第二の配線
導体の本数を最も多くし、他の絶縁板上の第二の配線導
体の本数を前記接続点から配線距離が長くなるほど多く
したことを特徴とする半導体モジュール。 - 【請求項１０】金属基板と、該金属基板に固着した絶縁
板と、該絶縁板上に形成した複数の箔導体回路パターン
と、該箔導体回路パターンに固着された半導体素子とを
備えた半導体モジュールにおいて、 前記金属基板に複数の絶縁板が固着配列していて、 前記箔導体回路パターンが前記半導体素子の電極に対応
して電気的に前記半導体素子を並列接続する回路パター
ンであって、 前記回路パターン上に少なくとも１つの半導体素子が固
着され、 前記回路パターンの一端若しくは両端に第一の配線導体
が固着され、隣接する前記絶縁板間で対応する前記回路
パターンを前記第一の配線導体で電気的に直列接続する
と共に直列接続された前記回路パターンと電気的に外部
と接続する端子との接続点を１つとし、 上記回路パターンと半導体素子とを第二の配線導体で電
気的に接続し、 前記回路パターンと電気的に外部と接続する端子と前記
回路パターンと前記端子を接続する複数の第三の配線導
体を有し、前記第三の配線導体は、流れる電流の大きさ
が等しく、電流の向きが逆方向の一対の配線導体が平行
に配置されたものであって、該一対の第三の配線導体に
近接し平行に導体板を配置したことを特徴とする半導体
モジュール。 - 【請求項１１】請求項１０において、上記導体板上の一
点と、前記第三の配線導体の１本とを一点で電気的に接
続したことを特徴とする半導体モジュール。 - 【請求項１２】請求項１０において、上記導体板上の一
点と１ｋオーム以上の抵抗の一端とを接続し、該抵抗の
他端を基準電位に接続したことを特徴とする半導体モジ
ュール。 - 【請求項１３】請求項１０において、上記導体板と第三
の配線導体との間に絶縁体を配置し、前記導体板と第三
の配線導体とが前記絶縁体で固着したことを特徴とした
半導体モジュール。 - 【請求項１４】請求項１０において、上記導体板をモジ
ュールのケースを形成している樹脂内に配置したことを
特徴とする半導体モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22969896A JP3225847B2 (ja) | 1996-08-30 | 1996-08-30 | 半導体モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22969896A JP3225847B2 (ja) | 1996-08-30 | 1996-08-30 | 半導体モジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1074886A JPH1074886A (ja) | 1998-03-17 |
| JP3225847B2 true JP3225847B2 (ja) | 2001-11-05 |
Family
ID=16896311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22969896A Expired - Fee Related JP3225847B2 (ja) | 1996-08-30 | 1996-08-30 | 半導体モジュール |
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| Country | Link |
|---|---|
| JP (1) | JP3225847B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8197172B2 (en) | 2002-06-19 | 2012-06-12 | Murata Machinery, Ltd. | Automated material handling system for semiconductor manufacturing based on a combination of vertical carousels and overhead hoists |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004229393A (ja) * | 2003-01-22 | 2004-08-12 | Toyota Motor Corp | 半導体装置 |
| JP4580997B2 (ja) * | 2008-03-11 | 2010-11-17 | 日立オートモティブシステムズ株式会社 | 電力変換装置 |
| JP5207862B2 (ja) * | 2008-07-16 | 2013-06-12 | 三菱電機株式会社 | 半導体モジュール |
| JP2009064036A (ja) * | 2008-11-13 | 2009-03-26 | Hitachi Ltd | プラズマディスプレイ装置 |
| JP2010092056A (ja) * | 2009-10-14 | 2010-04-22 | Hitachi Ltd | Ｐｄｐ表示装置 |
| JP5551808B2 (ja) * | 2010-03-05 | 2014-07-16 | 日立オートモティブシステムズ株式会社 | 半導体モジュール及びこれを備えた電力変換装置 |
| JP5680516B2 (ja) * | 2011-10-27 | 2015-03-04 | トヨタ自動車株式会社 | 半導体装置 |
| JP5706563B2 (ja) * | 2013-04-10 | 2015-04-22 | 日立オートモティブシステムズ株式会社 | 半導体モジュール及びこれを備えた電力変換装置 |
| JP6186183B2 (ja) * | 2013-06-13 | 2017-08-23 | 株式会社日立製作所 | 電力変換装置 |
| JP2016067171A (ja) * | 2014-09-26 | 2016-04-28 | 株式会社日立製作所 | 電力変換装置 |
| JP6530987B2 (ja) * | 2015-07-09 | 2019-06-12 | 株式会社日立製作所 | 電力変換装置 |
| DE102016208431A1 (de) * | 2016-05-17 | 2017-11-23 | Osram Opto Semiconductors Gmbh | Anordnung mit einem elektrischen Bauteil |
| JP2019134080A (ja) * | 2018-01-31 | 2019-08-08 | 株式会社デンソー | 半導体モジュール |
| JP6560407B2 (ja) * | 2018-06-18 | 2019-08-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| DE102019202728A1 (de) * | 2019-02-28 | 2020-09-03 | Robert Bosch Gmbh | Schaltungsanordnung zur Ansteuerung einer elektrischen Maschine |
| JP7428019B2 (ja) | 2020-03-06 | 2024-02-06 | 富士電機株式会社 | 半導体モジュール |
-
1996
- 1996-08-30 JP JP22969896A patent/JP3225847B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8197172B2 (en) | 2002-06-19 | 2012-06-12 | Murata Machinery, Ltd. | Automated material handling system for semiconductor manufacturing based on a combination of vertical carousels and overhead hoists |
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|---|---|
| JPH1074886A (ja) | 1998-03-17 |
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