JP6508505B2 - インバータ回路 - Google Patents
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Description
本発明は、フルブリッジ回路を用いたインバータ回路に関するものである。
直流電圧をフルブリッジインバータで交流電圧に変換して電源系統に連系出力する系統連系インバータ装置が検討されている（例えば、特許文献１参照）。この文献に記載された技術においては、フルブリッジインバータ部の出力部分にクランプ回路が設けられている。この技術では、インバータ出力の振幅を小さくし、インバータのスイッチング損失を低減することで電力変換効率を上げることができる。
しかしながら、クランプ回路を構成するための専用のパワーモジュールは汎用品で流通していない。このため、個別のパワーデバイス（ディスクリート品）を用いてクランプ回路を構成する必要があった。この場合、複数のディスクリート品を並列、直列に接続してクランプ回路を構成する必要があり、デバイス間の配線による損失やノイズ、ジャンクション温度のむらによる耐久性が問題になる可能性がある。
一方、クランプ回路に必要なパワーデバイスをすべて含む専用のカスタムモジュールを製造することが考えられる。しかし、このカスタムモジュールでは、汎用モジュールと比較して、製造コストや検査コストが高いという課題がある。
本発明は、上記課題に鑑みてなされたものであり、その目的は、フルブリッジ回路モジュールを用いてクランプ部を構成し、低コストで高性能のインバータ回路を提供することにある。
（１）上記課題を解決するインバータ回路は、二つのフルブリッジ回路モジュールを用いて構成したインバータ回路であって、直流電圧を交流電圧に変換する第１のフルブリッジ回路モジュールと、前記第１のフルブリッジ回路モジュールの出力電圧をクランプするクランプ部としての第２のフルブリッジ回路モジュールと、を備え、前記第１のフルブリッジ回路モジュールと前記第２のフルブリッジ回路モジュールとは同等のものであり、前記第１のフルブリッジ回路モジュールの出力端子が前記第２のフルブリッジ回路モジュールの出力端子に並列に接続され、前記第２のフルブリッジ回路モジュールの出力端子は前記インバータ回路の出力端子に接続され、前記第１、第２のフルブリッジ回路モジュールは、それぞれ同じ数のスイッチング素子と整流素子とを備え、前記第２のフルブリッジ回路モジュールのスイッチング素子の導通損失が、前記第１のフルブリッジ回路モジュールのスイッチング素子の導通損失以下であり、前記第１のフルブリッジ回路モジュールのスイッチング素子のスイッチング速度が、前記第２のフルブリッジ回路モジュールのスイッチング素子のスイッチング速度以上であり、前記第２のフルブリッジ回路モジュールの整流素子の導通損失が、前記第１のフルブリッジ回路モジュールの整流素子の導通損失以下であり、前記第２のフルブリッジ回路モジュールの整流素子のスイッチング速度が、前記第１のフルブリッジ回路モジュールの整流素子のスイッチング速度以上であり、前記インバータ回路の出力端子間の交流電圧が３値となるように前記第１のフルブリッジ回路モジュール及び前記第２のフルブリッジ回路モジュールを制御することを特徴とする。
本発明によれば、汎用のフルブリッジモジュールを用いてクランプ部を構成し、低コストで高性能のインバータを提供することができる。
以下、本実施形態を図１、図２に基づいて説明する。
（インバータ構成）
図１は、本実施形態のインバータ構成を示す。このインバータ１０は、二つのフルブリッジ回路Ｆ１，Ｆ２を用いて構成する。第１のフルブリッジ回路モジュールとしてのフルブリッジ回路Ｆ１は端子Ｔ１１〜Ｔ１８、第２のフルブリッジ回路モジュールとしてのフルブリッジ回路Ｆ２は端子Ｔ２１〜Ｔ２８を備えている。
（インバータ構成）
図１は、本実施形態のインバータ構成を示す。このインバータ１０は、二つのフルブリッジ回路Ｆ１，Ｆ２を用いて構成する。第１のフルブリッジ回路モジュールとしてのフルブリッジ回路Ｆ１は端子Ｔ１１〜Ｔ１８、第２のフルブリッジ回路モジュールとしてのフルブリッジ回路Ｆ２は端子Ｔ２１〜Ｔ２８を備えている。
そして、インバータ１０は、フルブリッジ回路Ｆ１，Ｆ２を構成する各素子（スイッチング素子、ダイオード等）を基板（図示せず）上に実装して、１つのパッケージ内に収めて封止することにより、モジュール化されている。各素子に接続される電気的配線は、基板上に形成した導体によって構成される。
フルブリッジ回路Ｆ１，Ｆ２は、それぞれ４つのスイッチング素子Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４と、各スイッチング素子に対応して接続されたダイオードＤ１１〜Ｄ１４，Ｄ２１〜Ｄ２４（整流素子）からなる。
各スイッチング素子Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４は、ＩＧＢＴ（Insulated Gate Bipolar Transistor ）で構成される。
フルブリッジ回路Ｆ１のスイッチング素子Ｑ１１，Ｑ１２の直列回路、及びスイッチング素子Ｑ１３，Ｑ１４の直列回路は、端子Ｔ１１，Ｔ１２間に接続されている。具体的には、スイッチング素子Ｑ１１のコレクタが端子Ｔ１１に接続され、スイッチング素子Ｑ１１のエミッタとスイッチング素子Ｑ１２のコレクタとが接続され、スイッチング素子Ｑ１２のエミッタが端子Ｔ１２に接続されている。更に、スイッチング素子Ｑ１３のコレクタが端子Ｔ１１に接続され、スイッチング素子Ｑ１３のエミッタとスイッチング素子Ｑ１４のコレクタとが接続され、スイッチング素子Ｑ１４のエミッタが端子Ｔ１２に接続されている。ダイオードＤ１１〜Ｄ１４は、各スイッチング素子Ｑ１１〜Ｑ１４のそれぞれに逆並列接続されている。
フルブリッジ回路Ｆ１のスイッチング素子Ｑ１１，Ｑ１２の直列回路、及びスイッチング素子Ｑ１３，Ｑ１４の直列回路は、端子Ｔ１１，Ｔ１２間に接続されている。具体的には、スイッチング素子Ｑ１１のコレクタが端子Ｔ１１に接続され、スイッチング素子Ｑ１１のエミッタとスイッチング素子Ｑ１２のコレクタとが接続され、スイッチング素子Ｑ１２のエミッタが端子Ｔ１２に接続されている。更に、スイッチング素子Ｑ１３のコレクタが端子Ｔ１１に接続され、スイッチング素子Ｑ１３のエミッタとスイッチング素子Ｑ１４のコレクタとが接続され、スイッチング素子Ｑ１４のエミッタが端子Ｔ１２に接続されている。ダイオードＤ１１〜Ｄ１４は、各スイッチング素子Ｑ１１〜Ｑ１４のそれぞれに逆並列接続されている。
そして、スイッチング素子Ｑ１１，Ｑ１２の接続点、及びスイッチング素子Ｑ１３，Ｑ１４の接続点が、それぞれフルブリッジ回路Ｆ１の出力となる。具体的には、スイッチング素子Ｑ１１，Ｑ１２の接続点、及びスイッチング素子Ｑ１３，Ｑ１４の接続点が、それぞれ端子Ｔ１５，Ｔ１８に接続されている。
そして、スイッチング素子Ｑ１１，Ｑ１２のゲートは、それぞれ端子Ｔ１３，Ｔ１４に接続されている。また、スイッチング素子Ｑ１３，Ｑ１４のゲートは、それぞれ端子Ｔ１６，Ｔ１７に接続されている。
フルブリッジ回路Ｆ２のスイッチング素子Ｑ２１，Ｑ２２の直列回路、及びスイッチング素子Ｑ２３，Ｑ２４の直列回路は、端子Ｔ２１，Ｔ２２間に接続されている。具体的には、スイッチング素子Ｑ２１のコレクタが端子Ｔ２１に接続され、スイッチング素子Ｑ２１のエミッタとスイッチング素子Ｑ２２のコレクタとが接続され、スイッチング素子Ｑ２２のエミッタが端子Ｔ２２に接続されている。更に、スイッチング素子Ｑ２３のコレクタが端子Ｔ２１に接続され、スイッチング素子Ｑ２３のエミッタとスイッチング素子Ｑ２４のコレクタとが接続され、スイッチング素子Ｑ２４のエミッタが端子Ｔ２２に接続されている。ダイオードＤ２１〜Ｄ２４は、各スイッチング素子Ｑ２１〜Ｑ２４のそれぞれに逆並列接続されている。
そして、スイッチング素子Ｑ２１，Ｑ２２の接続点、及びスイッチング素子Ｑ２３，Ｑ２４の接続点が、それぞれフルブリッジ回路Ｆ２の出力となる。具体的には、スイッチング素子Ｑ２１，Ｑ２２の接続点、及びスイッチング素子Ｑ２３，Ｑ２４の接続点が、それぞれ端子Ｔ２５，Ｔ２８に接続されている。
そして、スイッチング素子Ｑ２１，Ｑ２２のゲートは、それぞれ端子Ｔ２３，Ｔ２４に接続されている。また、スイッチング素子Ｑ２３，Ｑ２４のゲートは、それぞれ端子Ｔ２６，Ｔ２７に接続されている。
次に、本実施形態では、フルブリッジ回路Ｆ１，Ｆ２に用いられている各ＩＧＢＴ、ダイオードの仕様を示す。ここでは、フルブリッジ回路Ｆ１の素子特性と、フルブリッジ回路Ｆ２の素子特性とを比較している。
具体的には、ＩＧＢＴの導通損失については、フルブリッジ回路Ｆ２として、フルブリッジ回路Ｆ１と同等以上のものを用いる。ＩＧＢＴのスイッチング速度については、フルブリッジ回路Ｆ１として、フルブリッジ回路Ｆ２のＩＧＢＴ同等以上のものを用いる。
ダイオードの導通損失については、フルブリッジ回路Ｆ２として、フルブリッジ回路Ｆ１と同等以上のものを用いる。ダイオードのスイッチング速度については、フルブリッジ回路Ｆ２として、フルブリッジ回路Ｆ１と同等以上のものを用いる。ダイオードの耐圧、最大電流については、フルブリッジ回路Ｆ２として、フルブリッジ回路Ｆ１の性能と同等以上のものを用いる。
そして、フルブリッジ回路Ｆ１の端子Ｔ１５，Ｔ１８を、それぞれフルブリッジ回路Ｆ２の端子Ｔ２５，Ｔ２８に接続する。そして、端子Ｔ２５，Ｔ２８は、インバータ１０の端子Ｔ０１，Ｔ０２に接続される。
（フルブリッジ及びクランプとしてアプリケーション）
図２は、インバータ１０を用いた電力変換装置を示す。
本実施形態では、フルブリッジ回路Ｆ１はフルブリッジ部として機能し、フルブリッジ回路Ｆ２はクランプ部として機能させる。
図２は、インバータ１０を用いた電力変換装置を示す。
本実施形態では、フルブリッジ回路Ｆ１はフルブリッジ部として機能し、フルブリッジ回路Ｆ２はクランプ部として機能させる。
フルブリッジ回路Ｆ１の端子Ｔ１１には直流電源Ｇ１の高圧側，端子Ｔ１２は直流電源Ｇ１の低圧側を接続する。
また、インバータ１０の端子Ｔ０１にはリアクトルＲＥ１の一端、端子Ｔ０２間にはリアクトルＲＥ２の一端を接続する。更に、リアクトルＲＥ１，ＲＥ２の各他端間にはコンデンサＣ１を接続する。更に、コンデンサＣ１と並列に、負荷Ｌ１を接続する。
また、インバータ１０の端子Ｔ０１にはリアクトルＲＥ１の一端、端子Ｔ０２間にはリアクトルＲＥ２の一端を接続する。更に、リアクトルＲＥ１，ＲＥ２の各他端間にはコンデンサＣ１を接続する。更に、コンデンサＣ１と並列に、負荷Ｌ１を接続する。
更に、リアクトルＲＥ１の他端には、直列に電流計Ｉ０を接続し、リアクトルＲＥ１，ＲＥ２の各他端間には電圧計Ｖ０を接続する。
電流計Ｉ０、電圧計Ｖ０の計測結果は、スイッチング素子Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４を制御する制御部３１に供給される。
電流計Ｉ０、電圧計Ｖ０の計測結果は、スイッチング素子Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４を制御する制御部３１に供給される。
端子Ｔ１３，Ｔ１４，Ｔ１６，Ｔ１７，Ｔ２３，Ｔ２４，Ｔ２６，Ｔ２７には、フルブリッジ回路Ｆ１，Ｆ２のスイッチング素子の各ゲートへ駆動信号を出力するドライバ３２を接続する。ドライバ３２は、駆動回路部３０の制御部３１に接続されており、スイッチング素子のオン・オフ駆動する各駆動信号を制御信号に応じて生成する。そして、ドライバ３２は、端子Ｔ１３，Ｔ１４，Ｔ１６，Ｔ１７，Ｔ２３，Ｔ２４，Ｔ２６，Ｔ２７を介して、各スイッチング素子の各ゲートへ駆動信号を出力する。
（動作）
まず、スイッチング素子Ｑ１１，Ｑ１４ではオン・オフを繰り返すＰＷＭ動作、スイッチング素子Ｑ２１，Ｑ２２ではオン状態を維持、スイッチング素子Ｑ１２，Ｑ１３，Ｑ２３，Ｑ２４ではオフ状態を維持させる。これにより、端子Ｔ０１からの出力電圧は正の半周期波形、端子Ｔ０２からの出力電圧は負の半周期波形に制御される。また、スイッチング素子Ｑ１２，Ｑ１３がオン・オフを繰り返すＰＷＭ動作、スイッチング素子Ｑ２３，Ｑ２４ではオン状態を維持、スイッチング素子Ｑ１１，Ｑ１４，Ｑ２１，Ｑ２２ではオフ状態を維持させる。これにより、端子Ｔ０１から負荷Ｌ１に供給される出力電圧は負の半周期波形、端子Ｔ０２からの出力電圧は正の半周期波形に制御される。
まず、スイッチング素子Ｑ１１，Ｑ１４ではオン・オフを繰り返すＰＷＭ動作、スイッチング素子Ｑ２１，Ｑ２２ではオン状態を維持、スイッチング素子Ｑ１２，Ｑ１３，Ｑ２３，Ｑ２４ではオフ状態を維持させる。これにより、端子Ｔ０１からの出力電圧は正の半周期波形、端子Ｔ０２からの出力電圧は負の半周期波形に制御される。また、スイッチング素子Ｑ１２，Ｑ１３がオン・オフを繰り返すＰＷＭ動作、スイッチング素子Ｑ２３，Ｑ２４ではオン状態を維持、スイッチング素子Ｑ１１，Ｑ１４，Ｑ２１，Ｑ２２ではオフ状態を維持させる。これにより、端子Ｔ０１から負荷Ｌ１に供給される出力電圧は負の半周期波形、端子Ｔ０２からの出力電圧は正の半周期波形に制御される。
そして、端子Ｔ０１，Ｔ０２間の交流電圧は、３値をとり得る。従って、２値をとる場合に比べて、同一出力であれば交流電圧の振幅値（絶対値）を小さくでき、スイッチング素子Ｑ１１〜Ｑ１４のスイッチング損失、リアクトルの鉄損を下げ、回路の電力効率を高くできる。
次に、端子Ｔ０１における正の半周期の一部の動作を説明する。
まず、第１期間において、スイッチング素子Ｑ１１，Ｑ１４をオン、スイッチング素子Ｑ１２，Ｑ１３をオフ、スイッチング素子Ｑ２１をオン、スイッチング素子Ｑ２３をオフさせる。この第１期間において、直流電源Ｇ１の正極→スイッチング素子Ｑ１１→リアクトルＲＥ１→コンデンサＣ１→リアクトルＲＥ２→スイッチング素子Ｑ１４→直流電源Ｇ１の負極の経路で電流が流れる。そして、スイッチング素子Ｑ１１，Ｑ１４では、コレクタからエミッタに向かって電流が流れるので、スイッチング素子Ｑ１１，Ｑ１４に導通損失が発生する。一方、ダイオードＤ１１〜Ｄ１４には電流が流れない。また、第１期間において、交流電圧の振幅は、直流電源Ｇ１の電圧（ここでは「Ｖ１」）となる。
まず、第１期間において、スイッチング素子Ｑ１１，Ｑ１４をオン、スイッチング素子Ｑ１２，Ｑ１３をオフ、スイッチング素子Ｑ２１をオン、スイッチング素子Ｑ２３をオフさせる。この第１期間において、直流電源Ｇ１の正極→スイッチング素子Ｑ１１→リアクトルＲＥ１→コンデンサＣ１→リアクトルＲＥ２→スイッチング素子Ｑ１４→直流電源Ｇ１の負極の経路で電流が流れる。そして、スイッチング素子Ｑ１１，Ｑ１４では、コレクタからエミッタに向かって電流が流れるので、スイッチング素子Ｑ１１，Ｑ１４に導通損失が発生する。一方、ダイオードＤ１１〜Ｄ１４には電流が流れない。また、第１期間において、交流電圧の振幅は、直流電源Ｇ１の電圧（ここでは「Ｖ１」）となる。
次に、第２期間において、スイッチング素子Ｑ１１，Ｑ１４をターンオフさせる。この過渡期である第２期間においては、スイッチング素子Ｑ１１，Ｑ１４がターンオフするとき、スイッチング素子Ｑ１１，Ｑ１４のコレクタ・エミッタ間電圧は、「略０」→「Ｖ１／２」に変化する。また、スイッチング素子Ｑ１１，Ｑ１４を流れる電流は「０」に変化する。従って、スイッチング素子Ｑ１１，Ｑ１４は、ターンオフ時にスイッチング損が発生する。また、リアクトルＲＥ１，ＲＥ２に蓄積されたエネルギが放出されるため、ダイオードＤ２１及びスイッチング素子Ｑ２３には、還流電流が流れ始める。
次に、第３期間においては、スイッチング素子Ｑ１１，Ｑ１４はオフ状態を維持する。この場合、ダイオードＤ２３及びスイッチング素子Ｑ２１には、還流電流が流れる。従って、ダイオードＤ２３及びスイッチング素子Ｑ２１には、導通損失が発生する。
次に、第４期間において、スイッチング素子Ｑ１１，Ｑ１４をターンオンさせる。この過渡期である第４期間においては、スイッチング素子Ｑ１１，Ｑ１４がターンオンするとき、スイッチング素子Ｑ１１，Ｑ１４のコレクタ−エミッタ間電圧は、「Ｖ１／２」→「略０」に変化し、スイッチング素子Ｑ１１，Ｑ１４に電流が流れる。従って、スイッチング素子Ｑ１１，Ｑ１４は、ターンオン時にスイッチング損が発生する。ダイオードＤ２３は、順方向バイアスから逆方向バイアスに変化するため、逆回復損（リカバリ損）が発生する。
次に、第５期間においては、スイッチング素子Ｑ１１，Ｑ１４はオン状態を維持し、第１期間と同様の動作になる。
これにより、ドライバ３２によって供給される駆動信号により、負荷Ｌ１の制御を行なうことができる。
これにより、ドライバ３２によって供給される駆動信号により、負荷Ｌ１の制御を行なうことができる。
上記実施形態によれば、以下のような効果を得ることができる。
（１）上記実施形態では、インバータ１０は、二つのフルブリッジ回路Ｆ１，Ｆ２を備えている。フルブリッジ回路Ｆ１はフルブリッジ部として機能し、フルブリッジ回路Ｆ２はクランプ部として機能させる。これにより、単一の汎用フルブリッジ回路モジュールで出力クランプ型インバータを実現することができる。従って、実装基板や駆動回路などを共通化して、電力変換回路の低コスト化を実現することができる。また、モジュール内にすべてのスイッチング素子を設けているため、特性バラツキを小さくして、回路設計が容易になる。また、実装基板上の配線を短くすることができ、寄生抵抗やインダクタの影響の低減を図ることができる。
（１）上記実施形態では、インバータ１０は、二つのフルブリッジ回路Ｆ１，Ｆ２を備えている。フルブリッジ回路Ｆ１はフルブリッジ部として機能し、フルブリッジ回路Ｆ２はクランプ部として機能させる。これにより、単一の汎用フルブリッジ回路モジュールで出力クランプ型インバータを実現することができる。従って、実装基板や駆動回路などを共通化して、電力変換回路の低コスト化を実現することができる。また、モジュール内にすべてのスイッチング素子を設けているため、特性バラツキを小さくして、回路設計が容易になる。また、実装基板上の配線を短くすることができ、寄生抵抗やインダクタの影響の低減を図ることができる。
（２）上記実施形態では、ＩＧＢＴの導通損失については、フルブリッジ回路Ｆ２として、フルブリッジ回路Ｆ１と同等以上のものを用いる。また、ダイオードの導通損失については、フルブリッジ回路Ｆ２として、フルブリッジ回路Ｆ１と同等以上のものを用いる。これにより、インバータ１０の出力段（クランプ部）における導通損失を抑制することができる。
（３）上記実施形態では、ＩＧＢＴのスイッチング速度については、フルブリッジ回路Ｆ１として、フルブリッジ回路Ｆ２のＩＧＢＴ同等以上のものを用いる。ダイオードのスイッチング速度については、フルブリッジ回路Ｆ２として、フルブリッジ回路Ｆ１と同等以上のものを用いる。これにより、インバータ１０において、過渡期が少ない直交変換を行なうとともに、波形変化に応じて迅速にクランプすることができる。
（４）上記実施形態では、ダイオードの耐圧、最大電流については、フルブリッジ回路Ｆ２として、フルブリッジ回路Ｆ１の性能と同等以上のものを用いる。これにより、インバータ１０の出力段（クランプ部）において、負荷に応じた電圧、電流に対応することができる。
なお、上記実施形態は以下のように変更してもよい。
・上記実施形態においては、インバータ１０のスイッチング素子Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４にはＩＧＢＴを用いたが、スイッチング素子であれば、ＩＧＢＴに限定されるものではない。例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor ）を用いてもよい。ＭＯＳＦＥＴを用いることにより、スイッチング周波数の高周波化が容易になり、リアクトルの小型化を図ることができる。また、ダイオードにはＭＯＳＦＥＴの寄生ダイオードを用いることができるので、素子数を削減できる。
・上記実施形態においては、インバータ１０のスイッチング素子Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４にはＩＧＢＴを用いたが、スイッチング素子であれば、ＩＧＢＴに限定されるものではない。例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor ）を用いてもよい。ＭＯＳＦＥＴを用いることにより、スイッチング周波数の高周波化が容易になり、リアクトルの小型化を図ることができる。また、ダイオードにはＭＯＳＦＥＴの寄生ダイオードを用いることができるので、素子数を削減できる。
・上記実施形態においては、フルブリッジ回路Ｆ１には、４つのスイッチング素子Ｑ１１〜Ｑ１４を用いたが、段数はこれに限定されるものではない。
１０…インバータ、Ｆ１，Ｆ２…フルブリッジ回路、Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４…スイッチング素子、Ｄ１１〜Ｄ１４，Ｄ２１〜Ｄ２４…ダイオード、Ｔ０１，Ｔ０２，Ｔ１１〜Ｔ１８，Ｔ２１〜Ｔ２８…端子、ＲＥ１，ＲＥ２…リアクトル、Ｃ１…コンデンサ、Ｇ１…直流電源、Ｌ１…負荷、３１…制御部、３２…ドライバ。
Claims (1)
- 二つのフルブリッジ回路モジュールを用いて構成したインバータ回路であって、
直流電圧を交流電圧に変換する第１のフルブリッジ回路モジュールと、前記第１のフルブリッジ回路モジュールの出力電圧をクランプするクランプ部としての第２のフルブリッジ回路モジュールと、を備え、前記第１のフルブリッジ回路モジュールと前記第２のフルブリッジ回路モジュールとは同等のものであり、
前記第１のフルブリッジ回路モジュールの出力端子が前記第２のフルブリッジ回路モジュールの出力端子に並列に接続され、前記第２のフルブリッジ回路モジュールの出力端子は前記インバータ回路の出力端子に接続され、
前記第１、第２のフルブリッジ回路モジュールは、それぞれ同じ数のスイッチング素子と整流素子とを備え、
前記第２のフルブリッジ回路モジュールのスイッチング素子の導通損失が、前記第１のフルブリッジ回路モジュールのスイッチング素子の導通損失以下であり、
前記第１のフルブリッジ回路モジュールのスイッチング素子のスイッチング速度が、前記第２のフルブリッジ回路モジュールのスイッチング素子のスイッチング速度以上であり、
前記第２のフルブリッジ回路モジュールの整流素子の導通損失が、前記第１のフルブリッジ回路モジュールの整流素子の導通損失以下であり、
前記第２のフルブリッジ回路モジュールの整流素子のスイッチング速度が、前記第１のフルブリッジ回路モジュールの整流素子のスイッチング速度以上であり、
前記インバータ回路の出力端子間の交流電圧が３値となるように前記第１のフルブリッジ回路モジュール及び前記第２のフルブリッジ回路モジュールを制御することを特徴とするインバータ回路。
Priority Applications (5)
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|---|---|---|---|
| JP2013262744A JP6508505B2 (ja) | 2013-12-19 | 2013-12-19 | インバータ回路 |
| EP14872836.3A EP3086458B1 (en) | 2013-12-19 | 2014-12-16 | Inverter circuit and method for producing inverter circuit |
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| PCT/JP2014/006246 WO2015093039A1 (ja) | 2013-12-19 | 2014-12-16 | インバータ回路及びインバータ回路の生産方法 |
| AU2014368243A AU2014368243B2 (en) | 2013-12-19 | 2014-12-16 | Inverter circuit and method for producing inverter circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
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