JP2022118366A - 半導体装置 - Google Patents

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Abstract

【課題】負電圧ノイズによるゲート駆動回路の誤動作を防止することができる半導体装置を提供する。【解決手段】パッド２と、制御回路５と、ゲート駆動回路６ｕ，６ｖ，６ｗ、セット側レベルシフタ７１，７３，７５、リセット側レベルシフタ７２，７４，７６及び環状配線８ｕ，８ｖ，８ｗをそれぞれ有し、パッド２までの距離が互いに異なる複数の高電位側回路領域１０ｕ，１０ｖ，１０ｗと、パッド２とセット側レベルシフタ７１，７３，７５を電気的に接続するセット側配線２１と、パッド２とリセット側レベルシフタ７２，７４，７６を電気的に接続するリセット側配線２２を備え、パッド２に近い側に位置する環状配線８ｖ，８ｗが、パッド２から遠い側に位置する環状配線８ｕを経由して、セット側配線２１及びリセット側配線２２に電気的に接続されている。【選択図】図１

Description

本発明は、高耐圧集積回路装置（ＨＶＩＣ）等の半導体装置に関する。
従来、電力変換用ブリッジ回路を構成する絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体パワースイッチング素子のゲート駆動には、電気的絶縁のためにトランスやフォトカプラが用いられてきた。しかし、近年では主に小容量の用途において、低コスト化のために電気的な絶縁を行わない高耐圧集積回路装置（以下、「ＨＶＩＣ」と称す）が用いられている（特許文献１及び非特許文献１参照）。
ＨＶＩＣは、半導体パワースイッチング素子のゲートを駆動するゲート駆動回路と、ゲート駆動回路を制御する制御回路と、制御回路とゲート駆動回路の間で信号伝達を行うレベルシフタを備える。制御回路は、接地電位（ＧＮＤ電位）を基準として動作する。ゲート駆動回路は、浮遊電位であるＶＳ電位を基準として動作する。ゲート駆動回路及び制御回路は、高耐圧接合終端領域（ＨＶＪＴ）により互いに分離されている。高耐圧接合終端領域は、ゲート駆動回路側（ＶＳ端子側）をカソード、制御回路側（ＧＮＤ端子側）をアノードとする高耐圧ダイオードにより構成されている。
レベルシフタは、例えば高耐圧ｎチャネルＭＯＳＦＥＴで構成されている。レベルシフタは、セット側とリセット側の２つが内蔵されており、高耐圧接合終端領域と一体化するように設けられている。セット側レベルシフタ及びリセット側レベルシフタのソースは、セット側配線及びリセット側配線の２本の配線でＧＮＤパッドに接続されている。
特許第３２１４８１８号明細書
Proc.of The 11th Int.Symp.on Power Semiconductor Devices and ICs IEEE and IEEJ 1999年 pp.333-336
特許文献１及び非特許文献１に記載のＨＶＩＣでは、半導体パワースイッチング素子のスイッチングに伴い、ＨＶＩＣのＶＳ端子に－Ｖｓノイズと呼ばれる負電圧ノイズが発生する。ＧＮＤパッドは、実装上や制御回路のレイアウト上の理由から必ずしもセット側レベルシフタ及びリセット側レベルシフタに対して対称となる位置に配置されず、セット側レベルシフタのソースとＧＮＤパッドの間の配線抵抗と、リセット側レベルシフタのソースとＧＮＤパッドの間の配線抵抗には差異が生じる。この差異により、負電圧ノイズの発生時にセット側レベルシフタ及びリセット側レベルシフタのいずれか一方のみが誤点弧することにより、ゲート駆動回路の出力が誤反転する場合がある。
上記課題に鑑み、本発明は、負電圧ノイズによるゲート駆動回路の誤動作を防止することができる半導体装置を提供することを目的とする。
本発明の一態様は、（ａ）パッドと、（ｂ）パッドに印加される第１電位を基準電位とする制御回路と、（ｃ）浮遊電位である第２電位を基準電位とするゲート駆動回路と、第１電位を基準電位とするセット信号を、第２電位を基準とするセット信号に変換するセット側レベルシフタと、第１電位を基準電位とするリセット信号を、第２電位を基準とするリセット信号に変換するリセット側レベルシフタと、をそれぞれ有し、パッドまでの距離が互いに異なる複数の高電位側回路領域と、（ｄ）パッドと、パッドから最も遠い高電位側回路領域のセット側レベルシフタを電気的に接続するセット側配線と、（ｅ）パッドと、パッドから最も遠い高電位側回路領域のリセット側レベルシフタを電気的に接続するリセット側配線とを備え、パッドから最も遠い高電位側回路領域よりもパッドに近い側に位置する高電位側回路領域のセット側レベルシフタが、セット側配線を経由してパッドに電気的に接続され、パッドから最も遠い高電位側回路領域よりもパッドに近い側に位置する高電位側回路領域のリセット側レベルシフタが、リセット側配線を経由してパッドに電気的に接続されている半導体装置であることを要旨とする。
本発明の他の態様は、（ａ）パッドと、（ｂ）パッドに印加される第１電位を基準電位とする制御回路と、（ｃ）浮遊電位である第２電位を基準電位とするゲート駆動回路と、第１電位を基準電位とするセット信号を、第２電位を基準とするセット信号に変換するセット側レベルシフタと、第１電位を基準電位とするリセット信号を、第２電位を基準とするリセット信号に変換するリセット側レベルシフタと、セット側レベルシフタ及びリセット側レベルシフタに接続する環状配線と、をそれぞれ有し、パッドまでの距離が互いに異なる複数の高電位側回路領域と、（ｄ）パッドと、複数の高電位側回路領域のそれぞれのセット側レベルシフタを電気的に接続するセット側配線と、（ｅ）パッドと、複数の高電位側回路領域のそれぞれのリセット側レベルシフタを電気的に接続するリセット側配線とを備え、パッドに近い側に位置する高電位側回路領域の環状配線が、パッドから遠い側に位置する高電位側回路領域の環状配線を経由して、セット側配線及びリセット側配線に電気的に接続されている半導体装置であることを要旨とする。
本発明によれば、負電圧ノイズによるゲート駆動回路の誤動作を防止することができる半導体装置を提供することができる。
本発明の実施形態に係る半導体装置の平面図である。 本発明の実施形態に係る半導体装置の一部を省略した平面図である。 図１のＡ－Ａ方向から見た断面図である。 図１のＢ－Ｂ方向から見た断面図である。 本発明の実施形態に係る半導体装置の回路図である。 レベルシフタの状態とゲート駆動出力の関係を示す表である。 比較例に係る半導体装置の平面図である。 比較例に係る半導体装置の回路図である。 比較例に係る半導体装置のＵ相に－Ｖｓノイズが発生した際のノイズ電流の経路を示す平面図である。 比較例に係る半導体装置のＵ相に－Ｖｓノイズが発生した際のノイズ電流の経路を示す回路図である。 比較例に係る半導体装置のＵ相に－Ｖｓノイズが発生した際のノイズ電流を示すグラフである。 比較例に係る半導体装置のＵ相に－Ｖｓノイズが発生した際のＷ相のレベルシフタに生じるゲート・ソース間電圧を示すグラフである。 比較例に係る半導体装置の他の平面図である。 比較例に係る半導体装置の更に他の平面図である。 本発明の実施形態に係る半導体装置のＵ相に－Ｖｓノイズが発生した際のノイズ電流の経路を示す平面図である。 本発明の実施形態に係る半導体装置のＷ相に－Ｖｓノイズが発生した際のノイズ電流の経路を示す平面図である。 本発明の実施形態に係る半導体装置のＷ相に－Ｖｓノイズが発生した際のノイズ電流の経路を示す平面図である。 本発明の実施形態に係る半導体装置のＷ相に－Ｖｓノイズが発生した際のノイズ電流を示すグラフである。 本発明の実施形態に係る半導体装置のＷ相に－Ｖｓノイズが発生した際のＵ相のレベルシフタに生じるゲート・ソース間電圧を示すグラフである。 本発明の実施形態及び比較例に係る半導体装置のＧＮＤ配線抵抗を示す表である。 本発明の実施形態の第１変形例に係る半導体装置の平面図である。 本発明の実施形態の第２変形例に係る半導体装置の平面図である。 本発明の実施形態の第３変形例に係る半導体装置の平面図である。 本発明の実施形態の第４変形例に係る半導体装置の平面図である。 本発明の実施形態の第５変形例に係る半導体装置の平面図である。 本発明の実施形態の第６変形例に係る半導体装置の平面図である。
以下、図面を参照して、本発明の実施形態及びその変形例を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
本明細書において、「担体供給領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）のソース領域、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のエミッタ領域等の主電流を構成する多数キャリアを供給する半導体領域を意味する。また、静電誘導（ＳＩ）サイリスタやゲートターンオフ（ＧＴＯ）サイリスタにおいてはアノード領域が担体供給領域となる。また、「担体受領領域」とは、ＦＥＴやＳＩＴのドレイン領域、ＩＧＢＴのコレクタ領域等の主電流を構成する多数キャリアを受領する半導体領域を意味する。ＳＩサイリスタやＧＴＯサイリスタにおいてはカソード領域が担体受領領域として機能する。また、「制御電極」とは、ＦＥＴ、ＳＩＴ、ＩＧＢＴ、ＳＩサイリスタやＧＴＯサイリスタのゲート電極を意味し、上記担体供給領域と担体受領領域の間を流れる主電流の流れを制御する機能を有する。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
また、以下の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。また「ｎ」や「ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味する。
（実施形態）
＜半導体装置の構成＞
本発明の実施形態に係る半導体装置として、３相インバータを駆動するＨＶＩＣを説明する。本発明の実施形態に係る半導体装置は、図１に示すように、同一の半導体基板（半導体チップ）１上に、Ｕ相、Ｖ相、Ｗ相の複数相（３相）分の高電位側回路領域１０ｕ，１０ｖ，１０ｗと、低電位側回路領域である制御回路５を備える。半導体基板１としては、例えばシリコン（Ｓｉ）基板が使用可能である。
Ｕ相、Ｖ相、Ｗ相の高電位側回路領域１０ｕ，１０ｖ，１０ｗは、図１の上下方向に一列に設けられている。Ｕ相の高電位側回路領域１０ｕは、ゲート駆動回路６ｕと、ゲート駆動回路６ｕの周囲に設けられた環状の高耐圧接合終端領域（ＨＶＪＴ）９ｕと、ＨＶＪＴ９ｕの周囲に設けられた環状の配線（環状配線）８ｕを備える。ゲート駆動回路６ｕは、浮遊電位であるＶＳ電位を基準として動作する。環状配線８ｕは、セット側レベルシフタ７１と電気的に接続される第１配線８ｕ１と、リセット側レベルシフタ７２に電気的に接続する第２配線８ｕ２とが、ゲート駆動回路６ｕを囲むように互いに接続されて構成されている。
更に、Ｕ相の高電位側回路領域１０ｕは、ゲート駆動回路６ｕの周囲にＨＶＪＴ９ｕと一体化するように設けられたセット信号伝達用のレベルシフタ（セット側レベルシフタ）７１及びリセット信号伝達用のレベルシフタ（リセット側レベルシフタ）７２を備える。セット側レベルシフタ７１及びリセット側レベルシフタ７２の２つを用いて、セット信号及びリセット信号の２入力方式で信号伝達を行う。セット側レベルシフタ７１及びリセット側レベルシフタ７２は、例えば高耐圧ｎチャネルＭＯＳＦＥＴで構成されている。セット側レベルシフタ７１の担体供給領域（ソース領域）７１ｓ及びリセット側レベルシフタ７２のソース領域７２ｓは、環状配線８ｕに接続される。セット側レベルシフタ７１の担体受領領域（ドレイン領域）７１ｄ及びリセット側レベルシフタ７２のドレイン領域７２ｄは、ゲート駆動回路６ｕに接続される。
Ｖ相の高電位側回路領域１０ｖは、ゲート駆動回路６ｖと、ゲート駆動回路６ｖの周囲に設けられた環状のＨＶＪＴ９ｖと、ＨＶＪＴ９ｖの周囲に設けられた環状の配線（環状配線）８ｖを備える。ゲート駆動回路６ｖは、浮遊電位であるＶＳ電位を基準として動作する。環状配線８ｖは、セット側レベルシフタ７３と電気的に接続される第１配線８ｖ１と、リセット側レベルシフタ７４に電気的に接続する第２配線８ｖ２とが、ゲート駆動回路６ｖを囲むように互いに接続されて構成されている。
更に、Ｖ相の高電位側回路領域１０ｖは、ゲート駆動回路６ｖの周囲にＨＶＪＴ９ｖと一体化するように設けられたセット側レベルシフタ７３及びリセット側レベルシフタ７４を備える。セット側レベルシフタ７３及びリセット側レベルシフタ７４は、例えば高耐圧ｎチャネルＭＯＳＦＥＴで構成されている。セット側レベルシフタ７３のソース領域７３ｓ及びリセット側レベルシフタ７４のソース領域７４ｓは、環状配線８ｖに接続される。セット側レベルシフタ７３のドレイン領域７３ｄ及びリセット側レベルシフタ７４のドレイン領域７４ｄは、ゲート駆動回路６ｖに接続される。
Ｗ相の高電位側回路領域１０ｗは、ゲート駆動回路６ｗと、ゲート駆動回路６ｗの周囲に設けられた環状のＨＶＪＴ９ｗと、ＨＶＪＴ９ｗの周囲に設けられた環状の配線（環状配線）８ｗを備える。ゲート駆動回路６ｗは、浮遊電位であるＶＳ電位を基準として動作する。環状配線８ｗは、セット側レベルシフタ７５と電気的に接続される第１配線８ｗ１と、リセット側レベルシフタ７６に電気的に接続する第２配線８ｗ２とが、ゲート駆動回路６ｗを囲むように互いに接続されて構成されている。
更に、Ｗ相の高電位側回路領域１０ｗは、ゲート駆動回路６ｗの周囲にＨＶＪＴ９ｗと一体化するように設けられたセット側レベルシフタ７５及びリセット側レベルシフタ７６を備える。セット側レベルシフタ７５及びリセット側レベルシフタ７６は、例えば高耐圧ｎチャネルＭＯＳＦＥＴで構成されている。セット側レベルシフタ７５のソース領域７５ｓ及びリセット側レベルシフタ７６のソース領域７６ｓは、環状配線８ｗに接続される。セット側レベルシフタ７５のドレイン領域７５ｄ及びリセット側レベルシフタ７６のドレイン領域７６ｄは、ゲート駆動回路６ｗに接続される。
制御回路５は、Ｕ相、Ｖ相、Ｗ相の高電位側回路領域１０ｕ，１０ｖ，１０ｗの配列の端部であるＷ相の高電位側回路領域１０ｗ側に配置されている。制御回路５は、Ｕ相、Ｖ相、Ｗ相の高電位側回路領域１０ｕ，１０ｖ，１０ｗのうち、Ｗ相の高電位側回路領域１０ｗに最も近く、且つＵ相の高電位側回路領域１０ｕから最も遠い位置に配置されている。制御回路５は、接地電位（ＧＮＤ電位）を基準として動作し、Ｕ相、Ｖ相、Ｗ相の高電位側回路領域１０ｕ，１０ｖ，１０ｗを制御する。
制御回路５の周囲には、制御回路５の基準電位であるＧＮＤ電位が印加されるパッド（ＧＮＤパッド）２と、制御回路５への入力信号ＨＩＮ（Ｕ），ＨＩＮ（Ｖ），ＨＩＮ（Ｗ）が入力されるパッド（ＨＩＮパッド）３ｕ，３ｖ，３ｗと、制御回路５の電源に電気的に接続され、制御回路５の電源電位であるＶＣＣ電位が印加されるパッド（ＶＣＣパッド）４が配置されている。
ＧＮＤパッド２は、Ｕ相、Ｖ相、Ｗ相の高電位側回路領域１０ｕ，１０ｖ，１０ｗのうち、Ｗ相の高電位側回路領域１０ｗに最も近く、且つＵ相の高電位側回路領域１０ｕから最も遠い位置に配置されている。ＧＮＤパッド２は、半導体基板１の平面パターンの右下の角部に位置する。ＧＮＤパッド２は、配線２０を介して制御回路５に接続されている。ＧＮＤパッド２には、セット側配線２１の一端及びリセット側配線２２の一端が接続されている。セット側配線２１及びリセット側配線２２は、環状配線８ｕ，８ｖ，８ｗよりも上層に配置されている。セット側配線２１は、直線形状のパターンを有し、半導体基板１の右辺に沿って延伸するように配置されている。セット側配線２１の他端は、コンタクト２４を介して、セット側配線２１よりも下層の環状配線８ｕに電気的に接続されている。
一方、リセット側配線２２は、Ｌ字形状のパターンを有し、半導体基板１の下辺に沿って延伸する部分と、半導体基板１の左辺に沿って延伸する部分とを有する。リセット側配線２２の他端は、コンタクト２３を介して、リセット側配線２２よりも下層の環状配線８ｕに電気的に接続されている。ＧＮＤパッド２が、半導体基板１の平面パターンの右下の角部に位置するため、リセット側配線２２の長さが、セット側配線２１の長さよりも長くなっている。
Ｕ相のセット側レベルシフタ７１のソース領域７１ｓは、環状配線８ｕ及びセット側配線２１を介してＧＮＤパッド２に電気的に接続される。Ｕ相のリセット側レベルシフタ７２のソース領域７２ｓは、環状配線８ｕ及びリセット側配線２２を介してＧＮＤパッド２に電気的に接続される。即ち、セット側配線２１は、ＧＮＤパッド２と、ＧＮＤパッド２から最も遠い高電位側回路領域１０ｕのセット側レベルシフタ７１を電気的に接続する。リセット側配線２２は、ＧＮＤパッド２と、ＧＮＤパッド２から最も遠い高電位側回路領域１０ｕのリセット側レベルシフタ７２を電気的に接続する。
Ｕ相の環状配線８ｕとＶ相の環状配線８ｖの間の領域に重なるように、環状配線８ｕ及び環状配線８ｖよりも上層に接続配線８１が配置されている。接続配線８１は、例えばセット側配線２１及びリセット側配線２２と同一配線層に配置されている。環状配線８ｕは、コンタクト８２を介して接続配線８１に電気的に接続されている。環状配線８ｖは、コンタクト８３を介して接続配線８１に電気的に接続されている。接続配線８１は、Ｕ相、Ｖ相の高電位側回路領域１０ｕ，１０ｖの第１配線８ｕ１，８ｖ１を電気的に接続する第１接続配線８１ａと、Ｕ相、Ｖ相の高電位側回路領域１０ｕ，１０ｖの第２配線８ｕ２，８ｖ２を電気的に接続する第２接続配線８１ｂとが接続されて構成されている。
Ｖ相のセット側レベルシフタ７３のソース領域７３ｓは、環状配線８ｖ、接続配線８１、環状配線８ｕ、及びセット側配線２１を介してＧＮＤパッド２に電気的に接続されている。Ｖ相のリセット側レベルシフタ７４のソース領域７４ｓは、環状配線８ｖ、接続配線８１、環状配線８ｕ及びリセット側配線２２を介してＧＮＤパッド２に電気的に接続されている。
Ｖ相の環状配線８ｖとＷ相の環状配線８ｗの間の領域に重なるように、環状配線８ｖ及び環状配線８ｗよりも上層の接続配線８４が配置されている。接続配線８４は、例えば接続配線８１、セット側配線２１及びリセット側配線２２と同一配線層に配置されている。環状配線８ｖは、コンタクト８５を介して接続配線８４に電気的に接続されている。環状配線８ｗは、コンタクト８６を介して接続配線８４に電気的に接続されている。接続配線８４は、Ｖ相、Ｗ相の高電位側回路領域１０ｖ，１０ｗの第１配線８ｖ１，８ｗ１を電気的に接続する第１接続配線８４ａと、Ｕ相、Ｖ相の高電位側回路領域１０ｖ，１０ｗの第２配線８ｖ２，８ｗ２を電気的に接続する第２接続配線８４ｂとが接続されて構成されている。
Ｗ相のセット側レベルシフタ７５のソース領域７５ｓは、環状配線８ｗ、接続配線８４、環状配線８ｖ、接続配線８１、環状配線８ｕ及びセット側配線２１を介してＧＮＤパッド２に電気的に接続されている。Ｗ相のリセット側レベルシフタ７６のソース領域７６ｓは、環状配線８ｗ、接続配線８４、環状配線８ｖ、接続配線８１、環状配線８ｕ及びリセット側配線２２を介してＧＮＤパッド２に電気的に接続されている。
即ち、本発明の実施形態に係る半導体装置では、ＧＮＤパッド２に相対的に近いＷ相の環状配線８ｗが、ＧＮＤパッド２から相対的に遠いＵ相の環状配線８ｕ及びＶ相の環状配線８ｖを経由してＧＮＤパッド２に電気的に接続されている。また、ＧＮＤパッド２に相対的に近いＶ相の環状配線８ｖが、ＧＮＤパッド２から相対的に遠いＵ相の環状配線８ｕを経由してＧＮＤパッド２に電気的に接続されている。そして、ＧＮＤパッド２から最も遠い高電位側回路領域１０ｕよりもＧＮＤパッド２に近い側に位置する高電位側回路領域１０ｖ，１０ｗのセット側レベルシフタ７３，７５が、セット側配線２１を経由してＧＮＤパッド２に電気的に接続されている。また、ＧＮＤパッド２から最も遠い高電位側回路領域１０ｕよりもＧＮＤパッド２に近い側に位置する高電位側回路領域１０ｖ，１０ｗのリセット側レベルシフタ７４，７６が、リセット側配線２２を経由してＧＮＤパッド２に電気的に接続されている。
図２に、図１に示した上層側のセット側配線２１、リセット側配線２２、接続配線８１、接続配線８４を、コンタクト２３，２４，８２，８３，８５，８６も含めて省略した平面レイアウトを示す。ＶＣＣパッド４にはＶＣＣ配線４１の一端が接続されている。ＶＣＣ配線４１は、図１に示したセット側配線２１、リセット側配線２２、接続配線８１、接続配線８４よりも下層に配置されている。ＶＣＣ配線４１は、Ｌ字形状の平面パターンを有し、半導体基板１の左辺に沿って延伸するように配置されている。
ＶＣＣ配線４１からは３本のＶＣＣ配線４２，４３，４４が分岐している。ＶＣＣ配線４２は、Ｕ相の環状配線８ｕと、Ｖ相の環状配線８ｖの間を延伸するように配置されている。ＶＣＣ配線４３は、Ｖ相の環状配線８ｖと、Ｗ相の環状配線８ｗの間を延伸するように配置されている。ＶＣＣ配線４４は、Ｗ相の環状配線８ｗと、制御回路５の間を延伸するように配置されている。図２では図示を省略するが、ＶＣＣ配線４２～４４直下の半導体基板１にはｎ型半導体領域が設けられ、ＶＣＣ配線と接続されＶＣＣ電位に固定される。このｎ型半導体領域により、負電圧ノイズ発生時、隣接した相の高電位側回路領域１０ｕ，１０ｖ，１０ｗもしくは制御回路５に、破壊や誤動作原因となるノイズ電流が流れることを防止することができる。なお、ＶＣＣ配線４１～４４が無い構成であってもよい。
図１のリセット側レベルシフタ７２を含むＡ－Ａ方向から見た断面を図３に示す。図３に示すように、本発明の実施形態に係る半導体装置は、ｐ型の半導体基板１の上部に設けられたｎ型ウェル領域１１を備える。ｎ型ウェル領域１１には、ｐ型接合分離領域（スリット領域）１３が設けられている。ｐ型接合分離領域１３は、ｎ型ウェル領域１１を貫通してｐ型半導体基板１に到達する深さを有し、ｎ型ウェル領域１１を接合分離する。ｐ型接合分離領域１３よりも内側のｎ型ウェル領域１１の上部には、ｎ＋型ピックアップ領域１６が設けられている。ｎ＋型ピックアップ領域１６上には、ゲート駆動回路６ｕの高電位側電源端子であるＶＢ端子に接続するピックアップ電極１１２が設けられている。
ｎ型ウェル領域１１に接するように、ｎ型ウェル領域１１よりも低不純物濃度のｎ－型耐圧領域１２が設けられている。更に、ｎ－型耐圧領域１２に接するようにｐ型ベース領域１４が設けられている。ｐ型ベース領域１４の上部には、ｐ型ベース領域１４よりも高不純物濃度のｐ＋型コンタクト領域１７が環状に設けられている。ｎ型ウェル領域１１、ｎ－型耐圧領域１２及びｐ型ベース領域１４上には、絶縁膜１０１，１０２，１０３が設けられている。図３に模式的に示すように、ｎ－型耐圧領域１２とｐ型ベース領域１４とのｐｎ接合により高耐圧ダイオードＤ１が形成され、この高耐圧ダイオードＤ１により、図１に示したＨＶＪＴ９ｕが構成されている。
高耐圧ｎチャネルＭＯＳＦＥＴであるリセット側レベルシフタ７２は、ｎ－型耐圧領域１２をドリフト領域として用いる。リセット側レベルシフタ７２は、ｐ型ベース領域１４の上部に、ｐ＋型コンタクト領域１７に隣接して設けられたｎ＋型ソース領域７２ｓを有する。ｐ＋型コンタクト領域１７及びｎ＋型ソース領域７２ｓ上には、ｐ＋型コンタクト領域１７及びｎ＋型ソース領域７２ｓに接するソース電極としての環状配線８ｕが設けられている。環状配線８ｕには、コンタクト２３を介してリセット側配線２２が接続されている。
リセット側レベルシフタ７２は、ｎ型ウェル領域１１の上部に設けられたｎ＋型ドレイン領域７２ｄを有する。ｎ＋型ドレイン領域７２ｄ上には、ｎ＋型ドレイン領域７２ｄと接するドレイン電極１０４が設けられている。ソース電極としての環状配線８ｕとドレイン電極１０４の間のｐ型ベース領域１４上には、ゲート絶縁膜を介してゲート電極１１１が設けられている。
ｎ型ウェル領域１１上には、絶縁膜１０１を介して多結晶シリコンなどからなるレベルシフト抵抗１１３が設けられている。レベルシフト抵抗１１３の両端の上面側には第１電極１１４及び第２電極１１５が設けられている。図３では便宜上、ピックアップ電極１１２と第１電極１１４の電気的な接続を実線で示しているが、ピックアップ電極１１２及び第１電極１１４と同層の配線層又は、異なる層の配線層で形成し、ビアを介してピックアップ電極１１２及び第１電極１１４と接続してもよい。また、図３では便宜上、ドレイン電極１０４と第２電極１１５の電気的な接続を実線で示しているが、ドレイン電極１０４及び第２電極１１５と同層の配線層又は、異なる層の配線層で形成し、ビアを介してドレイン電極１０４及び第２電極１１５と接続してもよい。ピックアップ電極１１２は、レベルシフト抵抗１１３を介してリセット側レベルシフタ７２のドレイン領域７２ｄに電気的に接続されている。図１に示したセット側レベルシフタ７１，７３，７５及びリセット側レベルシフタ７４，７６の構造は、図３に示したリセット側レベルシフタ７２の構造と同様である。
図１の接続配線８１を含むＢ－Ｂ方向から見た断面を図４に示す。図４の右側に示すように、高電位側回路領域１０ｕは、ｐ型の半導体基板１の上部に設けられたｎ型ウェル領域１１を備える。ｎ型ウェル領域１１の上部には、ｎ＋型ピックアップ領域１５が設けられている。ｎ＋型ピックアップ領域１５上には、ゲート駆動回路６ｕの高電位側電源端子であるＶＢ端子に接続するピックアップ電極１１６が設けられている。
ｎ型ウェル領域１１に接するように、ｎ型ウェル領域１１よりも低不純物濃度のｎ－型耐圧領域１２が設けられている。更に、ｎ－型耐圧領域１２に接するようにｐ型ベース領域１４が設けられている。ｐ型ベース領域１４の上部には、ｐ型ベース領域１４よりも高不純物濃度のｐ＋型コンタクト領域１７が環状に設けられている。ｐ＋型コンタクト領域１７上には、ｐ＋型コンタクト領域１７に接する環状配線８ｕが設けられている。
図４の左側に示すように、高電位側回路領域１０ｖは、ｐ型の半導体基板１の上部に設けられたｎ型ウェル領域１１ａを備える。ｎ型ウェル領域１１ａの上部には、ｎ＋型ピックアップ領域１５ａが設けられている。ｎ＋型ピックアップ領域１５ａ上には、ゲート駆動回路６ｖの高電位側電源端子であるＶＢ端子に接続するピックアップ電極１１７が設けられている。
ｎ型ウェル領域１１ａに接するように、ｎ型ウェル領域１１ａよりも低不純物濃度のｎ－型耐圧領域１２ａが設けられている。更に、ｎ－型耐圧領域１２ａに接するようにｐ型ベース領域１４ａが設けられている。ｐ型ベース領域１４ａの上部には、ｐ型ベース領域１４ａよりも高不純物濃度のｐ＋型コンタクト領域１７ａが環状に設けられている。ｐ＋型コンタクト領域１７ａ上には、ｐ＋型コンタクト領域１７ａに接する環状配線８ｖが設けられている。
図４の中央に示すように、ｐ型の半導体基板１の上部において、ｎ型ウェル領域１１，１１ａの間にはｎ型半導体領域１８が設けられている。ｎ型半導体領域１８の上部には、ｎ型半導体領域１８よりも高不純物濃度のｎ＋型コンタクト領域１９が設けられている。ｎ＋型コンタクト領域１９上には、ｎ＋型コンタクト領域１９に接するＶＣＣ配線４２が設けられている。ｎ型半導体領域１８は、ＶＣＣ配線４２を介してＶＣＣ電位に固定される。ＶＣＣ配線４２上には、絶縁膜１０３を介して接続配線８１が設けられている。接続配線８１の一端はコンタクト８２を介して環状配線８ｕに接続され、接続配線８１の他端はコンタクト８３を介して環状配線８ｖに接続されている。図１に示した接続配線８４の周囲の構造は、図４に示した接続配線８１の周囲の構造と同様である。
図５は、本発明の実施形態に係る半導体装置の等価回路を示す。Ｕ相のセット側レベルシフタ７１及びリセット側レベルシフタ７２のゲートが制御回路５に接続されている。セット側レベルシフタ７１のドレインにはレベルシフト抵抗ｒ１及びゲート駆動回路６ｕが接続されている。セット側レベルシフタ７１のソースには配線抵抗Ｒｓｅｔｕを介してＧＮＤパッド２が接続されている。リセット側レベルシフタ７２のドレインにはレベルシフト抵抗ｒ２及びゲート駆動回路６ｕが接続されている。リセット側レベルシフタ７２のソースには配線抵抗Ｒｒｓｔｕを介してＧＮＤパッド２が接続されている。レベルシフト抵抗ｒ１，ｒ２には、電源６１の高電位（ＶＢ電位）側が接続されている。ゲート駆動回路６ｕには電源６１の高電位（ＶＢ電位）側及び低電位（ＶＳ電位）側が接続されている。
Ｖ相のセット側レベルシフタ７３及びリセット側レベルシフタ７４のゲートが制御回路５に接続されている。セット側レベルシフタ７３のドレインにはレベルシフト抵抗ｒ３及びゲート駆動回路６ｖが接続されている。セット側レベルシフタ７３のソースには配線抵抗Ｒｓｅｔｕｖ，Ｒｓｅｔｕを介してＧＮＤパッド２が接続されている。リセット側レベルシフタ７４のドレインにはレベルシフト抵抗ｒ４及びゲート駆動回路６ｖが接続されている。リセット側レベルシフタ７４のソースには配線抵抗Ｒｒｓｔｕｖ，Ｒｒｓｔｕを介してＧＮＤパッド２が接続されている。レベルシフト抵抗ｒ３，ｒ４には、電源６２の高電位（ＶＢ電位）側が接続されている。ゲート駆動回路６ｖには電源６２の高電位（ＶＢ電位）側及び低電位（ＶＳ電位）側が接続されている。
Ｗ相のセット側レベルシフタ７５及びリセット側レベルシフタ７６のゲートが制御回路５に接続されている。セット側レベルシフタ７５のドレインにはレベルシフト抵抗ｒ５及びゲート駆動回路６ｗが接続されている。セット側レベルシフタ７５のソースには配線抵抗Ｒｓｅｔｖｗ，Ｒｓｅｔｕｖ，Ｒｓｅｔｕを介してＧＮＤパッド２が接続されている。リセット側レベルシフタ７６のドレインにはレベルシフト抵抗ｒ６及びゲート駆動回路６ｗが接続されている。リセット側レベルシフタ７６のソースには配線抵抗Ｒｒｓｔｖｗ，Ｒｒｓｔｕｖ，Ｒｒｓｔｕを介してＧＮＤパッド２が接続されている。レベルシフト抵抗ｒ５，ｒ６には、電源６３の高電位（ＶＢ電位）側が接続されている。ゲート駆動回路６ｗには電源６３の高電位（ＶＢ電位）側及び低電位（ＶＳ電位）側が接続されている。
次に、図５を参照して、本発明の実施形態に係る半導体装置のスイッチング動作の一例をＵ相に着目して説明する。制御回路５に入力される入力信号ＨＩＮ（Ｕ）がロー（Ｌ）レベルからハイ（Ｈ）レベルに変化した時、制御回路５は、セット側レベルシフタ７１を一定時間ターンオンし、ＧＮＤ電位を基準とするセット信号ＳＥＴをセット側レベルシフタ７１に伝達する。セット側レベルシフタ７１は、制御回路５からのＧＮＤ電位を基準とするセット信号ＳＥＴを、浮遊電位であるＶＳ電位を基準とするセット信号ＳＥＴに変換して、ゲート駆動回路６ｕに伝達する。ゲート駆動回路６ｕは、セット側レベルシフタ７１からのＶＳ電位を基準とするセット信号ＳＥＴに応じて、ゲート駆動回路６ｕの出力ＨＯ（Ｕ）をＬレベルからＨレベルに変化させる。ゲート駆動回路６ｕの出力ＨＯ（Ｕ）により、ＩＧＢＴ等の半導体パワースイッチング素子のゲートが駆動される。この半導体パワースイッチング素子は、３相インバータの電源とグランド間に直列接続された２つのうちの高電位側に配置される素子である。
一方、制御回路５に入力される入力信号ＨＩＮ（Ｕ）がＨレベルからＬレベルに変化した時、制御回路５はリセット側レベルシフタ７２を一定時間ターンオンし、ＧＮＤ電位を基準とするリセット信号ＲＳＴをリセット側レベルシフタ７２に伝達する。リセット側レベルシフタ７２は、制御回路５からのＧＮＤ電位を基準とするリセット信号ＲＳＴを、ＶＳ電位を基準とするリセット信号ＲＳＴに変換して、ゲート駆動回路６ｕに伝達する。ゲート駆動回路６ｕは、リセット側レベルシフタ７２からのＶＳ電位を基準とするリセット信号ＲＳＴに応じて、ゲート駆動回路６ｕの出力ＨＯ（Ｕ）をＨレベルからＬレベルに変化させる。Ｖ相、Ｗ相のスイッチング動作も、Ｕ相のスイッチング動作と同様である。
図６は、セット側レベルシフタ７１，７３，７５及びリセット側レベルシフタ７２，７４，７６の状態とゲート駆動回路６ｕ，６ｖ，６ｗの出力の関係を示す。状態Ａは、セット側レベルシフタ７１，７３，７５及びリセット側レベルシフタ７２，７４，７６のいずれもオフの場合であり、ゲート駆動回路６ｕ，６ｖ，６ｗの出力は不変である。状態Ｂは、セット側レベルシフタ７１，７３，７５がオフ、且つリセット側レベルシフタ７２，７４，７６がオンの場合であり、ゲート駆動回路６ｕ，６ｖ，６ｗはターンオフする。状態Ｃは、セット側レベルシフタ７１，７３，７５がオン、且つリセット側レベルシフタ７２，７４，７６がオフの場合であり、ゲート駆動回路６ｕ，６ｖ，６ｗはターンオンする。状態Ｄは、セット側レベルシフタ７１，７３，７５及びリセット側レベルシフタ７２，７４，７６のいずれもオンの場合であり、ゲート駆動回路６ｕ，６ｖ，６ｗの出力は不変である。
＜比較例＞
次に、比較例に係る半導体装置を説明する。比較例に係る半導体装置は、図７に示すように、セット側配線２１がコンタクト１２２，１２４を介して環状配線８ｖ，８ｗに接続され、リセット側配線２２がコンタクト１２１，１２３を介して環状配線８ｖ，８ｗに接続されている点が、図１に示した本発明の実施形態に係る半導体装置と異なる。更に、環状配線８ｕ，８ｖ，８ｗを互いに接続するための接続配線８１，８４を有しない点が、図１に示した本発明の実施形態に係る半導体装置と異なる。
図８は、比較例に係る半導体装置の等価回路を示す。比較例に係る半導体装置では、Ｗ相のセット側レベルシフタ７５のソースが、配線抵抗Ｒｓｅｔｗを介してＧＮＤパッド２に接続される。Ｗ相のリセット側レベルシフタ７６のソースが、配線抵抗Ｒｒｓｔｗを介してＧＮＤパッド２に接続される。図７に示すようにセット側配線２１及びリセット側配線２２のＧＮＤパッド２からＷ相のセット側レベルシフタ７５及びリセット側レベルシフタ７６に接続されるまでの長さが互いに異なるため、図８に示す配線抵抗Ｒｓｅｔｗ，Ｒｒｓｔｗの差異は大きくなる。
Ｖ相のセット側レベルシフタ７３のソースが、配線抵抗Ｒｓｅｔｗ，Ｒｓｅｔｖｗを介してＧＮＤパッド２に接続される。Ｖ相のリセット側レベルシフタ７４のソースが、配線抵抗Ｒｒｓｔｗ，Ｒｒｓｔｖｗを介してＧＮＤパッド２に接続される。Ｕ相のセット側レベルシフタ７１のソースが、配線抵抗Ｒｓｅｔｗ，Ｒｓｅｔｖｗ，Ｒｓｅｔｕｖを介してＧＮＤパッド２に接続される。Ｗ相のリセット側レベルシフタ７２のソースが、配線抵抗Ｒｒｓｔｗ，Ｒｒｓｔｖｗ，Ｒｒｓｔｕｖを介してＧＮＤパッド２に接続される。
比較例に係る半導体装置において、半導体パワースイッチング素子のスイッチングに伴い、各相のＶＳ端子に－Ｖｓノイズと呼ばれる負電圧のノイズが発生する。例えば図９及び図１０に示すように、Ｕ相に－Ｖｓノイズが発生した時、Ｕ相のＨＶＪＴ９ｕを構成する高耐圧ダイオードが順バイアス状態となり、ＧＮＤパッド２からＶｓ端子にノイズ電流が流れる。図９及び図１０において、ノイズ電流を矢印付きの破線で示している。図９に示すように、ノイズ電流は、セット側配線２１、リセット側配線２２、環状配線８ｕ，８ｖ，８ｗを流れるが、セット側配線２１、リセット側配線２２、環状配線８ｕ，８ｖ，８ｗは配線抵抗Ｒ０～Ｒ１２を有するため、セット側配線２１、リセット側配線２２、環状配線８ｕ，８ｖ，８ｗでの電圧降下が発生する。セット側配線２１、リセット側配線２２、環状配線８ｕ，８ｖ，８ｗでの電圧降下により、Ｗ相のセット側レベルシフタ７３及びリセット側レベルシフタ７４のソース電位や、Ｖ相のセット側レベルシフタ７５及びリセット側レベルシフタ７６のソース電位は、ＧＮＤパッド２の電位よりも低下する。
例えば、ノイズ電流をＩｓ、ＧＮＤパッド２からＷ相のセット側レベルシフタ７３のソースまでの配線抵抗をＲｓｅｔｗ、ＧＮＤパッド２からＷ相のリセット側レベルシフタ７４のソースまでの配線抵抗をＲｒｓｔｗとした場合、Ｗ相のセット側レベルシフタ７３のソースではＩｓ×Ｒｓｅｔｗ、リセット側レベルシフタ７４のソースではＩｓ×Ｒｒｓｔｗの電圧降下が発生する。配線抵抗Ｒｓｅｔｗ，Ｒｒｓｔｗは、図９に示した配線抵抗Ｒ０～Ｒ１２の合成抵抗であり、主に配線抵抗Ｒ０～Ｒ４の抵抗値により決定される。
一方、Ｗ相のセット側レベルシフタ７３及びリセット側レベルシフタ７４のゲート電位は、セット側レベルシフタ７３及びリセット側レベルシフタ７４の駆動時以外はＧＮＤ電位である。よって、Ｗ相のセット側レベルシフタ７３及びリセット側レベルシフタ７４のソース電位の低下により、セット側レベルシフタ７３及びリセット側レベルシフタ７４のゲート・ソース間には正の電圧が加わることになる。この電圧がセット側レベルシフタ７３及びリセット側レベルシフタ７４の閾値電圧を超えた場合、セット側レベルシフタ７３及びリセット側レベルシフタ７４の意図しないターンオンが発生する。
このようなセット側レベルシフタ７１，７３，７５及びリセット側レベルシフタ７２，７４，７６の誤動作を防止するため、図６の状態Ａ，Ｄに示すように、ゲート駆動回路５は、セット信号とリセット信号が同時に入力された場合は出力を変化させないように構成されている。よって、セット側レベルシフタ７１，７３，７５とＧＮＤパッド２の間の配線抵抗と、リセット側レベルシフタ７２，７４，７６とＧＮＤパッド２の間の配線抵抗が同じであれば、－Ｖｓノイズによるセット側レベルシフタ７１，７３，７５及びリセット側レベルシフタ７２，７４，７６は同時に誤点弧するため、図６に示した状態Ｄのように、ゲート駆動回路の出力は変化しない。
しかし、比較例に係る半導体装置では、セット側レベルシフタ７１，７３，７５とＧＮＤパッド２の間の配線抵抗と、リセット側レベルシフタ７２，７４，７６とＧＮＤパッド２の間の配線抵抗に差異が生じる。図９に示すように、リセット側配線２２は、セット側配線２１よりも配線抵抗Ｒ０の分だけ大きい。例えばＲ０＝０．８６Ω、Ｒ１＝Ｒ２＝０．７１Ω、Ｒ３＝Ｒ４＝Ｒ７＝Ｒ８＝Ｒ１１＝Ｒ１２＝０．４７Ω、Ｒ５＝Ｒ６＝Ｒ９＝Ｒ１０＝０．３４Ωとすると、ＧＮＤパッド２からＷ相のセット側レベルシフタ７５のソースまでの配線抵抗Ｒｓｅｔｗは約０．５１Ωであり、ＧＮＤパッド２からＷ相のリセット側レベルシフタ７６のソースまでの配線抵抗Ｒｒｓｔｗは、約０．５７Ωである。
セット側レベルシフタ７５及びリセット側レベルシフタ７６の閾値電圧が例えば１．５Ｖの場合、約２．６Ａ以上のノイズ電流により、リセット側レベルシフタ７６のゲート・ソース間に１．５Ｖ以上の電圧が加わり、リセット側レベルシフタ７６が誤点弧する。一方、セット側レベルシフタ７５は、約３．０Ａ以上のノイズ電流により誤点弧が発生する。よって、約２．６Ａ～３．０Ａのノイズ電流が流れた場合、リセット側レベルシフタ７６のみが誤点弧する。このリセット側レベルシフタ７６のみが誤点弧する期間がフィルタ期間を超える場合、ゲート駆動回路６ｗが誤動作する。
図１１は、比較例に係る半導体装置のＵ相に－Ｖｓノイズが発生した際のノイズ電流を示し、図１２は、比較例に係る半導体装置のＵ相に－Ｖｓノイズが発生した際のＷ相のセット側レベルシフタ７５及びリセット側レベルシフタ７６に生じるゲート・ソース間電圧を示す。図１２に示すように、比較例に係る半導体装置では、セット側レベルシフタ７５及びリセット側レベルシフタ７６の電圧差が大きいため、ゲート駆動回路６ｗが誤動作し易くなる。
ここで、図１３に示すように、ＧＮＤパッド２を半導体基板１の左右方向において中央に配置することにより、セット側レベルシフタ７１，７３，７５とＧＮＤパッド２の間の配線抵抗と、リセット側レベルシフタ７２，７４，７６とＧＮＤパッド２の間の配線抵抗を同等とすることが考えられる。また、図１４に示すように、ＧＮＤパッド２に１本のＧＮＤ配線１２０を接続し、ＧＮＤ配線１２０を半導体基板１の左右方向において中央まで延伸させて、セット側配線２１及びリセット側配線２２に接続することにより、セット側レベルシフタ７１，７３，７５とＧＮＤパッド２の間の配線抵抗と、リセット側レベルシフタ７２，７４，７６とＧＮＤパッド２の間の配線抵抗を同等とすることが考えられる。
しかし、実装上や制御回路５のレイアウト上の理由から、図１３及び図１４に示すような平面レイアウトは困難であり、一般的には、セット側レベルシフタ７１，７３，７５とＧＮＤパッド２の間の配線抵抗と、リセット側レベルシフタ７２，７４，７６とＧＮＤパッド２の間の配線抵抗に差異が生じる。この差異により、－Ｖｓノイズの発生時には、セット側レベルシフタ７１，７３，７５及びリセット側レベルシフタ７２，７４，７６のいずれか一方のみが誤点弧することにより、図６に示した状態Ｂ又は状態Ｃとなり、ゲート駆動回路６ｕ，６ｖ，６ｗの出力が誤反転する。この問題は、ＧＮＤパッド２に近いＷ相で顕著である。
＜半導体装置の作用効果＞
これに対して、本発明の実施形態に係る半導体装置では、図１に示すように、ＧＮＤパッド２に相対的に近いＶ相、Ｗ相の環状配線８ｖ，８ｗが、ＧＮＤパッド２から相対的に遠いＵ相の環状配線８ｕを経由してＧＮＤパッド２に電気的に接続することにより、Ｖ相、Ｗ相の環状配線８ｖ，８ｗとＧＮＤパッド２との配線経路がそれぞれ同じだけ延伸されている。これにより、比較例に係る半導体装置と同様に、ＧＮＤパッド２がセット側及びリセット側に対して非対称な位置にありながらも、Ｖ相、Ｗ相のセット側レベルシフタ７３，７５のソースからＧＮＤパッド２までの配線抵抗Ｒｓｅｔと、リセット側レベルシフタ７４，７６のソースからＧＮＤパッド２までの配線抵抗Ｒｒｓｔの比Ｒｓｅｔ／Ｒｒｓｔを、比較例に係る半導体装置よりも１に近づけることができる。
次に図１５を参照して、本発明の実施形態に係る半導体装置において、－ＶｓノイズがＵ相に印加された場合について説明する。図１５中、Ｕ相に－Ｖｓノイズが印加された際のノイズ電流経路を矢印付きの破線で模式的に示している。また、セット側配線２１、リセット側配線２２及び環状配線８ｕ，８ｖ，８ｗの配線抵抗Ｒ０～Ｒ１２を模式的に示している。Ｕ相に－Ｖｓノイズが印加されると、ノイズ電流がセット側配線２１、リセット側配線２２及び環状配線８ｕ，８ｖ，８ｗを流れ、セット側配線２１、リセット側配線２２及び環状配線８ｕ，８ｖ，８ｗでの電圧降下が発生する。
しかし、ノイズ電流の大部分はＵ相の環状配線８ｕを流れ、Ｖ相、Ｗ相の環状配線８ｖ，８ｗに流れるノイズ電流は小さいため、Ｖ相、Ｗ相のセット側レベルシフタ７３，７５及びリセット側レベルシフタ７４，７６のソース電位の降下量は、セット側とリセット側で大きな差はない。このため、Ｖ相、Ｗ相のセット側レベルシフタ７３，７５及びリセット側レベルシフタ７４，７６の誤点弧が発生する場合でも、セット側とリセット側で同時にターンオンするため、図６の状態Ｄ４となり、ゲート駆動回路６の出力の誤反転は発生しない。
また、－Ｖｓノイズの印加中はＵ相のセット側レベルシフタ７１及びリセット側レベルシフタ７２が逆バイアス状態となるため、セット側配線２１、リセット側配線２２及び環状配線８ｕでの電圧降下によりゲート・ソース間に閾値電圧以上の電圧が加わった場合でも信号は伝達されず、ゲート駆動回路６の出力の誤反転は発生しない。
次に、図１６及び図１７を参照して、本発明の実施形態に係る半導体装置において、－ＶｓノイズがＷ相に印加された場合について説明する。図１６及び図１７中、Ｗ相に－Ｖｓノイズが印加された際のノイズ電流経路を矢印付きの破線で模式的に示している。図１６に示すように、Ｗ相に－Ｖｓノイズが印加されると、ノイズ電流がＧＮＤパッド２とＵ相のセット側レベルシフタ７１及びリセット側レベルシフタ７２をつなぐセット側配線２１、リセット側配線２２及び環状配線８ｕを流れ、Ｕ相とＶ相をつなぐ接続配線８１、環状配線８ｖ、Ｖ相とＷ相をつなぐ接続配線８４、環状配線８ｗを経由してＷ相にノイズ電流が流れ込む。このノイズ電流により、セット側配線２１、リセット側配線２２、環状配線８ｕ、接続配線８１、環状配線８ｖ、接続配線８４及び環状配線８ｗでの電圧降下が発生し、Ｕ相やＶ相のセット側レベルシフタ７１，７３及びリセット側レベルシフタ７２，７４の誤点弧が起こり得る。
ここで、比較例に係る半導体装置では、Ｕ相、Ｖ相、Ｗ相のうち、Ｗ相のセット側レベルシフタ７５とリセット側レベルシフタ７６の配線抵抗比Ｒｒｓｔ／Ｒｓｅｔが最も大きく、セット側レベルシフタ７５とリセット側レベルシフタ７６の誤点弧によるゲート駆動回路６ｗの出力の誤反転が起きやすい。一方、本発明の実施形態に係る半導体装置では、Ｕ相、Ｖ相、Ｗ相のうち、Ｕ相のセット側レベルシフタ７１とリセット側レベルシフタ７２の配線抵抗比Ｒｒｓｔ／Ｒｓｅｔが最も大きい。しかし、本発明の実施形態に係る半導体装置のＵ相のセット側レベルシフタ７１とリセット側レベルシフタ７２の配線抵抗比Ｒｒｓｔ／Ｒｓｅｔは、比較例に係る半導体装置のＷ相のセット側レベルシフタ７５とリセット側レベルシフタ７６の配線抵抗比Ｒｒｓｔ／Ｒｓｅｔよりも１に近い。
図１８は、本発明の実施形態に係る半導体装置のＷ相に－Ｖｓノイズが発生した際のノイズ電流を示し、図１９は、本発明の実施形態に係る半導体装置のＷ相に－Ｖｓノイズが発生した際のＵ相のセット側レベルシフタ７１及びリセット側レベルシフタ７２に生じるゲート・ソース間電圧を示す。図１９に示すように、本発明の実施形態に係る半導体装置では、セット側レベルシフタ７１及びリセット側レベルシフタ７２の電圧差が、図１２に示した比較例に係る半導体装置におけるＷ相のセット側レベルシフタ７５及びリセット側レベルシフタ７６の電圧差よりも小さく、ゲート駆動回路６ｕの出力の誤反転を防止することができる。
図２０に、本発明の実施形態に係る半導体装置（図２０中、「本発明」と表記）と、比較例に係る半導体装置（図２０中、「従来構造」と表記）におけるＧＮＤ配線抵抗の詳細比較を示す。比較例に係る半導体装置では、３相のうちのＷ相で、ＧＮＤパッド－レベルシフタ間配線抵抗のセット側とリセット側の抵抗比が１．１２６と最も大きくなり、ソース電圧降下量の差異が０．１６８Ｖと大きくなる。これに対して、本発明の実施形態に係る半導体装置では、３相のうちのＵ相で、ＧＮＤパッド－レベルシフタ間配線抵抗のセット側とリセット側の抵抗比は１．０２４と最も大きくなるものの、比較例に係る半導体装置のＷ相の抵抗比よりも小さく、ソース電圧降下量の差異は０．０３４Ｖであり、比較例に係る半導体装置のＷ相の差異よりも小さくなる。
＜第１変形例＞
本発明の実施形態の第１変形例に係る半導体装置は、図２１に示すように、Ｕ相、Ｖ相、Ｗ相のセット側レベルシフタ７１，７３，７５及びリセット側レベルシフタ７２，７４，７６が紙面の上下方向に配置されている点が、図１に示した本発明の実施形態に係る半導体装置と異なる。本発明の実施形態の第１変形例に係る半導体装置の他の構成は、本発明の実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
本発明の実施形態の第１変形例に係る半導体装置によれば、Ｕ相、Ｖ相、Ｗ相のセット側レベルシフタ７１，７３，７５及びリセット側レベルシフタ７２，７４，７６の配置位置は特に限定されず、例えばＵ相、Ｖ相、Ｗ相のセット側レベルシフタ７１，７３，７５及びリセット側レベルシフタ７２，７４，７６が紙面の上下方向に配置されている場合でも、本発明の実施形態に係る半導体装置と同様の効果を奏する。
＜第２変形例＞
本発明の実施形態の第２変形例に係る半導体装置は、図２２に示すように、セット側配線２１が、リセット側配線２２よりも下層に配置されている点が、図１に示した本発明の実施形態に係る半導体装置と異なる。セット側配線２１は、環状配線８ｕ，８ｖ，８ｗと同一配線層に、環状配線８ｕ，８ｖ，８ｗから離間して配置されている。セット側配線２１は、セット側配線２１よりも上層の接続配線２５にコンタクト２６を介して接続されている。接続配線２５は、コンタクト２４を介して環状配線８ｕに接続されている。本発明の実施形態の第２変形例に係る半導体装置の他の構成は、本発明の実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
本発明の実施形態の第２変形例に係る半導体装置によれば、セット側配線２１がリセット側配線２２よりも下層に配置されている場合でも、セット側配線２１を接続配線２５を介して環状配線８ｕに接続することができ、本発明の実施形態に係る半導体装置と同様の効果を奏する。
＜第３変形例＞
本発明の実施形態の第３変形例に係る半導体装置は、図２３に示すように、ＶＣＣ配線４１～４４が無い点が、図１に示した本発明の実施形態に係る半導体装置と異なる。更に、本発明の実施形態の第３変形例に係る半導体装置は、セット側配線２１及びリセット側配線２２が、環状配線８ｕ，８ｖ，８ｗと同一配線層に配置されている点が、本発明の実施形態に係る半導体装置と異なる。
セット側配線２１は、環状配線８ｕ，８ｖ，８ｗから離間して配置されている。セット側配線２１は、セット側配線２１よりも上層の接続配線２５にコンタクト２６を介して接続されている。接続配線２５は、コンタクト２４を介して環状配線８ｕに接続されている。リセット側配線２２は、環状配線８ｕ，８ｖ，８ｗから離間して配置されている。リセット側配線２２は、セット側配線２２よりも上層の接続配線２７にコンタクト２８を介して接続されている。接続配線２７は、コンタクト２３を介して環状配線８ｕに接続されている。本発明の実施形態の第３変形例に係る半導体装置の他の構成は、本発明の実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
本発明の実施形態の第３変形例に係る半導体装置によれば、ＶＣＣ配線４１～４４が無く、セット側配線２１及びリセット側配線２２が、環状配線８ｕ，８ｖ，８ｗと同一配線層に配置されている場合でも、セット側配線２１及びリセット側配線２２を接続配線２５，２７を介して環状配線８ｕに接続することができ、本発明の実施形態に係る半導体装置と同様の効果を奏する。
＜第４変形例＞
本発明の実施形態の第４変形例に係る半導体装置は、図２４に示すように、ＶＣＣ配線４１～４４が無く、且つセット側配線２１及びリセット側配線２２が環状配線８ｕ，８ｖ，８ｗと同一配線層に配置されている点が、図２３に示した第３変形例に係る半導体装置と共通する。しかし、本発明の実施形態の第４変形例に係る半導体装置は、接続配線２５，２７を用いず、セット側配線２１及びリセット側配線２２が環状配線８ｕに直接接する点が、第３変形例に係る半導体装置と異なる。例えば、図２４では、セット側配線２１及びリセット側配線２２の端部を環状配線８ｕ側に張り出すことにより、セット側配線２１及びリセット側配線２２が環状配線８ｕに直接接している。
更に、本発明の実施形態の第４変形例に係る半導体装置は、Ｕ相、Ｖ相、Ｗ相の環状配線８ｕ，８ｖ，８ｗが互いに直接接する点が、図２３に示した第３変形例に係る半導体装置と異なる。
更に、Ｕ相、Ｖ相、Ｗ相の環状配線８ｕ，８ｖ，８ｗが直接接する部分に重なるように、環状配線８ｕ，８ｖ，８ｗよりも上層の接続配線８１，８４が配置されている。環状配線８ｕ，８ｖは、コンタクト８２，８３を介して接続配線８１に接続されている。環状配線８ｖ，８ｗは、コンタクト８５，８６を介して接続配線８４に接続されている。接続配線８１，８４を配置することにより、配線抵抗を低減することができる。なお、接続配線８１，８４が無く、環状配線８ｕ，８ｖ，８ｗ同士が直接接続されているだけでもよい。本発明の実施形態の第４変形例に係る半導体装置の他の構成は、本発明の実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
本発明の実施形態の第４変形例に係る半導体装置によれば、セット側配線２１及びリセット側配線２２が環状配線８ｕに直接接する場合、或いは、環状配線８ｕ，８ｖ，８ｗが互いに直接接する場合でも、本発明の実施形態に係る半導体装置と同様の効果を奏する。
＜第５変形例＞
本発明の実施形態の第５変形例に係る半導体装置は、図２５に示すように、Ｕ相、Ｖ相、Ｗ相の高電位側回路領域１０ｕ，１０ｖ，１０ｗのセット側レベルシフタ７１，７３，７５と電気的に接続される第１配線８ｕ１，８ｖ１，８ｗ１と、リセット側レベルシフタ７２，７４，７６に電気的に接続する第２配線８ｕ２，８ｖ２，８ｗ２とが互いに離間する点が、図１に示した本発明の実施形態に係る半導体装置と異なる。
図２５では、半導体基板１に設けられたｐ型ベース領域１４と、半導体基板１に設けられ、ＶＣＣ配線４２，４３，４４直下に位置するｎ型半導体領域１８，１８ａ，１８ｂを破線で模式的に示している。ＶＣＣ配線４２，４３，４４は、コンタクト４２ａ，４３ａ，４４ａを介してｎ型半導体領域１８，１８ａ，１８ｂに電気的に接続する。
隣接するＵ相、Ｖ相の高電位側回路領域１０ｕ，１０ｖの第１配線８ｕ１，８ｖ１が互いに離間し、第２配線８ｕ２，８ｖ２が互いに離間する。隣接するＶ相、Ｗ相の高電位側回路領域１０ｖ，１０ｗの第１配線８ｖ１，８ｗ１が互いに離間し、第２配線８ｖ２，８ｗ２が互いに離間する。
ＧＮＤパッド２に近い側に位置するＷ相の高電位側回路領域１０ｗの第１配線８ｗ１が、ＧＮＤパッド２から遠い側に位置するＶ相の高電位側回路領域１０ｖの第１配線８ｖ１を経由して、セット側配線２１に電気的に接続されている。ＧＮＤパッド２に近い側に位置するＷ相の高電位側回路領域１０ｗの第２配線８ｗ２が、ＧＮＤパッド２から遠い側に位置するＶ相の高電位側回路領域１０ｖの第２配線８ｖ２を経由して、リセット側配線２２に電気的に接続されている。
ＧＮＤパッド２に近い側に位置するＶ相の高電位側回路領域１０ｖの第１配線８ｖ１が、ＧＮＤパッド２から遠い側に位置するＵ相の高電位側回路領域１０ｕの第１配線８ｕ１を経由して、セット側配線２１に電気的に接続されている。ＧＮＤパッド２に近い側に位置するＶ相の高電位側回路領域１０ｖの第２配線８ｖ２が、ＧＮＤパッド２から遠い側に位置するＵ相の高電位側回路領域１０ｕの第２配線８ｕ２を経由して、リセット側配線２２に電気的に接続されている。
更に、本発明の実施形態の第５変形例に係る半導体装置は、Ｕ相、Ｖ相、Ｗ相の高電位側回路領域１０ｕ，１０ｖ，１０ｗの第１配線８ｕ１，８ｖ１，８ｗ１同士を電気的に接続する第１接続配線８１ａ，８４ａと、Ｕ相、Ｖ相、Ｗ相の高電位側回路領域１０ｕ，１０ｖ，１０ｗの第２配線８ｕ２，８ｖ２，８ｗ２同士を電気的に接続する第２接続配線８４ａ，８４ｂが互いに離間する点が、図１に示した本発明の実施形態に係る半導体装置と異なる。
第１接続配線８１ａ，８４ａ及び第２接続配線８１ｂ，９４ｂは、Ｕ相、Ｖ相、Ｗ相の高電位側回路領域１０ｕ，１０ｖ，１０ｗのそれぞれの第１配線８ｕ１，８ｖ１，８ｗ１及び第２配線８ｕ２，８ｖ２，８ｗ２よりも上層の配線である。第１接続配線８１ａは、隣接するＵ相、Ｖ相の高電位側回路領域１０ｕ，１０ｖの第１配線８ｕ１，８ｖ１同士をコンタクト８２ａ，８３ａを介して電気的に接続する。第２接続配線８１ｂはＵ相、Ｖ相の高電位側回路領域１０ｕ，１０ｖの第２配線８ｕ２，８ｖ２同士をコンタクト８２ｂ，８３ｂを介して電気的に接続する。
第１接続配線８４ａは、隣接するＶ相、Ｗ相の高電位側回路領域１０ｖ，１０ｗの第１配線８ｖ１，８ｗ１同士をコンタクト８５ａ，８６ａを介して電気的に接続する。第２接続配線８４ｂは、隣接するＶ相、Ｗ相の高電位側回路領域１０ｖ，１０ｗの第２配線８ｖ２，８ｗ２同士をコンタクト８５ｂ，８６ｂを介して電気的に接続する。本発明の実施形態の第５変形例に係る半導体装置の他の構成は、本発明の実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
本発明の実施形態の第５変形例に係る半導体装置によれば、セット側レベルシフタ７１，７３，７５と電気的に接続される第１配線８ｕ１，８ｖ１，８ｗ１と、リセット側レベルシフタ７２，７４，７６に電気的に接続する第２配線８ｕ２，８ｖ２，８ｗ２が互いに離間し、且つ、Ｕ相、Ｖ相、Ｗ相の高電位側回路領域１０ｕ，１０ｖ，１０ｗの第１配線８ｕ１，８ｖ１，８ｗ１同士を電気的に接続する第１接続配線８１ａ，８４ａと、Ｕ相、Ｖ相、Ｗ相の高電位側回路領域１０ｕ，１０ｖ，１０ｗの第２配線８ｕ２，８ｖ２，８ｗ２同士を電気的に接続する第２接続配線８４ａ，８４ｂが互いに離間する構成でも、本発明の実施形態に係る半導体装置と同様の効果を奏する。
＜第６変形例＞
本発明の実施形態の第６変形例に係る半導体装置は、図２６に示すように、Ｕ相、Ｖ相、Ｗ相の高電位側回路領域１０ｕ，１０ｖ，１０ｗのセット側レベルシフタ７１，７３，７５と電気的に接続される第１配線８ｕ１，８ｖ１，８ｗ１と、リセット側レベルシフタ７２，７４，７６に電気的に接続する第２配線８ｕ２，８ｖ２，８ｗ２が互いに離間する点が、図２５に示した本発明の実施形態の第５の変形例係る半導体装置と共通する。
しかし、本発明の実施形態の第６変形例に係る半導体装置は、互いに同じ高電位側回路領域１０ｕ，１０ｖ，１０ｗの第１配線８ｕ１，８ｖ１，８ｗ１を電気的に接続する第１接続配線と、互いに同じ高電位側回路領域１０ｕ，１０ｖ，１０ｗの第２配線８ｕ２，８ｖ２，８ｗ２を電気的に接続する第２接続配線が接続されて接続配線８１，８４を構成している点が、図２５に示した本発明の実施形態の第５の変形例に係る半導体装置と異なる。
図２６でも、図２５と同様に、ｐ型ベース領域１４と、ＶＣＣ配線４２，４３，４４直下のｎ型半導体領域１８，１８ａ，１８ｂを破線で模式的に示している。ＶＣＣ配線４２，４３，４４は、コンタクト（不図示）を介してｎ型半導体領域１８，１８ａ，１８ｂに電気的に接続する。本発明の実施形態の第６変形例に係る半導体装置の他の構成は、本発明の実施形態の第５の変形例に係る半導体装置と同様であるので、重複した説明を省略する。
本発明の実施形態の第６変形例に係る半導体装置によれば、セット側レベルシフタ７１，７３，７５と電気的に接続される第１配線８ｕ１，８ｖ１，８ｗ１と、リセット側レベルシフタ７２，７４，７６に電気的に接続する第２配線８ｕ２，８ｖ２，８ｗ２が互いに離間し、且つ、互いに同じ高電位側回路領域１０ｕ，１０ｖ，１０ｗの第１配線８ｕ１，８ｖ１，８ｗ１を電気的に接続する第１接続配線と、互いに同じ高電位側回路領域１０ｕ，１０ｖ，１０ｗの第２配線８ｕ２，８ｖ２，８ｗ２を電気的に接続する第２接続配線が接続されて接続配線８１，８４を構成している場合でも、本発明の実施形態に係る半導体装置と同様の効果を奏する。
（その他の実施形態）
上記のように、本発明は実施形態及びその変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、本発明の実施形態及びその変形例がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。例えば、本発明の実施形態に係る半導体装置、本発明の実施形態の第１～第４変形例に係る半導体装置のそれぞれにおいて、環状配線８ｕ，８ｖ，８ｗの代わりに、本発明の実施形態の第５及び第６変形例に係る半導体装置のように、互いに離間した第１配線８ｕ１，８ｖ１，８ｗ１及び第２配線８ｕ２，８ｖ２，８ｗ２を備えていてもよい。
また、本発明の実施形態では、図１に示すように、ＧＮＤパッド２が半導体基板１の右側角部に配置された場合を例示したが、ＧＮＤパッド２の配置位置は特に限定されない。例えば、ＧＮＤパッド２が、半導体基板１の左側角部に配置され、セット側配線２１の長さがリセット側配線２２の長さよりも短い構造であってもよい。
また、本発明の実施形態において、半導体基板１としてＳｉ基板を用いた場合を例示したが、Ｓｉの他にも、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等のＳｉよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）材料を用いた場合にも適用可能である。
また、本発明の実施形態に係る半導体装置がＨＶＩＣである場合を例示したが、ＨＶＩＣ以外の半導体装置にも適用可能である。例えば数十Ｖ以上の高電圧が印加される半導体装置に特に有効である。
１…半導体基板（半導体チップ）
２…ＧＮＤパッド
３ｕ，３ｖ，３ｗ…入力パッド
４…ＶＣＣパッド
５…制御回路
６ｕ，６ｖ，６ｗ…ゲート駆動回路
８ｕ，８ｖ，８ｗ…環状配線
８ｕ１，８ｖ１，８ｗ１…第１配線
８ｕ２，８ｖ２，８ｗ２…第２配線
９ｕ，９ｖ，９ｗ…高耐圧接合終端領域
１０ｕ，１０ｖ，１０ｗ…高電位側回路領域
１１，１１ａ…ｎ型ウェル領域
１２，１２ａ…ｎ－型耐圧領域
１３…ｐ型接合分離領域（スリット領域）
１４，１４ａ…ｐ型ベース領域
１５，１５ａ，１６…ピックアップ領域
１７，１７ａ，１９…コンタクト領域
１８，１８ａ，１８ｂ…ｎ型半導体領域
２０…配線
２１…セット側配線
２２…リセット側配線
２３，２４，２６，２８…コンタクト
２５，２７…接続配線
４１，４２，４３，４４…ＶＣＣ配線
４２ａ，４３ａ，４４ａ…コンタクト
６１，６２，６３…電源
７１，７３，７５…セット側シフトレジスタ
７２，７４，７６…リセット側レベルシフタ
７１ｄ，７２ｄ，７３ｄ，７４ｄ，７５ｄ，７６ｄ…ドレイン領域
７１ｓ，７２ｓ，７３ｓ，７４ｓ，７５ｓ，７６ｓ…ソース領域
８１，８４…接続配線
８１ａ，８４ａ…第１接続配線
８１ｂ，８４ｂ…第２接続配線
８２，８２ａ，８２ｂ，８３，８３ａ，８３ｂ，８５，８５ａ，８５ｂ，８６，８６ａ，８６ｂ…コンタクト
１０１，１０２，１０３…絶縁膜
１０４…ドレイン電極
１１１…ゲート電極
１１２，１１６，１１７…ピックアップ電極
１１３…レベルシフト抵抗
１１４…第１電極
１１５…第２電極
１２０…ＧＮＤ配線
１２１，１２２，１２３，１２４…コンタクト

Claims (16)

  1. パッドと、
    前記パッドに印加される第１電位を基準電位とする制御回路と、
    浮遊電位である第２電位を基準電位とするゲート駆動回路と、前記第１電位を基準電位とするセット信号を、前記第２電位を基準とするセット信号に変換するセット側レベルシフタと、前記第１電位を基準電位とするリセット信号を、前記第２電位を基準とするリセット信号に変換するリセット側レベルシフタと、をそれぞれ有し、前記パッドまでの距離が互いに異なる複数の高電位側回路領域と、
    前記パッドと、前記パッドから最も遠い前記高電位側回路領域の前記セット側レベルシフタを電気的に接続するセット側配線と、
    前記パッドと、前記パッドから最も遠い前記高電位側回路領域の前記リセット側レベルシフタを電気的に接続するリセット側配線と、
    を備え、
    前記パッドから最も遠い前記高電位側回路領域よりも前記パッドに近い側に位置する前記高電位側回路領域の前記セット側レベルシフタが、前記セット側配線を経由して前記パッドに電気的に接続され、
    前記パッドから最も遠い前記高電位側回路領域よりも前記パッドに近い側に位置する前記高電位側回路領域の前記リセット側レベルシフタが、前記リセット側配線を経由して前記パッドに電気的に接続されていることを特徴とする半導体装置。
  2. 前記セット側配線及び前記リセット側配線の長さが互いに異なることを特徴とする請求項１に記載の半導体装置。
  3. 前記複数の高電位側回路領域は、それぞれ、前記セット側レベルシフタと電気的に接続される第１配線と、前記リセット側レベルシフタに電気的に接続する第２配線と、
    を備え、
    前記パッドに近い側に位置する前記高電位側回路領域の第１配線が、前記パッドから遠い側に位置する前記高電位側回路領域の前記第１配線を経由して、前記セット側配線に電気的に接続され、
    前記パッドに近い側に位置する前記高電位側回路領域の第２配線が、前記パッドから遠い側に位置する前記高電位側回路領域の前記第２配線を経由して、前記リセット側配線に電気的に接続されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 異なる前記高電位側回路領域の前記第１配線同士を電気的に接続する第１接続配線と、
    異なる前記高電位側回路領域の前記第２配線同士を電気的に接続する第２接続配線と、を更に備えることを特徴とする請求項３に記載の半導体装置。
  5. 隣接する前記高電位側回路領域の前記第１配線同士を電気的に接続する第１接続配線と、
    隣接する前記高電位側回路領域の前記第２配線同士を電気的に接続する第２接続配線と、を更に備えることを特徴とする請求項３に記載の半導体装置。
  6. 互いに同じ前記高電位側回路領域の第１配線を電気的に接続する前記第１接続配線と、
    互いに同じ前記高電位側回路領域の第２配線を電気的に接続する前記第２接続配線とが接続されていることを特徴とする請求項５に記載の半導体装置。
  7. １つの前記高電位側回路領域内の前記第１配線と前記第２配線とが接続されていることを特徴とする請求項３～６のいずれか１項に記載の半導体装置。
  8. 前記接続された前記第１配線及び前記第２配線が前記ゲート駆動回路を囲むように配置された環状配線であることを特徴とする請求項７に記載の半導体装置。
  9. 前記第１接続配線及び前記第２接続配線は、前記複数の高電位側回路領域のそれぞれの前記第１配線及び第２配線よりも上層の配線であることを特徴とする請求項４～８のいずれか１項に記載の半導体装置。
  10. 隣接する前記高電位側回路領域の前記第１配線が互いに離間し、隣接する前記高電位側回路領域の前記第２配線が互いに離間することを特徴とする請求項３～９のいずれか１項に記載の半導体装置。
  11. 前記第１接続配線及び前記第２接続配線の下層に配置され前記制御回路の電源と電気的に接続されるＶＣＣ配線を更に備えることを特徴とする請求項４に記載の半導体装置。
  12. 隣接する前記高電位側回路領域の前記第１配線が直接接続し、隣接する前記高電位側回路領域の前記第２配線が直接接続することを特徴とする請求項３～８のいずれか１項に記載の半導体装置。
  13. パッドと、
    前記パッドに印加される第１電位を基準電位とする制御回路と、
    浮遊電位である第２電位を基準電位とするゲート駆動回路と、前記第１電位を基準電位とするセット信号を、前記第２電位を基準とするセット信号に変換するセット側レベルシフタと、前記第１電位を基準電位とするリセット信号を、前記第２電位を基準とするリセット信号に変換するリセット側レベルシフタと、前記セット側レベルシフタ及び前記リセット側レベルシフタに接続する環状配線と、をそれぞれ有し、前記パッドまでの距離が互いに異なる複数の高電位側回路領域と、
    前記パッドと、前記複数の高電位側回路領域のそれぞれの前記セット側レベルシフタを電気的に接続するセット側配線と、
    前記パッドと、前記複数の高電位側回路領域のそれぞれの前記リセット側レベルシフタを電気的に接続するリセット側配線と、
    を備え、
    前記パッドに近い側に位置する前記高電位側回路領域の前記環状配線が、前記パッドから遠い側に位置する前記高電位側回路領域の前記環状配線を経由して、前記セット側配線及び前記リセット側配線に電気的に接続されていることを特徴とする半導体装置。
  14. 前記セット側配線及び前記リセット側配線が、前記複数の高電位側回路領域のそれぞれの前記環状配線よりも上層に配置され、前記パッドから遠い側に位置する前記高電位側回路領域の前記環状配線にコンタクトを介して接続されていることを特徴とする請求項１３に記載の半導体装置。
  15. 前記セット側配線及び前記リセット側配線が、前記複数の高電位側回路領域のそれぞれの前記環状配線と同一層に配置され、
    前記セット側配線及び前記リセット側配線よりも上層に配置され、前記セット側配線及び前記リセット側配線と、前記パッドから遠い側に位置する前記高電位側回路領域の前記環状配線とを電気的に接続する接続配線を更に備えることを特徴とする請求項１３に記載の半導体装置。
  16. 前記セット側配線及び前記リセット側配線が、前記複数の高電位側回路領域のそれぞれの前記環状配線と同一層に配置され、前記パッドから遠い側に位置する前記高電位側回路領域の前記環状配線に直接接することを特徴とする請求項１３に記載の半導体装置。
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