JP2018041825A - 高耐圧集積回路装置および半導体装置 - Google Patents

Abstract

【課題】負電圧サージ耐量を向上させることができるとともに、信頼性の高い高耐圧集積回路装置および半導体装置を提供すること。【解決手段】同一の半導体基板１上に高電位側領域１０１および低電位側領域１０２が設けられ、これらの領域間はＨＶＪＴ１０３で電気的に分離されている。高電位側領域１０１は、ｐ-型の半導体基板１のおもて面の表面層に設けられたｎ型領域２で構成され、ハイサイド回路部１０４が配置される。ＨＶＪＴ１０３は、高電位側領域１０１の周囲を囲む。低電位側領域１０２は、半導体基板１の、ＨＶＪＴ１０３よりも外側の部分であり、ローサイド回路部１０５が配置される。半導体基板１の裏面には、裏面電極７が選択的に配置されている。裏面電極７は、プリント基板７１の導電層７２にはんだ７３により接合されている。裏面電極７およびはんだ７３は、高電位側領域１０１の直下には配置されていない。【選択図】図２

Description

この発明は、高耐圧集積回路装置および半導体装置に関する。

従来、主に低容量のインバータにおいて、電力変換用ブリッジ回路を構成するＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などのスイッチング素子をゲート駆動させる半導体装置として、高耐圧集積回路装置（ＨＶＩＣ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が用いられている。一般的なＨＶＩＣの接続例について説明する。

図９は、一般的な高耐圧集積回路装置の接続例を示す回路図である。図９には、電力変換用ブリッジ回路３００の一相分を構成する直列接続された２つのＩＧＢＴ３０１，３０２のうちの高電位側（ハイサイド側）のＩＧＢＴ（以下、上アームのＩＧＢＴとする）３０１を駆動するＨＶＩＣ２００を示す。上アームのＩＧＢＴ３０１のコレクタ端子は電源電位ＶＤに接続されている。電源電位ＶＤは例えば４００Ｖである。Ｅ１はハイサイド側電源であり、Ｖｄｃはローサイド側電源である。ＩＧＢＴ３０１およびＩＧＢＴ３０２には、それぞれＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）が並列に接続されている。

図９に示すように、ＨＶＩＣ２００は、マイコン等からＩＮ端子に入力された入力信号Ｖ_INに応じて、上アームのＩＧＢＴ３０１をゲート駆動するための信号をＯＵＴ端子から出力する。ＨＶＩＣ２００のＯＵＴ端子から出力された信号は、上アームのＩＧＢＴ３０１のゲートに入力される。ＨＶＩＣ２００からのゲート信号を受けて上アームのＩＧＢＴ３０１が動作することで、直流から交流に電力変換されＶ_OUT端子から出力される。

上アームのＩＧＢＴ３０１と低電位側（ローサイド側）のＩＧＢＴ（以下、下アームのＩＧＢＴとする）３０２との接続点（出力点）３０３であるＶ_OUT端子は、モータなどの誘電負荷に接続されている。ＨＶＩＣ２００のＶＢ端子およびＧＮＤ端子は、それぞれ、ＨＶＩＣ２００の最高電位（ハイサイド電源電位）ＶＢ、および、ＨＶＩＣ２００の最低電位である接地電位ＧＮＤに接続されている。

ＨＶＩＣ２００のＶＣＣ端子およびＶＳ端子は、それぞれ、ＨＶＩＣ２００のローサイド回路部（不図示）の電源電位ＶＣＣおよびハイサイド回路部（不図示）の基準電位ＶＳに接続されている。ＨＶＩＣ２００は、ローサイド回路部からの入力信号に基づいて、ＯＵＴ端子から上アームのＩＧＢＴ３０１へ電気信号を出力する。ＨＶＩＣ２００の最高電位ＶＢは、ノイズの影響を受けない通常状態では、ブートストラップコンデンサ等によりハイサイド回路部の基準電位ＶＳよりも１５Ｖ程度高電位に保たれている。

ハイサイド回路部の基準電位ＶＳは、上アームのＩＧＢＴ３０１と下アームのＩＧＢＴ３０２との接続点３０３の電位である。ハイサイド回路部の基準電位ＶＳは、電力変換の過程で０Ｖから数百Ｖ（２００Ｖ〜電源電位ＶＤ）の間で変化し、マイナス電位になる場合もある。ＨＶＩＣ２００にはＩＧＢＴ３０１，３０２の動作によって生じる様々なノイズが入力されるが、このノイズに対して誤動作や破壊を起こさないようにＨＶＩＣ２００が設計される。

図１０は、従来の高耐圧集積回路装置のＨＶＪＴの構造の概略を示す断面図である。このようなＨＶＩＣ２００では、同一のｐ^-型半導体基板（半導体チップ）２１１に設けた高電位側領域２０１と低電位側領域２０２とを、これらの領域の間に設けた高耐圧接合終端領域（ＨＶＪＴ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ ｒｅｇｉｏｎ）２０３で電気的に分離する高耐圧接合を利用したｐｎ接合分離技術が知られている。

図示省略するが、ＨＶＪＴ２０３には、レベルシフタとして機能する高耐圧のｎチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ、以下、ＨＶＮＭＯＳとする）やｐチャネル型ＭＯＳＦＥＴ（以下、ＨＶＰＭＯＳとする）が配置されている。このレベルシフタを介して高電位側領域２０１と低電位側領域２０２との間の信号伝達が行われる。

高電位側領域２０１は、ｐ^-型半導体基板２１１のおもて面の表面層に設けられたｎ型領域２１２である。ｎ型領域２１２は、ＶＢ端子に電気的に接続されている。ｎ型領域２１２の内部に選択的に設けられたｐ型領域２１７は、ＶＳ端子に電気的に接続されている。ｎ型領域２１２には、ハイサイド回路部２０４が配置される。ハイサイド回路部２０４は、最高電位ＶＢを電源電位とし、基準電位ＶＳで動作し、ローサイド回路部２０５からの信号に基づいてＨＶＩＣ２００のＯＵＴ端子から出力される信号を生成する。

ＨＶＪＴ２０３は、ｎ型領域２１２の周囲を囲むｎ^-型領域２１３と、ｎ^-型領域２１３の周囲を囲むｐ型分離領域２１４との間のｐｎ接合で形成される寄生ダイオード２０６で構成される。ｐ型分離領域２１４の内部に設けられたｐ⁺型コンタクト領域２１８は、コンタクト電極２１９および金属配線２２０を介してＨＶＩＣ２００のＧＮＤ端子に電気的に接続されている。ＨＶＩＣ２００の最高電位ＶＢやハイサイド回路部２０４の基準電位ＶＳが数百Ｖの高電位になったとしても、ＨＶＪＴ２０３により高電位側領域２０１と低電位側領域２０２とが電気的に分離される。

低電位側領域２０２は、ｐ^-型半導体基板２１１の、ｐ型分離領域２１４よりも外側の部分である。なお、チップおもて面に平行な方向に、ｎ型領域２１２側を内側とし、ｎ型領域２１２側に対して反対側を外側とする。低電位側領域２０２において、ｐ^-型半導体基板２１１のおもて面の表面層に選択的に設けられたｎ型領域２１６に、ローサイド回路部２０５が配置される。ｐ型分離領域２１４とｎ型領域２１６との間には、ＧＮＤ端子に電気的に接続されたｐ型領域（以下、ＧＮＤピックアップ領域とする）２１５が選択的に設けられている。

この従来のＨＶＩＣ２００では、上アームのＩＧＢＴ３０１がオンからオフに変わった直後に、ＶＳ端子の電位（ハイサイド回路部２０４の基準電位ＶＳ）が接地電位ＧＮＤよりも低電位（マイナス電位）になる場合があることが知られている。これによってハイサイド回路部２０４が誤動作したり、破壊に至る虞がある。このため、ＨＶＩＣ２００のＶＳ端子に印加された負電圧（マイナス電位の電圧）を一種のノイズとみなし、負電圧サージと呼ぶこととする。

負電圧サージの絶対値は、上アームのＩＧＢＴ３０１に流れる電流が大きいほど大きくなる。このため、大電流の流れる上アームのＩＧＢＴ３０１にＨＶＩＣ２００を対応させるには、ＨＶＩＣ２００の負電圧サージ耐量（耐圧）を向上させる必要がある。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。ここで、負電圧サージによって発生するＨＶＩＣ２００の誤動作や破壊について説明する。ｐｎ接合分離技術を用いたＨＶＩＣ２００には、上述したようにＨＶＪＴ２０３に寄生ダイオード２０６が存在する。

負電圧サージの絶対値が大きい場合、ＨＶＪＴ２０３の寄生ダイオード２０６がオン（順方向に通電）する。これによって、ＧＮＤ端子から金属配線２２０、コンタクト電極２１９、ｐ⁺型コンタクト領域２１８およびｐ型分離領域２１４の経路（以下、第１電流経路とする）２３１で流れる電流が大きくなる。また、ＧＮＤ端子からＧＮＤピックアップ領域２１５、基板抵抗およびｐ型分離領域２１４の経路（以下、第２電流経路とする）２３２で流れる電流が大きくなる。

基板抵抗とは、ｐ^-型半導体基板２１１の裏面側の、他の領域が形成されないことでｐ^-型領域として残っている部分の抵抗である。これらの第１，２電流経路２３１，２３２を流れる電流が大きいと、ハイサイド回路部２０４に形成される寄生ｐｎｐトランジスタ２０７や寄生サイリスタがオンし、ハイサイド回路部２０４の誤動作や局所的な破壊が生じる虞がある。また、第１電流経路２３１を流れる電流がローサイド回路部２０５に流れ込み、ローサイド回路部２０５の誤動作や局所的な破壊が生じる虞がある。

ＨＶＩＣ２００の負電圧サージ耐量を向上させる手段の一つとして、ＨＶＩＣ２００の各部のレイアウトの工夫が挙げられる。具体的には、ハイサイド回路部２０４をＨＶＪＴ２０３から離して配置したり、ＨＶＪＴ２０３とローサイド回路部２０５との間にＧＮＤピックアップ領域２１５を配置するなどである。また、ｐｎ接合分離技術を用いた半導体基板に代えて、絶縁層上にシリコン単結晶を形成したＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板や、絶縁層を埋め込んだエピタキシャル基板を用いることが挙げられる。

また、負電圧サージ耐量を向上させたＨＶＩＣとして、ＨＶＪＴのうち、負電圧サージ発生時に電流が流れやすい領域で他の領域よりも抵抗値を高くした装置が提案されている（例えば、下記特許文献１（第００４９，００７４，００８９，００９６，０１０５段落）参照。）。下記特許文献１では、負電圧サージ発生時に流れる電流をＨＶＪＴの抵抗値を高くした部分で低減して、負電圧サージ耐量を向上させている。負電圧サージ発生時に電流が流れやすい領域とは、ＨＶＪＴのうち、中間電位領域（ＶＳ端子に電気的に接続される領域）との距離がチップ平面上で短い箇所である。

下記特許文献１には、ＨＶＪＴのうち、負電圧サージ発生時に電流が流れやすい領域の抵抗値を高くする手段として、次の３点が挙げられている。１つ目の手段は、ＨＶＪＴのうち、負電圧サージ発生時に電流が流れやすい領域において、ＶＢ端子に接続された高電位側のコンタクト（ｐ⁺型コンタクト領域とコンタクト電極との電気的接触部）およびＧＮＤ端子に接続された低電位側のコンタクトを設けない構成とすることである。

コンタクトを設けないとは、コンタクト電極を設けないことや、ｐ⁺型コンタクト領域を設けないこと、ｐ⁺型コンタクト領域とコンタクト電極とを絶縁膜で電気的に絶縁することである。２つ目の手段は、ＨＶＪＴのうち、負電圧サージ発生時に電流が流れやすい領域をダブルリサーフ構造にすることである。３つ目の手段は、ＨＶＪＴのうち、負電圧サージ発生時に電流が流れやすい領域の幅を他の領域の幅よりも広くすることである。

特許第５４３５１３８号公報

しかしながら、上述したＨＶＩＣ２００の各部のレイアウトを最適化して負電圧サージ耐量を向上させる手法では、レイアウトルールが複雑化し、レイアウトの制約が多くなる等の問題がある。また、上述したＳＯＩ基板や、絶縁層を埋め込んだエピタキシャル基板を用いて負電圧サージ耐量を向上させる手法では、基板コストが増大するという問題がある。また、上記特許文献１では、半導体基板の裏面電極について言及されておらず、負電圧サージ発生時に、裏面側からおもて面側に向かって半導体基板を深さ方向（縦方向）に流れる電流を低減させることについて記載されていない。

例えば、ＨＶＩＣ２００のｐ^-型半導体基板２１１に形成された裏面電極２２１は、インテリジェントパワーモジュール（ＩＰＭ：Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）のプリント基板２４１の導電層２４２にはんだ２４３により接合される（図１０参照）。このため、負電圧サージ発生時、ｐ型分離領域２１４およびＧＮＤピックアップ領域２１５から裏面電極２２１を経由してｎ型領域２１２へ向かう経路（以下、第３電流経路とする）２３３や、プリント基板２４１の導電層２４２から、裏面電極２２１およびｎ型領域２１２の経路（以下、第４電流経路とする）２３４で深さ方向に（縦方向）に電流が流れる。

また、深さ方向（縦方向）に流れる電流の別の例を説明する。ノイズの発生によりＨＶＩＣ２００のＶＳ端子の電位がＶＢ端子の電位よりも大きくなったときに、ｐ型領域２１７をエミッタとし、ｎ型領域２１２をベースとし、ｐ^-型半導体基板２１１をコレクタとする寄生ｐｎｐトランジスタ２０７がオンし、ｐ^-型半導体基板２１１の縦方向に第４電流経路２３４に電流が流れる。例えばＩＰＭ等は大きな電圧を扱うため、寄生ｐｎｐトランジスタ２０７がオンした場合、第４電流経路２３４に大きな電流が流れてしまう。大電流はＨＶＩＣの誤動作や破壊を引き起こす虞があるため、寄生ｐｎｐトランジスタ２０７がオンすることで、ＨＶＩＣ２００の信頼性が低下してしまう。

この発明は、上述した従来技術による問題点を解消するため、負電圧サージ耐量を向上させることができるとともに、信頼性の高い高耐圧集積回路装置および半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる高耐圧集積回路装置は、次の特徴を有する。半導体基板のおもて面の表面層に、第１導電型の第１半導体領域が選択的に設けられている。第１導電型の第２半導体領域は、前記第１半導体領域に接し、前記第１半導体領域の周囲を囲む。前記第２半導体領域は、前記第１半導体領域よりも不純物濃度が低い。前記第２半導体領域の外側に前記第２半導体領域に接して、第２導電型の第３半導体領域が設けられている。高電位側回路は、前記第１半導体領域に配置されている。低電位側回路は、前記半導体基板の、前記第３半導体領域よりも外側に配置されている。前記低電位側回路は、前記高電位側回路よりも低い基準電圧で動作する。裏面電極は、前記半導体基板の裏面に選択的に設けられている。前記裏面電極は、前記半導体基板を挟んで前記第１半導体領域に対向する部分以外の部分に配置されている。

また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記裏面電極は、前記半導体基板を挟んで深さ方向に前記第１半導体領域および前記第２半導体領域に対向する部分以外の部分に配置されていることを特徴とする。

また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記裏面電極は、前記半導体基板を挟んで深さ方向に前記第１半導体領域に対向する部分の周囲を囲み、かつ前記半導体基板の外周に沿ったパターンで配置されていることを特徴とする。

また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記第１半導体領域は、互いに離して複数配置されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した高耐圧集積回路装置の前記裏面電極が絶縁基板の表面に設けられた導電層にはんだ接合されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記導電層は、前記裏面電極と同じパターンであることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記絶縁基板の表面もしくは他の絶縁基板の表面に設けられた他の導電層にはんだ接合されたスイッチング素子を備える。前記高電位側回路の基準電圧が印加されるＶＳ端子と前記スイッチング素子の低電位側主端子が接続されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板、前記裏面電極および前記絶縁基板に挟まれた空間に接着剤が充填されていることを特徴とする。

上述した発明によれば、負電圧サージ発生時に流れる電流を低減させることができ、寄生素子に流れ込む電流を抑制することができるため、素子破壊を抑制することができる。

本発明にかかる高耐圧集積回路装置および半導体装置によれば、負電圧サージ耐量を向上させることができるとともに、信頼性の高い高耐圧集積回路装置および半導体装置を提供することができるという効果を奏する。

実施の形態１にかかる高耐圧集積回路装置の平面レイアウトを示す平面図である。 図１の切断線Ａ−Ａ’における断面構造を示す断面図である。 実施の形態２にかかる高耐圧集積回路装置の平面レイアウトを示す平面図である。 実施の形態３にかかる高耐圧集積回路装置の平面レイアウトを示す平面図である。 実施の形態４にかかる高耐圧集積回路装置の平面レイアウトを示す平面図である。 実施の形態５にかかる高耐圧集積回路装置の平面レイアウトを示す平面図である。 実施の形態６にかかる高耐圧集積回路装置の接続例を示す回路図である。 実施の形態７にかかる高耐圧集積回路装置の接続例を示す回路図である。 一般的な高耐圧集積回路装置の接続例を示す回路図である。 従来の高耐圧集積回路装置のＨＶＪＴの構造の概略を示す断面図である。 本発明にかかる半導体装置の構成を示す断面図である。

以下に添付図面を参照して、この発明にかかる高耐圧集積回路装置および半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１にかかる高耐圧集積回路装置（ＨＶＩＣ）の構造について、電力変換用ブリッジ回路の上アームのＩＧＢＴを駆動する場合を例に図１，２，９および１１を参照しながら説明する。図１は、実施の形態１にかかる高耐圧集積回路装置の平面レイアウトを示す平面図である。平面レイアウトとは、半導体基板１のおもて面側から見た各部の平面形状および配置構成である。ここでは、例えば、図１に示す実施の形態１にかかるＨＶＩＣ１００が、電力変換用のブリッジ回路３００の一相分を構成するＩＧＢＴ３０１，３０２のうちの高電位側（ハイサイド側）のＩＧＢＴ（上アームのＩＧＢＴ）３０１を駆動する場合を例に説明する。すなわち、ＨＶＩＣ１００の接続例は、図９の符号２００を符号１００に代えた構成である。なお、ブリッジ回路３００を構成するスイッチング素子としては、ＭＯＳＦＥＴでもよい。

図１に示す実施の形態１にかかるＨＶＩＣ１００は、ｐ^-型の同一の半導体基板（半導体チップ）１上に高電位側領域１０１および低電位側領域１０２を備え、これらの領域間を高耐圧接合終端領域（ＨＶＪＴ）１０３で電気的に分離した構成を有する。半導体基板１は、略矩形状の平面形状を有する。高電位側領域１０１は、その周囲をＨＶＪＴ１０３で囲まれており、ＨＶＩＣ１００の最高電位ＶＢやハイサイド回路部（高電位側回路）１０４の基準電位ＶＳが数百Ｖの高電位になったとしても、ＨＶＪＴ１０３により低電位側領域１０２と電気的に分離される。高電位側領域１０１は、略矩形状の平面レイアウトに配置したｎ型領域（第１半導体領域）２である。以降の説明においては、チップおもて面に平行な方向に、ｎ型領域２側を内側とし、ｎ型領域２に対して反対側を外側とする。

ｎ型領域２は、ＨＶＩＣ１００のＶＢ端子（ＶＢパッド電極１０１ｂ）に電気的に接続されている。ｎ型領域２には、例えば、後述するハイサイド回路部１０４などが配置される。ハイサイド回路部１０４は、ＨＶＩＣ１００の最高電位（ハイサイド電源電位）ＶＢを電源電位とし、基準電位ＶＳで動作し、後述するローサイド回路部（低電位側回路）１０５からの信号に基づいてＨＶＩＣ１００のＯＵＴ端子（ＯＵＴパッド電極１０１ｃ）から出力される信号を生成する例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）回路である。ＨＶＩＣ１００のＶＳ端子（ＶＳパッド電極１０１ａ）は、ボンディングワイヤなどの配線により、上アームのＩＧＢＴ３０１の低電位側主端子および下アームのＩＧＢＴ３０２の高電位側主端子と接続される。ハイサイド回路部１０４の基準電位ＶＳは、上アームのＩＧＢＴ３０１と下アームのＩＧＢＴ３０２との接続点３０３の電位である。

ＨＶＪＴ１０３は、ｐ型分離領域（第３半導体領域）４とｎ^-型領域（第２半導体領域）３との間のｐｎ接合で形成される寄生ダイオード１０６で構成される。ｎ^-型領域３は、ｎ型領域２の周囲を囲む略環状の平面レイアウトに配置されている。ｐ型分離領域４は、ｎ^-型領域３の周囲を囲む略環状の平面レイアウトに配置されている。図１では、ｎ^-型領域３とｐ型分離領域４との境界を図示省略する。低電位側領域１０２は、ｐ^-型の半導体基板１の、ｐ型分離領域４よりも外側の部分である。低電位側領域１０２に配置されたｎ型領域６は、ＨＶＩＣ１００のＶＣＣ端子（ＶＣＣパッド電極１０２ａ）に電気的に接続されている。

ｎ型領域６には、例えば、ローサイド回路部１０５が配置される。ｎ型領域６は、例えば、略矩形状の平面形状を有する。ローサイド回路部１０５は、電源電位ＶＣＣが供給され、接地電位（最低電位）ＧＮＤを基準電位として動作するＣＭＯＳ回路である。電源電位ＶＣＣと接地電位ＧＮＤとの差は例えば１５Ｖである。このＣＭＯＳ回路を構成するＣＭＯＳのゲート電極（不図示）とＩＮ端子（ＩＮパッド電極）１０２ｃとが接続される。ｐ型分離領域４とｎ型領域６との間には、ＨＶＩＣ１００のＧＮＤ端子（ＧＮＤパッド電極１０２ｂ）に電気的に接続された図示省略するｐ型領域（ＧＮＤピックアップ領域）が配置されている。ＧＮＤピックアップ領域は、負電圧サージ発生時に後述する第１，２電流経路８１，８２を流れる電流のローサイド回路部１０５への流れ込みを防止する機能を有する。

ｐ^-型の半導体基板１の裏面には、裏面電極７が配置されている。裏面電極７は、ローサイド回路部１０５に深さ方向に対向するように選択的に配置される。裏面電極７は、高電位側領域１０１に深さ方向に対向しない。裏面電極７は、高電位側領域１０１およびＨＶＪＴ１０３に深さ方向に対向しないように配置されてもよい。図１においてＨＶＪＴ１０３の周囲を囲む略矩形状の点線（図３〜６においても同様）は、裏面電極７が存在する部分と、裏面電極７が存在しない部分８と、の境界である。また、裏面電極７は、半導体基板１の外周の例えばエッジ終端領域に沿って配置され、半導体基板１の中央部を囲む。すなわち、裏面電極７は、高電位側領域１０１（またはＨＶＪＴ１０３まで含む）の周囲を囲む略環状パターンに配置されている。半導体基板１の外周に沿って裏面電極７を設けることで、裏面電極７が存在しない部分８があったとしても、半導体基板１と裏面電極７との密着性を高めることができる。

以下、実施の形態１にかかるＨＶＩＣ１００を図９に示すブリッジ回路３００などと共に１つのパッケージに配置したパワーモジュールを例に説明する。まず、実施の形態１にかかるＨＶＩＣ１００の断面構造について説明する。図２は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。ｐ^-型の半導体基板１のおもて面の表面層には、上述したように所定の配置で、ｎ型領域２、ｎ^-型領域３、ｐ型分離領域４、ＧＮＤピックアップ領域５およびｎ型領域６がそれぞれ選択的に設けられている。ｎ型領域２の内部には、ｐ型領域２１が選択的に設けられている。ｐ型領域２１の内部には、ｐ⁺型コンタクト領域２２が設けられている。ｐ⁺型コンタクト領域２２は、コンタクト電極２３を介してＨＶＩＣ１００のＶＳ端子に電気的に接続されている。

また、ｎ型領域２の内部には、ｐ型領域２１と離してｎ⁺型コンタクト領域２４が選択的に設けられている。ｎ⁺型コンタクト領域２４は、コンタクト電極２５を介してＨＶＩＣ１００のＶＢ端子に電気的に接続されている。ｎ型領域２には、例えばハイサイド回路部（高電位側回路）１０４（ＣＭＯＳ回路）を構成する横型ｐチャネル型ＭＯＳＦＥＴ（不図示）が配置される。ｐ型領域２１には、例えばハイサイド回路部１０４を構成する横型ｎチャネル型ＭＯＳＦＥＴ（不図示）が配置される。ｎ^-型領域３は、ｎ型領域２よりも外側に配置され、ｎ型領域２に接する。ｎ^-型領域３の深さは、ｎ型領域２よりも浅くてもよい。

ｐ型分離領域４は、ｎ^-型領域３よりも外側に配置され、ｎ^-型領域３に接する。ｐ型分離領域４の深さは、ｎ^-型領域３の深さよりも深い。ｐ型分離領域４とｎ^-型領域３とのｐｎ接合で寄生ダイオード１０６が形成されている。ｐ型分離領域４の内部には、ｐ⁺型コンタクト領域４１が選択的に設けられている。ｐ⁺型コンタクト領域４１は、ｎ^-型領域３と離して配置され、ｎ^-型領域３の周囲を囲む。ｐ⁺型コンタクト領域４１は、コンタクト電極４２および金属配線４３を介してＨＶＩＣ１００のＧＮＤ端子に電気的に接続されている。ｎ^-型領域３およびｐ型分離領域４にわたって、例えば図示省略するレベルシフタが配置されている。

ｎ型領域６は、ｐ型分離領域４よりも外側に、ｐ型分離領域４と離して配置されている。ｎ型領域６の内部には、ｐ型領域６１が選択的に設けられている。ｐ型領域６１の内部には、ｐ⁺型コンタクト領域６２が設けられている。ｐ⁺型コンタクト領域６２は、コンタクト電極６３を介してＨＶＩＣ１００のＧＮＤ端子に電気的に接続されている。また、ｎ型領域６の内部には、ｐ型領域６１と離してｎ⁺型コンタクト領域６４が選択的に設けられている。ｎ⁺型コンタクト領域６４は、コンタクト電極６５を介してＨＶＩＣ１００のＶＣＣ端子に電気的に接続されている。ｎ型領域６には、ローサイド回路部１０５（ＣＭＯＳ回路）を構成する横型ｐチャネル型ＭＯＳＦＥＴ（不図示）が配置される。ｐ型領域６１には、ローサイド回路部１０５を構成する横型ｎチャネル型ＭＯＳＦＥＴ（不図示）が配置される。

ＧＮＤピックアップ領域５は、ｐ型分離領域４とｎ型領域６との間に、ｐ型分離領域４およびｎ型領域６と離して選択的に設けられている。ＧＮＤピックアップ領域５の深さは、ｐ型分離領域４の深さと同程度であってもよい。ＧＮＤピックアップ領域５の内部には、ｐ⁺型コンタクト領域５１が選択的に設けられている。ｐ⁺型コンタクト領域５１は、コンタクト電極（以下、ＧＮＤピックアップ電極とする）５２を介してＨＶＩＣ１００のＧＮＤ端子に電気的に接続されている。半導体基板１のおもて面は、各電極（コンタクト電極２３，２５，４２，６３，６５およびＧＮＤピックアップ電極５２）とのコンタクトとなる部分を除いて絶縁層（不図示）で覆われている。絶縁層は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ：局部酸化）膜および層間絶縁膜を順に積層してなる積層膜であってもよい。

ｐ^-型の半導体基板１の裏面には、裏面電極７が選択的に設けられている。裏面電極７は、パワーモジュールのプリント基板７１の導電層７２にはんだ７３により接合されている。裏面電極７は、プリント基板７１の導電層７２を介して接地電位に固定されている。裏面電極７を接地電位に固定することで、基板電位（接地電位）を安定化させることができる。裏面電極７は、フローティング電位であってもよい。裏面電極７をフローティング電位とする場合は、導電層７２を接地電位などに固定せずフローティング電位とする。

また、裏面電極７は、少なくとも高電位側領域１０１（ｎ型領域２）の直下（プリント基板７１側）には存在しない。また、裏面電極７は、さらにＨＶＪＴ１０３の内側部分（ｎ^-型領域３）の直下にも存在しないことが好ましい。すなわち、裏面電極７と、裏面電極７が存在しない部分８と、の境界は、ｎ^-型領域３とｐ型分離領域４との境界から外側に位置していてもよい。接地電位に固定される場合、裏面電極７は、導電層７２との密着性を確保することができればよく、ｐ型分離領域４の直下にも存在しなくてもよい。

裏面電極７は、例えば、スパッタ法によりアルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）を順に積層した積層構造であってもよい。裏面電極７の積層構造を構成する各金属膜の機能については、例えば、粥川君治らによる「パワーデバイス裏面電極と鉛フリーはんだの界面構造と接合性」（デンソーテクニカルレビュー、１００６年、第１１巻、第２号、ｐ．１０８−１１４）の中で報告されている。

チタン膜は、シリコン（Ｓｉ：半導体基板１）部との密着性を向上し、かつシリコン部とのオーミック接合を形成する。ニッケル膜は、はんだ７３との密着性を向上させる。すなわち、裏面電極７は、はんだ７３との密着性を向上させる機能を有する。金膜は、ニッケル膜の積層後、プリント基板７１の導電層７２へのはんだ接合までの間に当該ニッケル膜の酸化を防止する。裏面電極７は、上記金属材料以外に、錫（Ｓｎ）、銀（Ａｇ）、銅（Ｃｕ）などの金属材料を用いて形成されてもよい。

また、裏面電極７は、裏面側から研削して製品厚さ（例えば３００μｍ以上５００μｍ以下）に半導体基板１を薄板化した後に、半導体基板１の裏面（研削面）に形成される。裏面電極７のパターニングは、フォトリソグラフィおよびエッチングによる一般的な方法により行えばよい。裏面電極７のパターニングについては、例えば特許第５６６４６５６号（第０００１〜００１６段落）に開示されている。

裏面電極７が存在しない部分８には、例えば、プリント基板７１との間に空洞が形成されている。この裏面電極７が存在しない空洞化した部分８に絶縁性の接着剤を充填して、半導体基板１とプリント基板７１との密着性を向上させてもよい。この場合、裏面電極７の平面形状は、裏面電極７が存在しない部分８に接着剤を注入可能な開口部をもつ略環状の平面形状とすればよい。裏面電極７が存在しない部分８に接着剤を充填する場合、半導体基板１の裏面における裏面電極７の占有面積を狭くし、裏面電極７が存在しない部分８の占有面積を広くすることが好ましい。

プリント基板７１の導電層７２は、半導体基板１の裏面電極７のパターンに合わせて配置されている。すなわち、導電層７２は、少なくとも高電位側領域１０１の直下に存在しない。これにより、導電層７２と裏面電極７とのはんだ接合時に、高電位側領域１０１の直下へのはんだ７３の回り込みを防止することができるため、高電位側領域１０１の直下で、半導体基板１とはんだ７３とが接触しない。すなわち、半導体基板１とはんだ７３とが接触して、低抵抗の電流経路が形成されることを防止することができる。高電位側領域１０１の直下以外の部分であれば、半導体基板１とはんだ７３とが接触していてもよい。

上述したＨＶＩＣ１００の各構成要素は、同一の半導体基板１に一般的なＣＭＯＳ製造プロセスにより形成すればよい。ＨＶＩＣ１００の各構成要素とは、ＨＶＪＴ１０３、ハイサイド回路部１０４、ローサイド回路部１０５などＣＭＯＳ製造プロセスにより製造される能動素子および受動素子である。

ＨＶＩＣ１００のＶＢ端子およびＧＮＤ端子は、それぞれ、ＨＶＩＣ１００の最高電位ＶＢ、および、ＨＶＩＣ１００の最低電位である接地電位ＧＮＤに接続されている。ＨＶＩＣ１００のＶＳ端子およびＶＣＣ端子は、それぞれ、ハイサイド回路部１０４の基準電位ＶＳおよびローサイド回路部１０５の電源電位ＶＣＣに接続されている。ＨＶＩＣ１００の最高電位ＶＢは、ノイズの影響を受けない通常状態では、ブートストラップコンデンサ等によりハイサイド回路部１０４の基準電位ＶＳよりも例えば１５Ｖ程度高電位に保たれている。図９に示すように、ＩＧＢＴ３０１がオン状態でＩＧＢＴ３０２がオフ状態のときに最高電位ＶＢが最も高い電位になる。

ＩＧＢＴ３０１がオフ状態でＩＧＢＴ３０２がオン状態の時に最高電位ＶＢは１５Ｖ程度となる。ＨＶＩＣ１００のＯＵＴ端子は、上アームのＩＧＢＴ３０１のゲートに接続され、上アームのＩＧＢＴ３０１にゲート信号を供給する。ＨＶＩＣ１００のＩＮ端子は、ＨＶＩＣ１００を制御するための例えばマイコンなどの制御回路（不図示）に接続されている。ＨＶＩＣ１００は、制御回路から制御信号の入力を受けて、上アームのＩＧＢＴ３０１のゲート信号を生成する。上アームのＩＧＢＴ３０１は、ＨＶＩＣ１００からのゲート信号によりオン・オフ制御される。

次に、図２で示したパワーモジュールについて、特に、ＨＶＩＣ１００とＩＧＢＴ３０１との接続について説明する。図１１は、本発明にかかる半導体装置の構成を示す断面図である。図１１は、図１のＨＶＩＣ１００の切断線Ｂ−Ｂ´における断面図と、図９のＩＧＢＴ３０１の要部の断面図である。ＩＧＢＴ３０１は、半導体基板３０１ａの一方の表面に低電位側端子であるエミッタ電極３１１ａが配置され、他方の表面に高電位側端子であるコレクタ電極３１１ｂが配置されている。また、ＩＧＢＴ３０１の一方の表面には制御端子であるゲート電極３１１ｃも配置されている。

コレクタ電極３１１ｂは、はんだ７７によりプリント基板７１ａの導電層７８と接続されている。プリント基板７１ａは、プリント基板７１と同一パッケージ内に配置されている。なお、プリント基板７１ａは、プリント基板７１と共通の絶縁基板に導電層７８を形成したものでもよい。エミッタ電極３１１ａは、ボンディングワイヤなどの金属配線２２２ａにより、ＶＳパッド電極１０１ａと電気的に接続されている。ゲート電極３１１ｃは、ボンディングワイヤなどの金属配線２２２ｂにより、ＯＵＴパッド電極１０１ｃと電気的に接続されている。

図１１では、半導体基板１および半導体基板３０１ａ内部の構造については省略しているが、半導体基板１には、図１，２に示すようにＨＶＩＣ１００の各部が設けられ、半導体基板３０１ａにはＩＧＢＴ３０１を構成する一般的なＭＯＳゲート構造が設けられている。ＶＢパッド電極１０１ｂは、ボンディングワイヤなどの金属配線（不図示）によりハイサイド電源（不図示）などと接続される。

次に、実施の形態１にかかるＨＶＩＣ１００の負電圧サージ発生時の動作について、図２を参照しながら説明する。ハイサイド回路部１０４の基準電位ＶＳが接地電位ＧＮＤよりも低電位になり、ＨＶＩＣ１００のＶＳ端子に印加される負電圧（負電圧サージ）の絶対値が大きい場合に、ＨＶＪＴ１０３の寄生ダイオード１０６がオン（順方向に通電）する。このとき、基板おもて面側を流れる電流経路（第１，２電流経路８１，８２）には従来構造（図１０参照）と同様に電流が流れる。

第１電流経路８１は、ＧＮＤ端子から金属配線４３、コンタクト電極４２、ｐ⁺型コンタクト領域４１およびｐ型分離領域４を経由する経路である。第２電流経路８２は、ＧＮＤ端子からＧＮＤピックアップ領域５、基板抵抗１０ａおよびｐ型分離領域４を経由する経路である。基板抵抗１０ａとは、基板裏面側のｐ^-型領域１０による抵抗である。基板裏面側のｐ^-型領域１０とは、ｐ^-型の半導体基板１のおもて面側の各領域よりも基板おもて面から深い部分に、これらの領域が形成されないことでｐ^-型領域として残っている部分である。

一方、裏面電極７を経由する電流経路については、高電位側領域１０１の直下に裏面電極７およびはんだ７３が存在しないため、裏面電極７およびはんだ７３の存在する部分を経由するように迂回する電流経路（以下、第３電流経路とする）８３となる。このように迂回した電流経路となることで、ｐ型分離領域４およびＧＮＤピックアップ領域５から高電位側領域１０１に到達するまでに高抵抗の基板抵抗１０ａを通過する距離が長くなる。このため、この第３電流経路８３が高抵抗化し、電流が低減される。

また、例えばプリント基板７１の導電層７２から裏面電極７を経由して半導体基板１を深さ方向（縦方向）に通る電流経路（図１０の従来構造の第４電流経路に相当）は存在しない。このように迂回した第３電流経路８３が形成されたり、従来構造で形成されていた電流経路が存在しないことで、負電圧サージ発生時に流れる電流の一部を低減させることができる。このため、負電圧サージ発生時に流れる電流によって生じる回路の誤動作や破壊を抑制することができる。

本発明のように高電位側領域１０１の直下に裏面電極７が存在しない構造は、裏面電極７を接地電位にする場合に効果が大きい。その理由は、次の通りである。従来構造（図１０）のように高電位側領域２０１の直下に裏面電極２２１が存在するとする。裏面電極２２１が接地電位である場合、裏面電極２２１がフローティング電位である場合に比べて、裏面電極２２１の、高電位側領域２０１の直下の部分から寄生ｐｎｐトランジスタ２０７に電流が流れやすいからである。

また、裏面電極７を接地電位にする場合、ｄＶ／ｄｔサージによるＨＶＩＣ１００の誤動作や破壊を防止することができる。ｄＶ／ｄｔサージとは、上アームのＩＧＢＴ３０１や下アームのＩＧＢＴ３０２のスイッチングの際に当該ＩＧＢＴ３０２のコレクタ電圧が激しく変動したことに伴って上アームのＩＧＢＴ３０１のエミッタ端子に発生する急峻なサージである。

また、従来構造（図１０参照）では、裏面電極２２１を接地電位にした場合、サージ等によりＨＶＩＣ２００のＶＢ端子の電位がＶＳ端子の電位よりも小さくなったときに、ｐ型領域２１７をエミッタとし、ｎ型領域２１２をベースとし、ｐ^-型半導体基板２１１をコレクタとする寄生ｐｎｐトランジスタ２０７がオンする。これによって、ｐ^-型半導体基板２１１の縦方向の第４電流経路２３４に大電流が流れ、ＨＶＩＣ２００の破壊が起きやすくなるという問題がある。

本発明においては、高電位側領域１０１の直下に裏面電極７およびはんだ７３が存在しないため、ｐ型領域２１をエミッタとし、ｎ型領域２をベースとし、ｐ^-型の半導体基板１をコレクタとする寄生ｐｎｐトランジスタ１０７のコレクタ抵抗が高くなっている。このため、裏面電極７を接地電位にした場合に、ＨＶＩＣ１００のＶＢ端子の電位がＶＳ端子の電位よりも小さくなったとしても、ＨＶＩＣ１００の破壊を抑制することができる。

また、半導体基板１の厚さが薄くなるほど、裏面電極７を経由して寄生ｐｎｐトランジスタ１０７に流れ込む電流が大きくなる。このため、本発明は、半導体基板１の厚さが薄くなるほど、電流低減の効果が高まる。

以上、説明したように、実施の形態１によれば、少なくとも高電位側領域の直下に裏面電極およびはんだの存在しない部分を設けることで、負電圧サージ発生時に裏面電極を経由する電流経路が、裏面電極およびはんだの存在する部分を通る迂回した高抵抗の電流経路となる。これにより、ＨＶＪＴによる高耐圧接合を利用したｐｎ接合分離技術を用いた低コストのＨＶＩＣにおいて、負電圧サージ発生時に流れる電流を低減させることができる。

また、実施の形態１によれば、少なくとも高電位側領域の直下に裏面電極およびはんだが存在しない部分を設けることで、高電位側領域に形成される寄生ｐｎｐトランジスタのコレクタ抵抗を高くすることができる。このため、裏面電極を接地電位にした場合に、サージ等によりＨＶＩＣのＶＢ端子の電位がＶＳ端子の電位よりも小さくなったとしても、寄生ｐｎｐトランジスタに流れる電流が低減され、ＨＶＩＣの破壊を抑制することができる。

（実施の形態２）
次に、実施の形態２にかかる高耐圧集積回路装置の構造について説明する。図３は、実施の形態２にかかる高耐圧集積回路装置の平面レイアウトを示す平面図である。実施の形態２にかかる高耐圧集積回路装置は、ローサイド回路部１０５が配置されるｎ型領域６の平面形状が実施の形態１にかかる高耐圧集積回路装置と異なる。

ｐ^-型の半導体基板９１は、略正方形状の平面形状を有する。ｎ型領域６は、半導体基板９１の連続する２辺に沿って略Ｌ字状をなす平面形状を有する。また、ｎ型領域６は、略矩形状の平面形状を有するｎ型領域２の２辺を囲むように配置されている。

このようにｎ型領域６の平面形状を変えたとしても、実施の形態１と同様に、裏面電極７は、高電位側領域１０１に対向しないように、かつ半導体基板９１の外周に沿って配置される。これにより、実施の形態１と同様に、半導体基板９１と裏面電極７との密着性を高めることができる。

以上、説明したように、実施の形態２によれば、ローサイド回路部が配置されるｎ型領域の平面形状を種々変更した場合においても、実施の形態１と同様の効果を得ることができる。

（実施の形態３）
次に、実施の形態３にかかる高耐圧集積回路装置の構造について説明する。図４は、実施の形態３にかかる高耐圧集積回路装置の平面レイアウトを示す平面図である。実施の形態３にかかる高耐圧集積回路装置は、実施の形態１を例えば３相インバータに適用した変形例である。

具体的には、ｐ^-型の半導体基板９２は、略長方形状の平面形状を有する。例えば半導体基板９２の長手方向に隣り合うように、３相（Ｕ相、Ｖ相、Ｗ相）分の高電位側領域１０１が互いに離して配置されている。各高電位側領域１０１の構成は、実施の形態１と同様である。３相（Ｕ相、Ｖ相、Ｗ相）分の高電位側領域１０１の配置は入れ換え可能である。

このように複数の高電位側領域１０１を配置した場合においても、実施の形態１と同様に、裏面電極７は、深さ方向に高電位側領域１０１（またはＨＶＪＴ１０３まで含む）に対向しないように、かつ半導体基板９２の外周に沿って配置される。隣り合う高電位側領域１０１間に裏面電極７が存在していてもよい。これにより、実施の形態１と同様に、半導体基板９２と裏面電極７との密着性を高めることができる。

以上、説明したように、実施の形態３によれば、複数の高電位側領域を配置した場合においても、実施の形態１，２と同様の効果を得ることができる。

（実施の形態４）
次に、実施の形態４にかかる高耐圧集積回路装置の構造について説明する。図５は、実施の形態４にかかる高耐圧集積回路装置の平面レイアウトを示す平面図である。実施の形態５にかかる高耐圧集積回路装置は、ローサイド回路部１０５が配置されるｎ型領域６の平面形状が実施の形態３にかかる高耐圧集積回路装置と異なる。

具体的には、ｎ型領域６の平面形状は、実施の形態２と同様に、半導体基板９２の連続する２辺に沿った略Ｌ字状の平面形状を有する。ｎ型領域６は、１つの高電位側領域１０１の２辺を囲み、かつ残りの高電位側領域１０１の１辺に対向するように配置されている。

以上、説明したように、実施の形態４によれば、複数の高電位側領域を配置した場合においても、実施の形態１〜３と同様の効果を得ることができる。

（実施の形態５）
次に、実施の形態５にかかる高耐圧集積回路装置の構造について説明する。図６は、実施の形態５にかかる高耐圧集積回路装置の平面レイアウトを示す平面図である。実施の形態６にかかる高耐圧集積回路装置は、複数の高電位側領域１０１の平面レイアウトが実施の形態３にかかる高耐圧集積回路装置と異なる。

具体的にはｐ^-型の半導体基板９３は、略正方形状の平面形状を有する。３相（Ｕ相、Ｖ相、Ｗ相）分の高電位側領域１０１と、ローサイド回路部１０５が配置されるｎ型領域６と、は半導体基板９３の異なる頂点に対向するようにマトリクス状に配置されている。

このように複数の高電位側領域１０１の配置を変更した場合においても、実施の形態１と同様に、裏面電極７は、深さ方向に高電位側領域１０１（またはＨＶＪＴ１０３まで含む）に対向しないように、かつ半導体基板９３の外周に沿って配置される。これにより、実施の形態１と同様に、半導体基板９３と裏面電極７との密着性を高めることができる。

以上、説明したように、実施の形態５によれば、複数の高電位側領域の配置を種々変更した場合においても、実施の形態１〜４と同様の効果を得ることができる。

（実施の形態６）
次に、実施の形態６において、ＨＶＩＣ１００の接続例の一例について説明する。図７は、実施の形態６にかかる高耐圧集積回路装置の接続例を示す回路図である。図７では、ＨＶＩＣ１００のＶＢ端子およびＶＳ端子以外の端子を図示省略するが、図９のＨＶＩＣと同様に複数の端子を有する。

図７に示すように、ＨＶＩＣ１００のＶＢ端子と接地電位との間に、第１容量成分１１１が接続されている。第１容量成分１１１は、ブートストラップダイオードや、その他の寄生容量である。ＨＶＩＣ１００のＶＢ端子とＶＳ端子との間に、第２容量成分１１２が接続されている。第２容量成分１１２は、ＨＶＩＣ１００の電源やブートストラップコンデンサである。ＨＶＩＣ１００のＶＳ端子と接地電位との間に、第３容量成分１１３が接続されている。第３容量成分１１３は、各種の寄生容量である。

このような構成においては、第１容量成分１１１の容量Ｃｖｂが第３容量成分１１３の容量Ｃｖｓに比べて大きく、かつその容量差が大きい場合、ＨＶＩＣ１００のＶＢ端子の電位がＶＳ端子の電位に対して小さくなる虞がある。例えば、ＨＶＩＣ１００のＶＳ端子に正のｄＶ／ｄｔサージが発生したとする。この正のｄＶ／ｄｔサージは、例えばＨＶＩＣ１００のＶＳ端子が０Ｖから４００Ｖに急峻に上昇したときに発生する。上述したように第１容量成分１１１の容量Ｃｖｂが第３容量成分１１３の容量Ｃｖｓに比べて大きいため、このとき、ＨＶＩＣ１００のＶＢ端子の電位上昇がＶＳ端子の電位上昇に追従しない。このため、ＨＶＩＣ１００のＶＳ端子の電位のみがＶＢ端子の電位よりも先に上昇し、ＨＶＩＣ１００のＶＳ端子の電位がＶＢ端子の電位に対して大きくなる期間が発生する。

具体的には、ＨＶＩＣ１００のＶＳ端子の電位が２００Ｖとなり、ＨＶＩＣ１００のＶＢ端子の電位が１５０Ｖとなる状態が発生する。このようにＨＶＩＣ１００のＶＢ端子の電位がＶＳ端子の電位に対して小さくなる虞のある接続構成においても、実施の形態１〜５を適用することで、上述したように、ＨＶＩＣ１００の寄生ｐｎｐトランジスタ１０７のコレクタ抵抗が高くなる。このため、ＨＶＩＣ１００の破壊を抑制することができる。

以上、説明したように、実施の形態６によれば、実施の形態１〜５に適用可能である。

（実施の形態７）
次に、実施の形態７において、ＨＶＩＣ１００の接続例の別の一例について説明する。図８は、実施の形態７にかかる高耐圧集積回路装置の接続例を示す回路図である。図８に示す実施の形態７にかかる高耐圧集積回路装置の接続例が図９の高耐圧集積回路装置の接続例と異なる点は、ハイサイド側電源に代えて、ブートストラップダイオード１２１およびブートストラップコンデンサ１２２が接続されている点である。ブートストラップダイオード１２１のカソードはＨＶＩＣ１００のＶＢ端子に接続され、アノードはローサイド側電源Ｖｄｃの正極に接続されている。ブートストラップコンデンサ１２２は、ＨＶＩＣ１００のＶＢ端子とＶＳ端子との間に接続されている。

以上、説明したように、実施の形態７によれば、実施の形態１〜５に適用可能である。

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

以上のように、本発明にかかる高耐圧集積回路装置半導体装置は、インバータなどの電力変換装置や種々の産業用機械の電源装置に使用される高耐圧集積回路装置および半導体装置に有用である。

１，９１〜９３，３０１ａ 半導体基板
２ ｎ型領域
３ ｎ^-型領域
４ ｐ型分離領域
５ ＧＮＤピックアップ領域
６ ｎ型領域
７ 裏面電極
８ 裏面電極が存在しない部分
１０ 基板裏面側のｐ^-型領域
１０ａ 基板抵抗
２１，６１ ｐ型領域
２２，４１，５１，６２ ｐ⁺型コンタクト領域
２３，２５，４２，６３，６５ コンタクト電極
２４，６４ ｎ⁺型コンタクト領域
４３ 金属配線
５２ ＧＮＤピックアップ電極
７１，７１ａ プリント基板
７２，７８ 導電層
７３，７７ はんだ
８１〜８３ 電流経路
１００ ＨＶＩＣ
１０１ 高電位側領域
１０１ａ ＶＳパッド電極
１０１ｂ ＶＢパッド電極
１０１ｃ ＯＵＴパッド電極
１０２ 低電位側領域
１０２ａ ＶＣＣパッド電極
１０２ｂ ＧＮＤパッド電極
１０２ｃ ＩＮパッド電極
１０４ ハイサイド回路部
１０５ ローサイド回路部
１０６ 寄生ダイオード
１０７ 寄生ｐｎｐトランジスタ
１１１〜１１３ 容量成分
１２１ ブートストラップダイオード
１２２ ブートストラップコンデンサ
２２２ａ，２２２ｂ 金属配線
３００ 電力変換用ブリッジ回路
３０１ 上アームのＩＧＢＴ
３０２ 下アームのＩＧＢＴ
３０３ 上アームのＩＧＢＴと下アームのＩＧＢＴとの接続点
３１１ａ エミッタ電極
３１１ｂ コレクタ電極
３１１ｃ ゲート電極
Ｅ１ ハイサイド側電源
ＧＮＤ 接地電位
ＶＢ 最高電位
ＶＣＣ 電源電位
ＶＳ 基準電位
Ｖｄｃ ローサイド側電源

Claims (8)

1. 半導体基板のおもて面の表面層に選択的に設けられた第１導電型の第１半導体領域と、
   前記第１半導体領域に接し、前記第１半導体領域の周囲を囲む、前記第１半導体領域よりも不純物濃度の低い第１導電型の第２半導体領域と、
   前記第２半導体領域の外側に前記第２半導体領域に接して設けられた第２導電型の第３半導体領域と、
   前記第１半導体領域に配置された高電位側回路と、
   前記半導体基板の、前記第３半導体領域よりも外側に配置された、前記高電位側回路よりも低い基準電圧で動作する低電位側回路と、
   前記半導体基板の裏面に選択的に設けられた裏面電極と、
   を備え、
   前記裏面電極は、前記半導体基板を挟んで前記第１半導体領域に対向する部分以外の部分に配置されていることを特徴とする高耐圧集積回路装置。
2. 前記裏面電極は、前記半導体基板を挟んで深さ方向に前記第１半導体領域および前記第２半導体領域に対向する部分以外の部分に配置されていることを特徴とする請求項１に記載の高耐圧集積回路装置。
3. 前記裏面電極は、前記半導体基板を挟んで深さ方向に前記第１半導体領域に対向する部分の周囲を囲み、かつ前記半導体基板の外周に沿ったパターンで配置されていることを特徴とする請求項１または２に記載の高耐圧集積回路装置。
4. 前記第１半導体領域は、互いに離して複数配置されていることを特徴とする請求項１〜３のいずれか一つに記載の高耐圧集積回路装置。
5. 請求項１〜４のいずれか一つに記載の高耐圧集積回路装置の前記裏面電極が、絶縁基板の表面に設けられた導電層にはんだ接合されていることを特徴とする半導体装置。
6. 前記導電層は、前記裏面電極と同じパターンであることを特徴とする請求項５に記載の半導体装置。
7. 前記絶縁基板の表面もしくは他の絶縁基板の表面に設けられた他の導電層にはんだ接合されたスイッチング素子を備え、
   前記高電位側回路の基準電圧が印加されるＶＳ端子と前記スイッチング素子の低電位側主端子が接続されていることを特徴とする請求項５または６に記載の半導体装置。
8. 前記半導体基板、前記裏面電極および前記絶縁基板に挟まれた空間に接着剤が充填されていることを特徴とする請求項５〜７のいずれか一つに記載の半導体装置。

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