JP2020004929A - 半導体装置 - Google Patents

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Abstract

【課題】コンデンサおよび抵抗を備える半導体装置を提供する。【解決手段】Ｐ端子およびＮ端子を有する入力端子と、入力端子に接続された積層回路基板と、積層回路基板の上方に設けられたパワー基板と、積層回路基板とパワー基板とを電気的に接続する接続部と、Ｐ端子およびＮ端子の間の導電経路に設けられたコンデンサと、Ｐ端子およびＮ端子の間の導電経路において、コンデンサと直列に設けられた抵抗と、を備える半導体装置を提供する。コンデンサは、上面視において、入力端子または接続部が設けられた領域に設けられてよい。【選択図】図１Ａ

Description

本発明は、半導体装置に関する。
従来、スイッチング素子を有する半導体装置において、ターンオン時およびターンオフ時に発生するリンギングを低減するために、コンデンサを設けることが知られている（例えば、特許文献１、２および３参照）。
特許文献１ 特許第３３２５７３６号公報
特許文献２ 特許第５９７０６６８号公報
特許文献３ 特許第３６７６７１９号公報
省スペースを実現したリンギング抑制機構を有する半導体装置を提供する。
上記課題を解決するために、本発明の第１の態様においては、Ｐ端子およびＮ端子を有する入力端子と、入力端子に接続された積層回路基板と、積層回路基板の上方に設けられたパワー基板と、積層回路基板とパワー基板とを電気的に接続する接続部と、Ｐ端子およびＮ端子の間の導電経路に設けられたコンデンサと、Ｐ端子およびＮ端子の間の導電経路において、コンデンサと直列に設けられた抵抗と、を備える半導体装置を提供する。コンデンサは、上面視において、入力端子または接続部が設けられた領域に設けられてよい。
積層回路基板は、Ｐ端子に接続された第１の積層回路基板と、Ｎ端子に接続された第２の積層回路基板とを含んでよい。半導体装置は、第１の積層回路基板とパワー基板とを電気的に接続する第１の接続部と、第２の積層回路基板とパワー基板とを電気的に接続する第２の接続部とをさらに備えてよい。
コンデンサは、第１の接続部に設けられてよい。抵抗は、第２の接続部に設けられてよい。
コンデンサは、上面視において、Ｎ端子が設けられた領域に設けられてよい。
コンデンサは、抵抗と積層されてよい。
コンデンサの膜厚は、抵抗の膜厚より厚くてよい。
コンデンサは、上面視において、第１の接続部が設けられた領域に設けられてよい。抵抗は、上面視において、第２の接続部が設けられた領域に設けられてよい。
コンデンサおよび抵抗は、パワー基板の上方に設けられてよい。
半導体装置は、筐体をさらに備えてよい。コンデンサおよび抵抗は、筐体の内部に設けられてよい。
コンデンサは、導電経路において、抵抗よりＰ端子に近い側に設けられてよい。
コンデンサは、１．０［ｎＦ］以上、８．０［ｎＦ］以下の静電容量を有してよい。
抵抗は、２．０［Ω］以上、７．０［Ω］以下の抵抗値を有してよい。
本発明の第２の態様においては、Ｐ端子およびＮ端子を有する入力端子と、入力端子に接続された積層回路基板と、積層回路基板の上方に設けられたパワー基板と、Ｐ端子およびＮ端子の間の導電経路に設けられたコンデンサと、Ｐ端子およびＮ端子の間の導電経路において、コンデンサと直列に設けられた抵抗とを備える半導体装置を提供する。コンデンサおよび抵抗は、パワー基板上に設けられてよい。
本発明の第３の態様においては、Ｐ端子およびＮ端子を有する入力端子と、入力端子に接続された積層回路基板と、Ｐ端子およびＮ端子の間の導電経路に設けられたコンデンサと、Ｐ端子およびＮ端子の間の導電経路において、コンデンサと直列に設けられた抵抗とを備える半導体装置を提供する。コンデンサは、上面視において、入力端子が設けられた領域に設けられてよい。
コンデンサは、抵抗と積層されてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例１に係る半導体装置１００の側面図である。 実施例１に係る半導体装置１００の上面図である。 実施例１に係る半導体装置１００のＡ−Ａ'断面図である。 実施例２に係る半導体装置１００の側面図である。 実施例３に係る半導体装置１００の側面図である。 実施例３に係る半導体装置１００の上面図である。 実施例に係る半導体装置１００の等価回路の回路図である。 比較例に係る半導体装置５００の回路図である。 ターンオン時のゲートソース間電圧Ｖｇｓにおける実施例および比較例の比較図である。 ターンオン時のドレインソース間電圧Ｖｄｓおよびドレイン電流Ｉｄにおける実施例および比較例の比較図である。 ターンオフ時のゲートソース間電圧Ｖｇｓにおける実施例および比較例の比較図である。 ターンオフ時のドレインソース間電圧Ｖｄｓおよびドレイン電流Ｉｄにおける実施例および比較例の比較図である。 コンデンサ５２の静電容量の大きさの変化に対するサージ電圧ΔＶの大きさの変化を示すグラフである。 抵抗５４の抵抗値に対するサージ電圧ΔＶの変化を示すグラフである。 ターンオフ時の半導体装置の電気特性の一例を示す。 ターンオフ時の半導体装置の電気特性の一例を示す。 実装例に係る半導体装置１００の上面図の一例を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１Ａは、実施例１に係る半導体装置１００の側面図である。実施例１の半導体装置１００は、積層回路基板１５と、パワー基板３０と、接続部３２と、半導体チップ４２と、コンデンサ５２と、抵抗５４とを備える。一例において、半導体装置１００は、ブリッジ回路を有し、スイッチング素子として機能する。積層回路基板１５は、絶縁板１２および複数の回路板１４を含む。
絶縁板１２の延在する面において、半導体装置１００の長手方向をｘ軸方向として定義する。ｚ軸は、ｘ軸に垂直な軸として定義され、絶縁板１２に対して、回路板１４が積層される側の方向に定義される。ｙ軸は、ｘ軸およびｚ軸に垂直な軸として定義され、ｙ軸方向は、ｘｙｚ系が右手系をなす方向に取られる。各図において、ｘｙｚのそれぞれの軸は対応する方向を表す。
積層回路基板１５は、絶縁板１２上に設けられた３以上の回路板１４ａ、回路板１４ｂ、回路板１４ｃを含む。一例において、積層回路基板１５は、絶縁板１２としての伝熱性の良いセラミック基板と、導電性の回路板１４としての銅箔１３１、接合層１３２および銅板１３３をこの順に積層した構造を有する。
一例として、積層回路基板１５は、アルミナ等のセラミック基板に対して、銅箔１３１を直接接合（Ｄｉｒｅｃｔ Ｂｏｎｄｉｎｇ）して積層させた構造を有するＤＣＢ（Ｄｉｒｅｃｔ Ｃｏｐｐｅｒ Ｂｏｎｄｉｎｇ）基板を含んでよい。別の例において、積層回路基板１５は、セラミック基板に銅箔１３１をＡＭＢ（Ａｃｔｉｖｅ Ｍｅｔａｌ Ｂｒａｚｉｎｇ）法で接合して積層させた構造を有するＡＭＢ基板を含んでよい。ただし、積層回路基板１５は、ＤＣＢ基板またはＡＭＢ基板に限定されない。
回路板１４ａは、入力端子２０ａに接続されている。入力端子２０ａは、Ｐ電位に設定されたＰ端子の一例である。即ち、回路板１４ａは、Ｐ電位に設定されている。Ｐ電位は、ブリッジ回路のハイサイド側の入力端子の電位である。回路板１４ａには、半導体チップ４２ａが設けられている。
回路板１４ｂは、入力端子２０ｂに接続されている。入力端子２０ｂは、Ｎ電位に設定されたＮ端子の一例である。即ち、回路板１４ｂは、Ｎ電位に設定されている。Ｎ電位は、ブリッジ回路のローサイド側の入力端子の電位である。本例の回路板１４ｂには、半導体チップを設けていない。
回路板１４ｃは、出力端子２２に接続されている。出力端子２２は、Ｕ電位に設定されたＵ端子の一例である。Ｕ電位は、出力端子２２の電位の一例である。回路板１４ｃには、半導体チップ４２ｂが設けられている。
接続部３２ａは、回路板１４ａとパワー基板３０とを電気的に接続する。接続部３２ａは、第１の接続部の一例である。本例の接続部３２ａは、コンデンサ５２を含む。
接続部３２ｂは、回路板１４ｂとパワー基板３０とを電気的に接続する。接続部３２ｂは、第２の接続部の一例である。本例の接続部３２ｂは、抵抗５４を含む。
コンデンサ５２は、入力端子２０ａと入力端子２０ｂとの間の導電経路に設けられる。即ち、コンデンサ５２は、Ｐ端子およびＮ端子の間の導電経路に設けられる。これにより、コンデンサ５２は、半導体装置１００のリンギングを抑制する。コンデンサ５２の静電容量は、半導体装置１００のリンギングが抑制される値に調整される。
また、コンデンサ５２は、接続部３２ａに設けられている。コンデンサ５２は、上面視において、入力端子２０または接続部３２が設けられた領域に設けられる。コンデンサ５２の全体が、入力端子２０または接続部３２が設けられた領域に設けられてよく、コンデンサ５２の少なくとも一部が入力端子２０または接続部３２が設けられた領域に設けられてよい。これにより、コンデンサ５２を設ける専用の領域を設ける必要がなくなり、半導体装置１００の小型化を実現できる。例えば、コンデンサ５２は、マイカコンデンサである。また、コンデンサ５２は、立方体型のセラミックコンデンサ等であってもよい。
抵抗５４は、入力端子２０ａと入力端子２０ｂとの間の導電経路に設けられる。即ち、抵抗５４は、Ｐ端子およびＮ端子の間の導電経路に設けられる。抵抗５４は、コンデンサ５２と直列に設けられる。抵抗５４の抵抗値は、半導体装置１００のリンギングが抑制される値に調整される。なお、抵抗５４は、接触抵抗またはめっき等で形成された抵抗であってよい。
また、抵抗５４は、接続部３２ｂに設けられている。即ち、抵抗５４は、上面視において、入力端子２０または接続部３２が設けられた領域に設けられる。これにより、抵抗５４を設ける専用の領域を設ける必要がなくなり、半導体装置１００の小型化を実現できる。
半導体チップ４２は、ＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等のスイッチング素子を備える。また、半導体チップ４２は、スイッチング素子と逆並列に接続された還流ダイオード（ＦＷＤ）を備えてよい。半導体チップ４２の基板として、様々な半導体基板を用いることができる。シリコン基板、炭化ケイ素基板や窒化ガリウム基板は半導体基板の一例である。半導体装置１００は、回路板１４ａに設けられた半導体チップ４２ａと、回路板１４ｃに設けられた半導体チップ４２ｂとを含む。
パワー基板３０は、積層回路基板１５の上方に設けられる。パワー基板３０は、上面に種々の導電経路を有する。一例として、パワー基板３０は、主電流経路、ゲート配線等を含み、動作時に高温に上昇する場合がある。パワー基板３０は、分離したパワー基板３０ａおよびパワー基板３０ｂを含む。
ブリッジ基板６０は、パワー基板３０ａおよびパワー基板３０ｂを接続する。ブリッジ基板６０は、接続部３２および接続部３２ｂを電気的に接続する導電経路を有する。
コンデンサ５２および抵抗５４は、ブリッジ基板６０上の導電経路を介して直列に接続される。コンデンサ５２は、抵抗５４に対し、Ｐ端子である入力端子２０ａにより近い側に設けられてよい。実施例１において、コンデンサ５２および抵抗５４は、ブリッジ基板６０の上面に設けられた導電経路によりパワー基板３０の上方で電気的に接続される。
また、コンデンサ５２と抵抗５４とをブリッジ基板６０により接続する構成は、本構成自体により、パワー基板３０の上面に新たな素子を搭載する工数を増やさない。さらには、各回路板と、パワー基板３０との間に接続部以外の新たな部材を設けないので、積層回路基板を樹脂封止する場合の樹脂封止性を損ねない。
半導体チップ４２ａおよび半導体チップ４２ｂは、スイッチング素子として動作する。半導体チップ４２ａおよび半導体チップ４２ｂは、寄生容量および寄生インダクタンスを有し、ターンオン時およびターンオフ時に電圧および電流にリンギングノイズを生じる。
リンギングノイズは、寄生容量、寄生インダクタンスの影響で、半導体回路のターンオン時およびターンオフ時に信号値が定常値の周りで起きる減衰振動として影響を与えるノイズである。リンギングノイズが大きな値で生じると、初期値において大きな過電流・過電圧を生じ、振動から生じた電磁波とともに半導体チップ４２ａおよび半導体チップ４２ｂの素子を損耗するため、抑制することが望ましい。
直列に設けられたコンデンサ５２および抵抗５４は、ＣＲスナバ回路として機能する。コンデンサ５２および抵抗５４は、スイッチング素子の端子間の電流および電圧で発生するリンギングノイズを緩和する。
本例の半導体装置１００は、直列に接続されたコンデンサ５２および抵抗５４を備えることにより、リンギングノイズを緩和する。また、半導体装置１００は、上面視において、入力端子２０または接続部３２が設けられた領域にコンデンサ５２や抵抗５４を設けることにより、小型化を実現できる。
図１Ｂは、実施例１に係る半導体装置１００の上面図である。実施例１におけるパワー基板３０は、パワー基板３０ａおよびパワー基板３０ｂに分離される。別の例において、パワー基板３０は分離されなくてもよい。
パワー基板３０ａは、略長方形の形状を有する。パワー基板３０ｂは、略長方形の形状を有する。パワー基板３０ａは、パワー基板３０ｂに対向する２つの端部において突起を有する。但し、パワー基板３０の形状は、図１Ｂの形状に限定されない。
ブリッジ基板６０は、パワー基板３０ａおよびパワー基板３０ｂの間を接続する。ブリッジ基板６０の端部には、接続部３２ａおよび接続部３２ｂが設けられている。ブリッジ基板６０は、接続部３２ａと接続部３２ｂとを電気的に接続するための導電経路を有する。
コンデンサ５２は、上面視において接続部３２が設けられた領域に設けられている。コンデンサ５２の設置のために新たに専有面積を必要としないので、半導体装置１００の集積度を高く維持し、全体の大きさを保ったままで、リンギングを抑制できる。
図１Ｃは、実施例１に係る半導体装置１００のＡ−Ａ'断面図である。絶縁板１２の上面には、回路板１４ａ、回路板１４ｂおよび回路板１４ｃが設けられる。回路板１４ｂには、半導体チップ４２が設けられなくてもよい。
図２は、実施例２に係る半導体装置１００の側面図である。実施例２の半導体装置１００は、回路板１４ｂにおいて、積層されたコンデンサ５２および抵抗５４を備える点で実施例１に係る半導体装置１００と相違する。本例では、実施例１と相違する点について特に説明する。なお、図２では、接続部３２が図示されていないが、必要に応じて接続部３２が設けられてよい。
回路板１４ａは、Ｐ電位に設定されている。回路板１４ａには、半導体チップ４２ａが設けられる。
回路板１４ｂは、回路板１４ａのＰ電位に設定された銅パターン等の金属層の上方に設けられる。回路板１４ｂは、コンデンサ５２および抵抗５４を備える。
回路板１４ｃには、半導体チップ４２ｂが設けられる。回路板１４ｃは、回路板１４ａおよび回路板１４ｂと電気的に接続されてよい。
コンデンサ５２は、上面視において、入力端子２０ｂが設けられた領域に設けられる。これにより、コンデンサ５２を設ける専用の領域を設ける必要がなくなり、半導体装置１００の小型化を実現できる。
抵抗５４は、上面視において、入力端子２０ｂが設けられた領域に設けられる。これにより、抵抗５４を設ける専用の領域を設ける必要がなくなり、半導体装置１００の小型化を実現できる。例えば、抵抗５４は、回路板１４ｂの銅パターンに不純物等の抵抗成分を付与することにより設けられる。
本例のコンデンサ５２は、抵抗５４と積層されている。コンデンサ５２には、面状にパッケージ化されたコンデンサが用いられる。
コンデンサ５２の膜厚は、抵抗５４の膜厚より厚くてよい。例えば、コンデンサ５２がセラミックコンデンサ等であり、抵抗５４が銅パターン等の金属層に不純物等の抵抗成分を付与することにより設けられる場合、コンデンサ５２の膜厚が抵抗５４の膜厚よりも厚くなる。但し、コンデンサ５２の膜厚は、抵抗５４より薄く設けてもよい。コンデンサ５２は、はんだ付けすることにより、上面および下面で電気的に接続される。
コンデンサ５２は、入力端子２０ａと入力端子２０ｂとの間の導電経路において、抵抗５４より入力端子２０ａ側に設けられる。即ち、コンデンサ５２は、Ｐ端子とＮ端子との間の導電経路において、抵抗５４よりもＰ端子側に設けられる。
本例のコンデンサ５２は、半導体装置１００の中央付近に設けられる。例えば、半導体装置１００の中央付近とは、入力端子２０ｂが入力端子２０ａと出力端子２２との間に設けられる場合、上面視において、入力端子２０ｂが設けられる領域と同一の領域に設けられることを指す。これにより、装置内で生じる熱による半導体装置１００の熱変形を減らし、装置の信頼性を高めることが可能となる。
図３Ａは、実施例３に係る半導体装置１００の側面図である。実施例３の半導体装置１００は、絶縁板１２と、積層回路基板１５と、パワー基板３０と、接続部３２とを備える。本例では、実施例１と相違する点について特に説明する。
コンデンサ５２は、パワー基板３０上に設けられる。コンデンサ５２をパワー基板３０上に設ける構成により配線の自由度が向上する。コンデンサ５２は、上面視において、接続部３２ａが設けられた領域に設けられてよい。
抵抗５４は、パワー基板３０上に設けられる。抵抗５４はパワー基板３０上に設けることができるので配線の自由度が向上する。一例において、抵抗５４は、上面視において、接続部３２ｂが設けられた領域に設けられてよい。
回路板１４ａは、上面に半導体チップ４２ａが設けられる。回路板１４ｃには、半導体チップ４２ｂが設けられる。
回路板１４ｂの上方に、Ｎ電位の入力端子２０ｂと、接続部３２ｂとが設けられる。回路板１４ｂは、入力端子２０ｂによりＮ電位に設定され、接続部３４は、導電性部材を介して抵抗５４に接続される。
回路板１４ｃは、上面に半導体チップ４２ｂが設けられる。半導体チップ４２ｂの片側の端子は、回路板１４ａからの導電経路に接続され、同端子は、Ｕ端子である出力端子２２にも接続される。
一例として、半導体チップ４２ｂの他方の端子は、絶縁板１２に設けられた導電経路を介して回路板１４ｂを経由して、Ｎ端子である入力端子２０ｂに接続される。別の例において、半導体チップ４２ｂの他方の端子は、パワー基板３０を介してＮ端子に接続されてもよい。
一例として、抵抗５４は、パワー基板３０ａおよびパワー基板３０ｂの間を架橋する。但し、接続部３２ａから接続部３２ｂの間に、コンデンサ５２および抵抗５４を介した導電経路が設けられればよく、パワー基板３０ａおよびパワー基板３０ｂの間を架橋する部材は別の部材であってもよい。
接続パッド１４０は、コンデンサ５２と抵抗５４を接続する導電経路を有する。接続パッド１４０は、パワー基板３０ａの上面に設けられる。但し、接続パッド１４０は、パワー基板３０ｂの上面に設けられていてもよい。
また、接続パッド１４０を用いずに、コンデンサ５２および抵抗５４の間に導電経路が設けてもよい。本例では、接続パッド１４０の上方に、導電性部材を介してコンデンサ５２および抵抗５４が設置される。
パワー基板３０は、分離したパワー基板３０ａおよびパワー基板３０ｂを有する。但し、パワー基板３０の構成は、これに限られない。パワー基板３０は、上面に種々の導電経路を有する。一例として、パワー基板３０は、半導体チップ４２ａに電力を供給するための主電流経路、ゲート配線等を含む。
図３Ｂは、実施例３に係る半導体装置１００の上面図である。パワー基板３０は、略長方形状のパワー基板３０ａおよび略長方形状のパワー基板３０ｂを有する。パワー基板３０ａおよびパワー基板３０ｂの形状は、本例に限られない。接続パッド１４０は、接続部３２ａと接続部３２ｂとの間に形成される導電経路を有する。当該導電経路にコンデンサ５２および抵抗５４が設けられる。
図４Ａは、実施例に係る半導体装置１００の等価回路の回路図である。半導体装置１００は、半導体チップ４２と、コンデンサ５２と、抵抗５４とを備える。
コンデンサ５２は、Ｐ端子とＮ端子との間において、抵抗５４と直列に接続されている。コンデンサ５２は、抵抗５４よりもＰ端子側に設けられる。
半導体チップ４２ａおよび半導体チップ４２ｂは、スイッチング素子として作用する。半導体チップ４２ａおよび半導体チップ４２ｂは、寄生インダクタンスＬを有し、回路のターンオン時およびターンオフ時にリンギングを生じる。
コンデンサ１５６は、Ｐ端子とＮ端子との間に設けられる。コンデンサ１５６は、リンギングの抑制に寄与する。半導体装置１００は、コンデンサ１５６と並列にコンデンサ５２および抵抗５４を設けることにより、ターンオン時およびターンオフ時のリンギングを低減することができる。
筐体１７０は、半導体装置１００を収容する。コンデンサ５２および抵抗５４は、筐体１７０の内部に設けられる。一方、コンデンサ１５６は、筐体１７０の外部に設けられてよい。
図４Ｂは、比較例に係る半導体装置５００の回路図である。半導体装置５００は、コンデンサ５２および抵抗５４を有さない点で実施例に係る半導体装置１００と相違する。半導体装置５００は、コンデンサ１５６を有するものの、コンデンサ５２および抵抗５４を有さないので、リンギングを十分に低減することができない。
図５Ａは、ターンオン時のゲートソース間電圧Ｖｇｓにおける実施例および比較例の比較図である。実線で示した曲線は、実施例に係る半導体装置１００のゲートソース間電圧Ｖｇｓのターンオン時における時間変化である。破線で示した曲線は、比較例に係る半導体装置５００のゲートソース間電圧Ｖｇｓのターンオン時における時間変化である。
比較例に係る曲線の方が実施例に係る曲線に比べリンギングノイズの振動が長期間残っているのが図５Ａからわかる。実施例においては、５００［ｎｓｅｃ］以降の振動はわずかであり、リンギングノイズが抑制されている。
図５Ｂは、ターンオン時のドレインソース間電圧Ｖｄｓおよびドレイン電流Ｉｄにおける実施例および比較例の比較図である。実線で示した曲線は、実施例に係る半導体装置１００のドレインソース間間電圧Ｖｄｓおよびドレイン電流Ｉｄのターンオン時における時間変化である。破線で示した曲線は、比較例に係る半導体装置５００のドレインソース間電圧Ｖｄｓおよびドレイン電流Ｉｄのターンオン時における時間変化である。
ターンオン時には、Ｖｄｓにおけるリンギングノイズの影響は微小であり、実施例または比較例のいずれにおいても振動が大きく見られない。一方、Ｉｄにおいては、リンギングノイズに起因する振動が見られる。比較例においては、Ｉｄの曲線における振動が長期間残存している一方で、実施例においては、５００［ｎｓｅｃ］以降において、Ｉｄの曲線から振動が除去されており、リンギングが有効に抑制されている。
図６Ａは、ターンオフ時のゲートソース間電圧Ｖｇｓにおける実施例および比較例の比較図である。実線で示した曲線は、実施例に係るターンオフ時のゲートソース間電圧Ｖｇｓの時間変化であり、破線で示した曲線は、比較例に係るターンオフ時のゲートソース間電圧Ｖｇｓの時間変化である。
ターンオン時に比べ、リンギングによる振動の振幅は、より大きい値を有していることが見て取れる。即ち、ターンオフ時におけるリンギングノイズの影響は、ターンオン時における影響よりもより甚大である。
比較例においては、１０００［ｎｓｅｃ］までの範囲で、振幅は減衰しているが、Ｖｇｓの曲線が振動し続けている。実施例においては、リンギングが有効に抑制され、６００［ｎｓｅｃ］以降でほとんどＶｇｓの曲線が振動していない。実施例のようにコンデンサ５２および抵抗５４を両方設けることで、リンギングノイズが有利に除去できる。
図６Ｂは、ターンオフ時のドレインソース間電圧Ｖｄｓおよびドレイン電流Ｉｄにおける、実施例および比較例の比較図である。実線で示した曲線は、実施例に係るターンオフ時のドレインソース間間電圧Ｖｄｓおよびドレイン電流Ｉｄの時間変化であり、破線で示した曲線は、比較例に係るターンオフ時のドレインソース間電圧Ｖｄｓおよびドレイン電流Ｉｄの時間変化である。
ターンオフ時のＶｄｓにおいて、第１の電圧極小値と、第１の電圧極小値に引き続いて現れる電圧極大値との差がサージ電圧ΔＶとして定義される。サージ電圧ΔＶの値は、リンギングによる電圧の振動の大きさを特徴付ける指標となる。サージ電圧ΔＶの大きさは、減衰振動ノイズの振動初期値を与える。即ち、サージ電圧ΔＶの値が大きい程リンギングによる振動ノイズの影響が大きくなる。
比較例に係るＶｄｓを示した曲線においては、サージ電圧ΔＶは大きな値をとり、１０００［ｎｓｅｃ］までの範囲でＶｄｓの曲線は、振動し続けている。一方で、実施例におけるＶｄｓの曲線は、６００［ｎｓｅｃ］以降で曲線がほとんど振動しておらず、リンギングノイズが有効に除去されている。
ターンオフ時には、比較例においてＩｄ曲線の振動が見られ、リンギングノイズが発生している。実施例においては、Ｉｄ曲線の極小値付近で揺れが生じているが、曲線が大きく波打つ様子が観測されず、比較例に比べてリンギングノイズが抑制されている。
以上のように、ターンオフ時においては、比較例において、ＶｄｓとＩｄ両方に振動が見られる。ターンオフ時には、ターンオン時に比べてリンギングの影響がより大きく現れ、比較例の回路では、リンギングの抑制が困難となる。一方で、実施例の回路では、有効にリンギングが抑制されている。
図７は、コンデンサ５２の静電容量の大きさの変化に対するサージ電圧ΔＶの大きさの変化を示すグラフである。本例のグラフは、コンデンサ５２の静電容量を０［ｎＦ］から８．８［ｎＦ］まで変化させた場合のサージ電圧ΔＶの変化を示す。抵抗５４の抵抗値は、３．９［Ω］に固定されている。各曲線は、半導体装置１００のスイッチング速度ｄｉ／ｄｔを、２［ｋＡ／μｓｅｃ］、８［ｋＡ／μｓｅｃ］、および１６［ｋＡ／μｓｅｃ］の三段階で変化させた場合に対応している。
コンデンサ５２の静電容量を適切に設定することにより、サージ電圧ΔＶを低減することができる。例えば、コンデンサ５２の静電容量が１．０［ｎＦ］以上、８．０［ｎＦ］以下の範囲内において、サージ電圧ΔＶが抑制されている。よって、コンデンサ５２は、１．０［ｎＦ］以上、８．０［ｎＦ］以下の静電容量を有することにより、リンギングを抑制できる。また、各半導体チップ４２に搭載されているスイッチング素子として、２［ｋＡ／μｓｅｃ］以上、１６［ｋＡ／μｓｅｃ］以下のスイッチング速度ｄｉ／ｄｔの素子を用いてよい。
図８は、抵抗５４の抵抗値に対するサージ電圧ΔＶの変化を示すグラフである。本例のグラフは、抵抗５４の抵抗値を１．０［Ω］から．１０．０［Ω］まで変化させた場合のサージ電圧ΔＶの変化を示す。
抵抗５４の抵抗値を適切に設定することにより、サージ電圧ΔＶを低減することができる。例えば、抵抗５４の抵抗値が２．０［Ω］以上、７．０［Ω］以下の範囲内において、サージ電圧ΔＶが３５０［Ｖ］以下となる。よって、抵抗５４は、２．０［Ω］以上、７．０［Ω］以下の抵抗値を有することにより、リンギングを抑制できる。
図９Ａは、ターンオフ時の半導体装置の電気特性の一例を示す。図９Ａは、ゲートソース間電圧Ｖｇｓ、ドレインソース間電圧Ｖｄｓおよびドレイン電流Ｉｄの時間変化を示す。
コンデンサ５２は、７．７［ｎＦ］の静電容量を有する。抵抗５４は、１．０［Ω］の抵抗値を有する。入力電源電圧Ｖｃｃ＝６００［Ｖ］およびドレイン電流Ｉｄ＝３００［Ａ］の場合、ドレインソース間電圧Ｖｄｓのサージ電圧ΔＶ＝３９２［Ｖ］となる。
図９Ｂは、ターンオフ時の半導体装置の電気特性の一例を示す。図９Ｂは、ゲートソース間電圧Ｖｇｓ、ドレインソース間電圧Ｖｄｓおよびドレイン電流Ｉｄの時間変化を示す。
コンデンサ５２は、７．７［ｎＦ］の静電容量を有する。抵抗５４は、３．９［Ω］の抵抗値を有する。入力電源電圧Ｖｃｃ＝６００［Ｖ］およびドレイン電流Ｉｄ＝３００［Ａ］の場合、ドレインソース間電圧Ｖｄｓのサージ電圧ΔＶ＝２８０［Ｖ］となる。
半導体装置１００は、ゲートソース間電圧Ｖｇｓ、ドレインソース間電圧Ｖｄｓ、またはドレイン電流Ｉｄそれぞれにおけるリンギングノイズを抑制している。そして、半導体装置１００は、抵抗５４の抵抗値を適切に設定することにより、サージ電圧ΔＶを抑制することができる。
図１０は、実装例に係る半導体装置１００の上面図の一例を示す。コンデンサ１５６は、入力端子２０ａおよび入力端子２０ｂにそれぞれ共締めされてよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１２・・・絶縁板、１４・・・回路板、１５・・・積層回路基板、２０・・・入力端子、２２・・・出力端子、３０・・・パワー基板、３２・・・接続部、４２・・・半導体チップ、５２・・・コンデンサ、５４・・・抵抗、６０・・・ブリッジ基板、１００・・・半導体装置、１３１・・・銅箔、１３２・・・接合層、１３３・・・銅板、１４０・・・接続パッド、１５６・・・コンデンサ、１７０・・・筐体、５００・・・半導体装置
また、コンデンサ５２は、接続部３２ａに設けられている。コンデンサ５２は、上面視において、入力端子２０または接続部３２ａが設けられた領域に設けられる。コンデンサ５２の全体が、入力端子２０または接続部３２ａが設けられた領域に設けられてよく、コンデンサ５２の少なくとも一部が入力端子２０または接続部３２ａが設けられた領域に設けられてよい。これにより、コンデンサ５２を設ける専用の領域を設ける必要がなくなり、半導体装置１００の小型化を実現できる。例えば、コンデンサ５２は、マイカコンデンサである。また、コンデンサ５２は、立方体型のセラミックコンデンサ等であってもよい。
また、抵抗５４は、接続部３２ｂに設けられている。即ち、抵抗５４は、上面視において、入力端子２０または接続部３２ｂが設けられた領域に設けられる。これにより、抵抗５４を設ける専用の領域を設ける必要がなくなり、半導体装置１００の小型化を実現できる。
ブリッジ基板６０は、パワー基板３０ａおよびパワー基板３０ｂを接続する。ブリッジ基板６０は、接続部３２ａおよび接続部３２ｂを電気的に接続する導電経路を有する。
また、コンデンサ５２と抵抗５４とをブリッジ基板６０により接続する構成は、本構成自体により、パワー基板３０の上面に新たな素子を搭載する工数を増やさない。さらには、各回路板と、パワー基板３０との間に接続部３２以外の新たな部材を設けないので、積層回路基板を樹脂封止する場合の樹脂封止性を損ねない。
回路板１４ｂの上方に、Ｎ電位の入力端子２０ｂと、接続部３２ｂとが設けられる。回路板１４ｂは、入力端子２０ｂによりＮ電位に設定され、接続部３２ｂは、導電性部材を介して抵抗５４に接続される。

Claims (15)

  1. Ｐ端子およびＮ端子を有する入力端子と、
    前記入力端子に接続された積層回路基板と、
    前記積層回路基板の上方に設けられたパワー基板と、
    前記積層回路基板と前記パワー基板とを電気的に接続する接続部と、
    前記Ｐ端子および前記Ｎ端子の間の導電経路に設けられたコンデンサと、
    前記Ｐ端子および前記Ｎ端子の間の導電経路において、前記コンデンサと直列に設けられた抵抗と
    を備え、
    前記コンデンサは、上面視において、前記入力端子または前記接続部が設けられた領域に設けられる
    半導体装置。
  2. 前記積層回路基板は、
    前記Ｐ端子に接続された第１の積層回路基板と、
    前記Ｎ端子に接続された第２の積層回路基板と
    を含み、
    前記半導体装置は、
    前記第１の積層回路基板と前記パワー基板とを電気的に接続する第１の接続部と、
    前記第２の積層回路基板と前記パワー基板とを電気的に接続する第２の接続部と
    をさらに備える
    請求項１に記載の半導体装置。
  3. 前記コンデンサは、前記第１の接続部に設けられ、
    前記抵抗は、前記第２の接続部に設けられる
    請求項２に記載の半導体装置。
  4. 前記コンデンサは、上面視において、前記Ｎ端子が設けられた領域に設けられる
    請求項１に記載の半導体装置。
  5. 前記コンデンサは、前記抵抗と積層されている
    請求項４に記載の半導体装置。
  6. 前記コンデンサの膜厚が、前記抵抗の膜厚より厚い
    請求項５に記載の半導体装置。
  7. 前記コンデンサは、上面視において、前記第１の接続部が設けられた領域に設けられ、
    前記抵抗は、上面視において、前記第２の接続部が設けられた領域に設けられる
    請求項２に記載の半導体装置。
  8. 前記コンデンサおよび前記抵抗は、前記パワー基板上に設けられる
    請求項７に記載の半導体装置。
  9. 筐体をさらに備え、
    前記コンデンサおよび前記抵抗は、前記筐体の内部に設けられる
    請求項１から８のいずれか一項に記載の半導体装置。
  10. 前記コンデンサは、前記導電経路において、前記抵抗より前記Ｐ端子に近い側に設けられる、
    請求項１から９のいずれか一項に記載の半導体装置。
  11. 前記コンデンサは、１．０［ｎＦ］以上、８．０［ｎＦ］以下の静電容量を有する
    請求項１から１０のいずれか一項に記載の半導体装置。
  12. 前記抵抗は、２．０［Ω］以上、７．０［Ω］以下の抵抗値を有する、
    請求項１から１１のいずれか一項に記載の半導体装置。
  13. Ｐ端子およびＮ端子を有する入力端子と、
    前記入力端子に接続された積層回路基板と、
    前記積層回路基板の上方に設けられたパワー基板と、
    前記Ｐ端子および前記Ｎ端子の間の導電経路に設けられたコンデンサと、
    前記Ｐ端子および前記Ｎ端子の間の導電経路において、前記コンデンサと直列に設けられた抵抗と
    を備え、
    前記コンデンサおよび前記抵抗は、前記パワー基板上に設けられる
    半導体装置。
  14. Ｐ端子およびＮ端子を有する入力端子と、
    前記入力端子に接続された積層回路基板と、
    前記Ｐ端子および前記Ｎ端子の間の導電経路に設けられたコンデンサと、
    前記Ｐ端子および前記Ｎ端子の間の導電経路において、前記コンデンサと直列に設けられた抵抗と
    を備え、
    前記コンデンサは、上面視において、前記入力端子が設けられた領域に設けられる
    半導体装置。
  15. 前記コンデンサは、前記抵抗と積層されている
    請求項１４に記載の半導体装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020218298A1 (ja) * 2019-04-24 2020-10-29 ローム株式会社 半導体装置
JPWO2020218298A1 (ja) * 2019-04-24 2020-10-29
KR102273299B1 (ko) * 2020-04-27 2021-07-06 알에프에이치아이씨 주식회사 열 확산 및 임피던스 정합을 위한 GaN 기반 고출력 트랜지스터 구조체 및 이를 제조하는 방법
JP2021112251A (ja) * 2020-01-16 2021-08-05 株式会社三共 遊技機
JP2021125669A (ja) * 2020-02-10 2021-08-30 三菱電機株式会社 半導体装置、および半導体装置の製造方法
US11855525B2 (en) 2020-05-18 2023-12-26 Hyundai Motor Company Connection structure of snubber circuit within semiconductor device and power module structure using same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111788769B (zh) * 2018-02-20 2023-12-12 三菱电机株式会社 电力用半导体模块以及使用该电力用半导体模块的电力变换装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012115128A (ja) * 2010-11-03 2012-06-14 Denso Corp スイッチングモジュール
JP2013222950A (ja) * 2012-04-19 2013-10-28 Fuji Electric Co Ltd パワー半導体モジュール
JP2014053516A (ja) * 2012-09-10 2014-03-20 Hitachi Automotive Systems Ltd パワー半導体モジュール
JP2014187145A (ja) * 2013-03-22 2014-10-02 Toyota Motor Corp 半導体モジュール及びその製造方法
WO2014185050A1 (ja) * 2013-05-16 2014-11-20 富士電機株式会社 半導体装置
JP2015095963A (ja) * 2013-11-12 2015-05-18 株式会社デンソー バスバー、およびそれを用いた電力変換装置
JP2015207739A (ja) * 2014-04-23 2015-11-19 株式会社豊田中央研究所 スナバ回路内蔵モジュール
WO2018012122A1 (ja) * 2016-07-11 2018-01-18 富士電機株式会社 半導体装置及び振動抑制装置
JP2018074088A (ja) * 2016-11-02 2018-05-10 富士電機株式会社 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3325736B2 (ja) 1995-02-09 2002-09-17 三菱電機株式会社 絶縁ゲート型半導体装置
JP3676719B2 (ja) 2001-10-09 2005-07-27 株式会社日立製作所 水冷インバータ
EP2637285B1 (en) 2010-11-02 2020-04-01 Mitsubishi Electric Corporation Electric power steering power module and electric power steering drive control device employing same

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012115128A (ja) * 2010-11-03 2012-06-14 Denso Corp スイッチングモジュール
JP2013222950A (ja) * 2012-04-19 2013-10-28 Fuji Electric Co Ltd パワー半導体モジュール
JP2014053516A (ja) * 2012-09-10 2014-03-20 Hitachi Automotive Systems Ltd パワー半導体モジュール
JP2014187145A (ja) * 2013-03-22 2014-10-02 Toyota Motor Corp 半導体モジュール及びその製造方法
WO2014185050A1 (ja) * 2013-05-16 2014-11-20 富士電機株式会社 半導体装置
JP2015095963A (ja) * 2013-11-12 2015-05-18 株式会社デンソー バスバー、およびそれを用いた電力変換装置
JP2015207739A (ja) * 2014-04-23 2015-11-19 株式会社豊田中央研究所 スナバ回路内蔵モジュール
WO2018012122A1 (ja) * 2016-07-11 2018-01-18 富士電機株式会社 半導体装置及び振動抑制装置
JP2018074088A (ja) * 2016-11-02 2018-05-10 富士電機株式会社 半導体装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020218298A1 (ja) * 2019-04-24 2020-10-29 ローム株式会社 半導体装置
JPWO2020218298A1 (ja) * 2019-04-24 2020-10-29
JP7365405B2 (ja) 2019-04-24 2023-10-19 ローム株式会社 半導体装置
US12002794B2 (en) 2019-04-24 2024-06-04 Rohm Co., Ltd. Semiconductor device
JP2021112251A (ja) * 2020-01-16 2021-08-05 株式会社三共 遊技機
JP2021125669A (ja) * 2020-02-10 2021-08-30 三菱電機株式会社 半導体装置、および半導体装置の製造方法
US11610873B2 (en) 2020-02-10 2023-03-21 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing semiconductor device
JP7301009B2 (ja) 2020-02-10 2023-06-30 三菱電機株式会社 半導体装置、および半導体装置の製造方法
KR102273299B1 (ko) * 2020-04-27 2021-07-06 알에프에이치아이씨 주식회사 열 확산 및 임피던스 정합을 위한 GaN 기반 고출력 트랜지스터 구조체 및 이를 제조하는 방법
US11855525B2 (en) 2020-05-18 2023-12-26 Hyundai Motor Company Connection structure of snubber circuit within semiconductor device and power module structure using same

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