JP2012115128A - スイッチングモジュール - Google Patents

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Abstract

【課題】高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnの直列接続体を備えるものにあって、放射ノイズを十分に抑制することが困難なこと。
【解決手段】多層基板20には、スイッチング素子Swpを備える半導体チップ22pと、スイッチング素子Swnを備える半導体チップ22nとが埋め込まれている。半導体チップ22pは、ビア導体24p、配線層26pおよびビア導体32pを介してスナバ回路SCに接続され、半導体チップ22nは、ビア導体24n、配線層26nおよびビア導体32nを介してスナバ回路SCに接続される。また、半導体チップ22p,22nは、ビア導体34p,34nを介して配線層36に接続される。これにより、スイッチング素子Swp,Swnの直列接続体とスナバ回路SCとによって構成されるループ回路を小さくすることができる。
【選択図】 図2

Description

本発明は、電流の流通経路を開閉する機能である開閉機能を有する第1流通規制要素、ならびに電流の流通方向を規制する機能である整流機能および前記開閉機能の少なくとも一方を有する第2流通規制要素の直列接続体と、これに並列接続されるスナバ回路とを備えるスイッチングモジュールに関する。
電力変換回路にあっては、一般に、スイッチング素子のスイッチング状態の切り替えに起因して高周波ノイズが生じる。この高周波ノイズに対する対策としては、例えば下記特許文献1に記載されたものがある。これは、高電位側のIGBTのコレクタに接続される導体と低電位側のIGBTのエミッタに接続される導体とを対向させて且つ、高電位側のIGBTのエミッタに接続される導体と低電位側のIGBTのコレクタに接続される導体とを対向させるようにしたものである。これにより、例えば高電位側のIGBTをオン操作した際の電流と、低電位側のIGBTに逆並列接続されたダイオードのリカバリ電流とを逆向きとすることができる。これにより、上記導体の浮遊インダクタンスを抑制することができ、ひいてはサージ電圧を低減することができる。
特許第4455914号公報
ただし、上記導体の構造は、スイッチング素子の冷却構造や、導体自体の電流容量等から様々な制約を受けるため、その形状変更等を容易に行うことができないことが多い。
本発明は、上記課題を解決する過程でなされたものであり、その目的は、電流の流通経路を開閉する機能である開閉機能を有する第1流通規制要素、ならびに電流の流通方向を規制する機能である整流機能および前記開閉機能の少なくとも一方を有する第2流通規制要素の直列接続体と、これに並列接続されるスナバ回路とを備える新たなスイッチングモジュールを提供することにある。
以下、上記課題を解決するための手段、およびその作用効果について記載する。
請求項1記載の発明は、電流の流通経路を開閉する機能である開閉機能を有する第1流通規制要素、ならびに電流の流通方向を規制する機能である整流機能および前記開閉機能の少なくとも一方を有する第2流通規制要素の直列接続体と、該直列接続体に並列接続されるスナバ回路とを備え、前記第1流通規制要素および前記スナバ回路間を接続する第1配線と、前記第2流通規制要素および前記スナバ回路間を接続する第2配線と、前記第1流通規制要素および前記第2流通規制要素間を接続する第3配線と、前記第1流通規制要素と、前記第2流通規制要素と、スナバ回路とが、絶縁体を用いて実質的に一体に形成されていることを特徴とする。
スナバ回路を備えると、第1流通規制要素の開閉操作に伴って電流が急激に変化する経路を、第1流通規制要素および第2流通規制要素とスナバ回路とによって形成されるループ経路に局在させることができる。ここで、上記発明では、絶縁体を用いた上記部材の一体形成によって、このループ経路を十分に小さくすることができる。このため、第1流通規制要素の開閉に伴う電流の急激な変化に起因するサージを生成する寄生インダクタンスを十分に小さくしたり、この電流の急激な変化が生じる電流経路を十分に小さくして放射ノイズを抑制したりすることができる。
請求項2記載の発明は、電流の流通経路を開閉する機能である開閉機能を有する第1流通規制要素、ならびに電流の流通方向を規制する機能である整流機能および前記開閉機能の少なくとも一方を有する第2流通規制要素の直列接続体と、該直列接続体に並列接続されるスナバ回路とを備え、前記第1流通規制要素および前記スナバ回路間を接続する第1配線と、前記第2流通規制要素および前記スナバ回路間を接続する第2配線と、前記第1流通規制要素および前記第2流通規制要素間を接続する第3配線とが、前記第1流通規制要素および前記第2流通規制要素の埋め込まれた絶縁体に接触するようにして形成されていることを特徴とする。
スナバ回路を備えると、第1流通規制要素の開閉操作に伴って電流が急激に変化する経路を、第1流通規制要素および第2流通規制要素とスナバ回路とによって形成されるループ経路に局在させることができる。ここで、上記発明では、このループ経路を、第1流通規制要素および第2流通規制要素の埋め込まれた絶縁体に接触して形成することで、その経路を十分に小さくすることができる。このため、第1流通規制要素の開閉に伴う電流の急激な変化に起因するサージを生成する寄生インダクタンスを十分に小さくしたり、この電流の急激な変化が生じる電流経路を十分に小さくして放射ノイズを抑制したりすることができる。
請求項3記載の発明は、請求項1または2記載の発明において、前記第1流通規制要素を構成する半導体チップと、前記第2流通規制要素を構成する半導体チップとは、互いに対向するようにして配置されており、前記絶縁体のうちの前記半導体チップ同士の対向面に隣接した前記半導体チップの互いに対向する一対の面の一方の側には、前記第1配線および前記第2配線が形成され、前記一対の面の他方の側には、前記第3配線が形成されていることを特徴とする。
上記発明では、第1流通規制要素の開閉操作に伴う電流の変化を、上記一対の面のうちの一方と他方とを接続する電気経路に局在させることができる。
請求項4記載の発明は、請求項3記載の発明において、前記第1流通規制要素を構成する半導体チップと、前記第2流通規制要素を構成する半導体チップとが縦型デバイスであり、前記半導体チップの前記互いに対向する面は、前記第1流通規制要素および前記第2流通規制要素のそれぞれの電流の流通経路の両端部であることを特徴とする。
請求項5記載の発明は、請求項3または4記載の発明において、前記第1流通規制要素および前記第2流通規制要素は、いずれもスイッチング素子およびこれに逆並列接続されるフリーホイールダイオードからなることを特徴とする。
請求項6記載の発明は、請求項4または5記載の発明において、前記第1配線と前記第2配線とは、前記半導体のチップ面積よりも表面積が大きいことを特徴とする。
配線の表面積が大きいほど配線による熱拡散が促進されやすい。上記発明では、この点に鑑み、配線の表面積をチップの面積よりも大きくすることで、電気的な接続機能を有する配線の放熱機能を向上させることができる。
請求項7記載の発明は、請求項4〜6のいずれか1項に記載の発明において、前記第3配線は、前記第1流通規制要素を構成する半導体および前記第2流通規制要素を構成する半導体のチップ面積の合計よりも表面積が大きいことを特徴とする。
配線の表面積が大きいほど配線による熱拡散が促進されやすい。上記発明では、この点に鑑み、配線によって半導体チップを好適に放熱させることができる。
請求項8記載の発明は、請求項4〜7のいずれか1項に記載の発明において、前記第1配線と前記第2配線との高さが、前記スナバ回路を構成する素子の高さ以上に設定されていることを特徴とする。
上記発明では、配線の高さを確保することで、半導体チップの熱を拡散させる効果を高めることができる。
請求項9記載の発明は、請求項4〜8のいずれか1項に記載の発明において、前記第1配線と、前記第2配線とは、絶縁膜によって覆われて且つ、該絶縁膜のうち前記配線に対向する面の裏面には、放熱体が設けられていることを特徴とする。
上記発明では、放熱体を備えることで、半導体チップの放熱効果をいっそう高めることができる。
請求項10記載の発明は、請求項4〜9のいずれか1項に記載の発明において、前記第3配線は、絶縁膜によって覆われて且つ、該絶縁膜のうち前記配線に対向する面の裏面には、放熱体が設けられていることを特徴とする。
上記発明では、放熱体を備えることで、半導体チップの放熱効果をいっそう高めることができる。
請求項11記載の発明は、請求項4〜10のいずれか1項に記載の発明において、前記第1配線と、前記第2配線とが、高電位側のバスバおよび低電位側のバスバに割り振られてそれぞれ接続されて且つ、前記第3配線が接続点側のバスバに接続され、前記スナバ回路、前記第1流通規制要素および前記第2流通規制要素によって構成されるループ回路を流れる電流によって生成される磁束と、前記第1配線および前記第3配線間を流れる電流によって生成される磁束ならびに前記第2配線および前記第3配線間を流れる電流によって生成される磁束とが、平行にならないことを特徴とする。
上記ループ回路を流れる電流によって生成される磁束のうち、第1配線および前記第3配線間を流れる電流によって生成される磁束ならびに前記第2配線および前記第3配線間を流れる電流によって生成される磁束に干渉する成分は、これと平行な成分である。そしてこの成分は、第1配線および前記第3配線間や、前記第2配線および前記第3配線間に生じるノイズの原因となる。上記発明では、この点に鑑み、上記設定によって、平行成分を低減する。
請求項12記載の発明は、請求項11記載の発明において、前記第1流通規制要素は、前記流通経路を開閉するための指令が入力される開閉制御端子を備え、前記第1配線、前記第2配線および前記第3配線が前記絶縁体の外側に伸びる方向と、前記開閉制御端子に接続される配線が前記絶縁体の外側に伸びる方向とが鈍角をなすことを特徴とする。
上記発明では、上記一対の方向が鈍角をなすことで、上記第3配線と第1配線との間や、上記第3配線と第2配線との間に流れる電流によって生成される磁界が、第1流通規制要素の開閉制御端子に作用することを好適に抑制することができ、ひいては、第1流通規制要素の開閉操作に際して上記磁界がノイズ源となることを好適に抑制することができる。
請求項13記載の発明は、請求項12記載の発明において、前記第1流通規制要素は、その動作の基準電位を定めるための基準電位端子をさらに備え、前記開閉制御端子に接続される配線および前記基準電位端子に接続される配線が同一層に形成されていることを特徴とする。
上記発明では、上記一対の配線を同一層に形成することで、上記ループ回路を流れる電流によって生成される磁束がこれら一対の配線間を鎖交する事態を回避することができ、ひいては上記磁束によって第1流通規制要素が誤動作する事態を好適に回避することができる。
請求項14記載の発明は、請求項4〜13のいずれか1項に記載の発明において、前記絶縁体は、多層基板であり、前記第1流通規制要素を構成する半導体チップと、前記第2流通規制要素を構成する半導体チップとが、前記多層基板の同一層に配置されていることを特徴とする。
請求項15記載の発明は、請求項1〜14のいずれか1項に発明において、前記絶縁体は、多層基板であり、前記第1流通規制要素は、前記流通経路を開閉するための指令が入力される開閉制御端子を備え、前記開閉制御端子に接続される配線は、前記多層基板の配線を備えることを特徴とする。
請求項16記載の発明は、請求項1〜15のいずれか1項に記載の発明において、前記絶縁体は、多層基板であり、前記第1配線、前記第2配線および前記第3配線は、前記多層基板の配線を備えることを特徴とする。
上記発明では、多層基板の配線を備えることで、上記第1流通規制要素および第2流通規制要素とスナバ回路とによって形成されるループ経路をいっそう小さくすることができる。また、配線の表面積を容易に調節することができるため、たとえば上記請求項6,7の構成を容易に実現することができる。
請求項17記載の発明は、請求項14〜16のいずれか1項に記載の発明において、前記多層基板の側面は、モールド材によって覆われていることを特徴とする。
上記発明では、モールド材を設けることで、モジュールの剛性を高めたり、絶縁性を高めたりすることができる。
請求項18記載の発明は、請求項1〜13のいずれか1項に記載の発明において、前記絶縁体は、前記第1流通規制要素および前記第2流通規制要素を覆うモールド材であることを特徴とする。
請求項19記載の発明は、請求項1〜18のいずれか1項に記載の発明において、前記スナバ回路は、前記直列接続体に並列接続されたコンデンサと、該コンデンサの充電経路を構成する整流手段とを備え、前記整流手段には、前記充電経路よりもインピーダンスが大きい前記コンデンサの放電経路が並列接続されていることを特徴とする。
上記発明では、流通規制要素の開閉操作によって第1配線や第2配線に接続される配線の寄生インダクタンスに生じる電圧が流通規制要素の両端の電圧を増大させる極性である場合には、上記寄生インダクタンスの電流の変化をコンデンサの充電によって抑制することができる。そしてその後、コンデンサを放電するに際しては、上記放電経路を用いることで、放電速度を制限することができる。これにより、上記放電に伴う電流の振動を抑制することができる。
請求項20記載の発明は、請求項19記載の発明において、前記整流手段は、前記第1配線に接続されるバスバの寄生インダクタンスと前記コンデンサの静電容量に応じた共振周波数から定まる前記コンデンサの充電速度よりも実際の充電速度を大きくするオン抵抗設定がなされていることを特徴とする。
充電経路のインピーダンスが過度に小さい場合、寄生インダクタンスとコンデンサとの共振現象が顕在化する。上記発明では、この点に鑑み、上記オン抵抗設定とすることで、寄生インダクタンスとコンデンサとの共振現象を好適に抑制することができる。これにより、流通規制要素の開閉操作に伴う過渡状態を好適に収束させることができる。
請求項21記載の発明は、請求項19記載の発明において、前記充電経路には、抵抗体が設けられていることを特徴とする。
充電経路のインピーダンスが過度に小さい場合、寄生インダクタンスとコンデンサとの共振現象が顕在化する。上記発明では、この点に鑑み、充電経路に抵抗体を備えることで、寄生インダクタンスとコンデンサとの共振現象を好適に抑制することができる。これにより、流通規制要素の開閉操作に伴う過渡状態を好適に収束させることができる。
請求項22記載の発明は、請求項20記載の発明において、前記放電経路は、抵抗体を備え、前記充電経路の抵抗体は、前記放電経路の抵抗体の一部となることを特徴とする。
請求項23記載の発明は、請求項1〜18のいずれか1項に記載の発明において、前記スナバ回路は、前記直列接続体に並列接続されたコンデンサからなることを特徴とする。
請求項24記載の発明は、請求項1〜18のいずれか1項に記載の発明において、前記スナバ回路は、前記直列接続体に並列接続されたコンデンサおよび抵抗体の直列接続体からなることを特徴とする。
請求項25記載の発明は、請求項1〜18のいずれか1項に記載の発明において、前記スナバ回路は、前記直列接続体に並列接続されたコンデンサおよび抵抗体の直列接続体と、これらに並列接続されたコンデンサとからなることを特徴とする。
上記発明では、コンデンサおよび抵抗体の直列接続体のみからスナバ回路を構成する場合と比較して、第1流通規制要素の開閉操作に伴う電圧変動を低減することができる。
請求項26記載の発明は、請求項1〜18のいずれか1項に記載の発明において、前記第1流通規制要素と前記第2流通規制要素との直列接続体は、該直列接続体に並列接続されたコンデンサおよび抵抗体の直列接続体と、これらに並列接続されたコンデンサとからなるスナバ回路が並列接続されるものであり、当該スイッチングモジュールは、前記コンデンサおよび前記抵抗体の直列接続体に並列接続されたコンデンサのみを備えることを特徴とする。
請求項27記載の発明は、請求項1〜26のいずれか1項に記載の発明において、前記スナバ回路は、互いに並列接続された複数のコンデンサを備えることを特徴とする。
コンデンサの静電容量を確保すべく、表面積の大きいものを用いる場合、温度変化による応力ストレスが大きくなるという問題がある。これに対し、温度の変化による影響を低減すべくコンデンサを絶縁体から引き離す場合には、電流経路のショートループ化の効果が低減する。この点、上記発明では、並列接続された複数のコンデンサをスナバ回路に採用することで、静電容量を確保しつつも電流経路を好適にショートループ化することができる。
請求項28記載の発明は、請求項1〜27のいずれか1項に記載の発明において、前記第1流通規制要素の両端に接続される個別スナバ回路および前記第2流通規制要素の両端に接続される個別スナバ回路の少なくとも一方を備え、前記個別スナバ回路と前記流通規制要素とを接続する配線が前記絶縁体に接触して形成されていることを特徴とする。
上記発明では、個別スナバ回路を備えることで、サージを好適に低減することができる。しかも、個別スナバ回路と流通規制要素とを接続する配線を上記絶縁体に接触して形成することで、個別スナバ回路と流通規制要素とのループ経路をショートループ化することもできる。
請求項29記載の発明は、請求項28記載の発明において、前記個別スナバ回路は、抵抗体およびコンデンサの直列接続体からなることを特徴とする。
請求項30記載の発明は、請求項28または29記載の発明において、前記個別スナバ回路は、互いに並列接続された複数のコンデンサを備えることを特徴とする。
コンデンサの静電容量を確保すべく、表面積の大きいものを用いる場合、温度変化による応力ストレスが大きくなるという問題がある。これに対し、温度の変化による影響を低減すべくコンデンサを絶縁体から引き離す場合には、電流経路のショートループ化の効果が低減する。この点、上記発明では、並列接続された複数のコンデンサをスナバ回路に採用することで、静電容量を確保しつつも電流経路を好適にショートループ化することができる。
第1の実施形態にかかるシステム構成図。 同実施形態にかかるパワーモジュールの断面構成を示す断面図。 同実施形態にかかるパワーモジュールの別の断面構成を示す断面図。 同実施形態にかかるパワーモジュールの別の断面構成を示す断面図。 第2の実施形態にかかるシステム構成図。 第3の実施形態にかかるシステム構成図。 第4の実施形態にかかるシステム構成図。 第5の実施形態にかかるシステム構成図。 第6の実施形態にかかるパワーモジュールの回路構成を示す回路図。 同実施形態にかかるパワーモジュールの断面構成を示す断面図。 同実施形態にかかるパワーモジュールの平面図。 第7の実施形態にかかるパワーモジュールの断面構成を示す断面図。 第8の実施形態にかかるスナバ回路の構成を示す回路図。 同実施形態にかかるスナバ回路の動作を示す回路図。 第9の実施形態にかかるスナバ回路の構成を示す回路図。 第10の実施形態にかかるスナバ回路の構成を示す回路図。 上記第1の実施形態の変形例にかかるパワーモジュールの断面構成を示す 断面図。 上記第1の実施形態の変形例にかかるパワーモジュールの断面構成を示す 断面図。 上記第1の実施形態の変形例にかかるパワーモジュールの断面構成を示す 断面図。 上記各実施形態の変形例にかかるスナバ回路の構成を示す回路図。
<第1の実施形態>
以下、本発明にかかるスイッチングモジュールを車載主機としての回転機に接続されたインバータのスイッチングモジュールに適用した第1の実施形態について、図面を参照しつつ説明する。
図1に、本実施形態にかかる制御システムの全体構成を示す。モータジェネレータ10は、車載主機であり、図示しない駆動輪に機械的に連結されている。モータジェネレータ10は、インバータIVおよび昇圧コンバータCVを介して平滑用のコンデンサ13および高電圧バッテリ12に接続されている。ここで、昇圧コンバータCVは、コンデンサ15と、コンデンサ15に並列接続された一対のスイッチング素子Swp,Swnと、一対のスイッチング素子Swp,Swnの接続点と高電圧バッテリ12の正極とを接続するリアクトル14とを備えている。そして、スイッチング素子Swp,Swnのオン・オフによって、例えば百V以上の高電圧の端子電圧を有する高電圧バッテリ12の電圧(例えば「288V」)を所定の電圧(例えば「650V」)を上限として昇圧するものである。一方、インバータIVは、スイッチング素子Swp,Swnの直列接続体を3つ備えており、これら各直列接続体の接続点がモータジェネレータ10のU,V,W相にそれぞれ接続されている。これらスイッチング素子Swp,Swnとして、本実施形態では、絶縁ゲートバイポーラトランジスタ(IGBT)が用いられている。そして、これらにはそれぞれ、フリーホイールダイオードFDp,FDnが逆並列に接続されている。
上記高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnの直列接続体には、コンデンサ16および抵抗体18の直列接続体からなるスナバ回路SCが並列接続されている。そして、これら高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnの直列接続体と、スナバ回路SCとは、パワーモジュールPMを構成する。
パワーモジュールPMのうち高電位側のスイッチング素子Swpに接続される高電位側の配線Lpは、高電位側のバスバBpによってインバータIVの高電位側の入力端子に接続されている。また、パワーモジュールPMのうち低電位側のスイッチング素子Swnに接続される低電位側の配線Lnは、低電位側のバスバBnによってインバータIVの低電位側の入力端子に接続されている。さらに、インバータIVのパワーモジュールPMのうち、高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnの接続点に接続される中間配線Loは、モータジェネレータ10の各相に接続されるバスバBoに接続され、コンバータCVの中間配線Loは、リアクトル14に接続されるバスバBoに接続される。
上記スナバ回路SCは、スイッチング素子Swp,Swnのスイッチング状態の切り替えに伴って電流量が変化する経路をショートループ化するためのものである。ここでこれについて、インバータIVの高電位側のスイッチング素子Swpがオン且つ低電位側のスイッチング素子Swnがオフの状態から高電位側のスイッチング素子Swpがオフ且つ低電位側のスイッチング素子Swnがオンの状態に移行する場合を例にとって説明する。この例では、スナバ回路SCを備えない場合、高電位側のバスバBpの電流が減少して低電位側のバスバBnの電流が増加する。ただし、バスバBp,Bnの寄生インダクタンスによって、こうした電流の変化が妨げられる側の電圧が生じる。これに対し、スナバ回路SCを備える場合、上記スイッチング状態の移行に伴って高電位側のバスバBpに流れていた電流は、コンデンサ16の正極端子に流入し、コンデンサ16の負極端子から流出する電流が、フリーホイールダイオードFDnに流れる。これにより、高電位側のバスバBpや低電位側のバスバBnの電流の急激な変化が緩和され、ひいてはこれらバスバBp,Bnの寄生インダクタンスに起因した電圧を低減することができる。
ただし、上記スナバ回路SCを設けた場合であっても、高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnの直列接続体と、スナバ回路SCとによって形成されるループ回路内の電流は、スイッチング状態の切り替えに伴って変化する。そして、このループ回路内の寄生インダクタンスに起因したサージや、電流の変化に起因した放射ノイズが生じることとなる。
上記サージや放射ノイズを抑制すべく、本実施形態では、高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnの直列接続体とスナバ回路SCとを備えるループ回路を、プリント基板(多層基板)に構成することで、ループ回路を十分に小さくする。
図2に、本実施形態にかかるパワーモジュールPMの断面構成を示す。
本実施形態では、高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnが多層基板20の同一層に埋め込まれている。詳しくは、半導体チップ22pと半導体チップ22nとは、これらの形成される層において互いに絶縁されて配置されている。ここで、高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnは、いずれも縦型のデバイスであり、半導体チップ22p,22nの1の面にエミッタおよび開閉制御端子(ゲート)が形成されており、これに対向する面にコレクタが形成されている。図では、半導体チップ22pと半導体チップ22nとでアルファベットを逆に記載しているが、これは、1の面とこれに対向する面との配置が、半導体チップ22p,22n同士で互いに逆であることを表現したものである。上記半導体チップ22p,22nには、さらに、フリーホイールダイオードFDp,FDnが形成されている。なお、ここでは、スイッチング素子SwpとフリーホイールダイオードFDpとが形成される半導体チップ22pを同一の符号で表現し、スイッチング素子SwnとフリーホイールダイオードFDnとが形成される半導体チップ22nを同一の符号で表現しているが、これは同一の半導体基板にこれらが併設されることを意味しているのではなく、単なる便宜上のものである。
半導体チップ22pのうちコレクタおよびカソードが形成されている面は、ビア導体24pを介して上記高電位側の配線Lpを構成する配線層26pに接続されている。一方、半導体チップ22nのうちエミッタ、ゲートおよびアノードが形成されている面は、ビア導体24nを介して上記低電位側の配線Lnを構成する配線層26nに接続されている。ここで、配線層26p,26nは、同一層(配線層)を構成するものである。ちなみに、配線層26nについては、エミッタおよびアノードに接続される部分と、ゲートに接続される部分とが互いに絶縁されている。図3(a)は、図2のA−A断面図であり、図3(b)は、図2のB−B断面図の一部である。ちなみに、図3(b)では、半導体チップ22nのゲート(これに接続される配線をGと表記)のみならず、ケルビンエミッタ電極(これに接続される部分をKEと表記)が、エミッタと絶縁されていることを示している。ちなみに、ケルビンエミッタ電極とは、IGBTのエミッタと同電位であるが大電流を出力しない端子のことであり、スイッチング素子Swp,Swnのドライブ回路の基準電位を生成するためのものである。なお、エミッタと絶縁された配線部分としては、ケルビンエミッタ電極やゲートに接続されるものに限らない。例えば、スイッチング素子Swpの一対の端子間を流れる電流と相関を有する微小電流を出力するセンス端子に接続されるもの等、駆動回路側に接続される任意の端子(電極)に接続されるものを含めてもよい。
上記配線層26p,26nはそれぞれ、上記高電位側の配線Lp、上記低電位側の配線Lnを構成する。また、配線層26pは、ビア導体32pを介して多層基板20の表面に形成されたスナバ回路SCに接続されている。また、配線層26nは、ビア導体32pと同一層に形成されたビア導体32nを介してスナバ回路SCに接続されている。ここで、スナバ回路SCは、配線層26p,26n間を最短で結ぶ電気経路に平行に走るように配置されている。また、配線層26p,26nとスナバ回路SCとの接続手段であるビア導体32p,32nの長さは、これらビア導体32pおよび配線層26pの接続点とビア導体32nおよび配線層26nの接続点との間隔よりも十分に短いものとなっている。このため、配線層26p,26nは、スナバ回路SCによって互いに接続され、この際の接続経路の長さは、スナバ回路SCの要する長さ程度となる。
上記配線層26pは、ビア導体28pを介して導体30pに接続されている。また、上記配線層26nのうち半導体チップ22nのエミッタおよびアノードが接続される部分は、ビア導体28nを介して導体30nに接続されている。ここで、導体30p,30nは、上記高電位側の配線Lp、低電位側の配線Lnを構成するのみならず、半導体チップ22p,22nの生じる熱を拡散させるためのヒートスプレッダの機能を併せ持つものである。ヒートスプレッダの機能は、導体30p,30nの表面積を半導体チップ22p,22nの表面積よりも大きくすることおよびその高さを十分に確保することで実現されている。なお、導体30p,30nの高さは、スナバ回路SCの高さ以上に設定されている。
一方、半導体チップ22pのうちエミッタおよびアノードが形成されている面は、ビア導体34pを介して上記中間配線Loを構成する配線層36に接続されている。また、半導体チップ22nのうちコレクタおよびカソードが形成されている面は、ビア導体34nを介して上記中間配線Loを構成する配線層36に接続されている。ここで、配線層36は、半導体チップ22pのケルビンエミッタ電極やゲートに接続される部分と、エミッタに接続される部分とが互いに絶縁されるようにして構成されている。
上記配線層36のうち、半導体チップ22pのエミッタやアノード、半導体チップ22nに接続される部分は、ビア導体38を介して多層基板20の表面に形成される導体40に接続されている。ここで、導体40は、上記中間配線Loを構成するのみならず、半導体チップ22p,22nの生じる熱を拡散させるためのヒートスプレッダの機能を併せ持つものである。ヒートスプレッダの機能は、ビア導体38の表面積を半導体チップ22p,22nの表面積よりも大きくすることおよびその高さを十分に確保することで実現されている。
上記導体30p,30nの生じる熱は、絶縁膜42を介して放熱体44に放出される。また、導体40の生じる熱は、絶縁膜46を介して放熱体48に放出される。ここで、絶縁膜42,46は、熱伝導率が極力高いものを用いることが望ましく、例えばセラミックや絶縁フィルム等とすればよい。なお、上記多層基板20としては、熱可塑性樹脂フィルムを熱プレスによって多層化したものとしてもよい。
上記構成によれば、スナバ回路SCおよび半導体チップ22p間を流れる電流経路と半導体チップ22pおよび配線層36間を流れる電流経路とを対向させて且つその電流の流通方向を互いに逆とすることで、この経路のインダクタンスを低減することができる。同様に、スナバ回路SCおよび半導体チップ22n間を流れる電流経路と半導体チップ22nおよび配線層36間を流れる電流経路とを対向させて且つその電流の流通方向を互いに逆とすることで、この経路のインダクタンスを低減することができる。また、高電位側のスイッチング素子Swpや低電位側のスイッチング素子Swnのスイッチング状態の切り替えに伴って変化する電流(高周波電流)の経路をショートループ化することができる。すなわち、この際の電流の経路は、図2に示すスナバ回路SC、配線層26p、半導体チップ22p、配線層36、半導体チップ22nおよび配線層26nによって構成されるループ経路となり、多層基板20の厚さによって規定された非常に小さい経路となる。このため、この経路に高周波電流が流れたとしても、これによるサージや放射ノイズを十分に抑制することができる。
また、本実施形態では、図2のB−B断面を図4に示すように、高電位側のバスバBpに接続される高電位側の配線Lpと、バスバBoに接続される中間配線Loと、低電位側のバスバBnに接続される低電位側の配線Lnとが、多層基板20のうちの半導体チップ22p、22nのエミッタおよびコレクタが接続される一対の面との平行を保つように形成されている。このため、上記高周波電流の流れる経路と、高電位側の配線Lpおよび中間配線Loを流れる電流経路、低電位側の配線Lnおよび中間配線Loを流れる電流経路とが直交する。これにより、配線Lpおよび中間配線Loを流れる電流(低周波電流:図中、Iaと表記)や中間配線Loおよび配線Lnを流れる電流(低周波電流:図中、Ibと表記)によって生じる磁束が、高周波電流(図中、Icと表記)によって生じる磁束に直交する。このため、低周波電流によって生じる磁束に、高周波電流によって生じる磁束が重畳することにより、高周波電流によって生じる磁束による放射ノイズが大きくなることを回避することができる。
ここで、磁束の方向とは、電流によって生じる磁束のうち磁束密度の最も大きい部分の方向とする。すなわち、低周波電流によって生じる磁束の方向は、図4に方向DA,DBとして示すように、紙面に直交する方向である。これに対し、高周波電流によって生じる磁束は、図4に方向DCとして示す方向である。なお、図4では、方向DA,DBを紙面上部から下部へと進む方向として例示したが逆方向もありうる。
さらに、高電位側の配線Lp、中間配線Lo、および低電位側の配線Lnと、ゲートやケルビンエミッタ電極に接続される配線(図中、G,KE)とが、多層基板20の互いに対向する面側に伸びるようにした。これにより、高電位側の配線Lpおよび中間配線Loを流れる電流や中間配線Loおよび低電位側の配線Lnを流れる電流によって生じる磁束の影響がゲートやケルビンエミッタ電極に及ぼされることを好適に抑制することができる。
以上詳述した本実施形態によれば、以下の効果が得られるようになる。
(1)高電位側のスイッチング素子SwpおよびフリーホイールダイオードFDpならびに低電位側のスイッチング素子SwnおよびフリーホイールダイオードFDnを多層基板20に配置して且つ、スイッチング素子Swp,Swnとともにループ回路を構成するスナバ回路SCを多層基板20上に配置した。これにより、スイッチング素子Swp,Swnのオン・オフ操作に伴う電流の急激な変化が生じる電流の経路を十分小さくすることができ、ひいてはサージや放射ノイズを抑制することができる。
(2)配線Lpおよび中間配線Loを流れる電流や中間配線Loおよび配線Lnを流れる電流によって生じる磁束と、高周波電流によって生じる磁束とを互いに直交させた。これにより、スイッチング素子Swp,Swnのスイッチング状態の切り替えによって生じる高周波電流に起因した磁束が、配線Lpおよび中間配線Loを流れる電流や中間配線Loおよび配線Lnを流れる電流によって生じる磁束に重畳することで、放射ノイズ等が大きくなる事態を好適に回避することができる。
(3)高電位側のバスバBpに接続される高電位側の配線Lp、バスバBoに接続される中間配線Lo、および低電位側のバスバBnに接続される低電位側の配線Lnと、ゲートやケルビンエミッタ電極に接続される配線(図中、G,KE)とを、多層基板20の互いに対向する面側に伸びるように形成した。これにより、配線Lp,Lnと中間配線Loとの間に流れる電流によって生成される磁界が、ゲートやケルビンエミッタ電極に作用することを好適に抑制することができる。
(4)配線層26p,26nや導体30p、30n、配線層36、導体40の表面積を、半導体チップ22p、22nの表面積よりも大きくした。これにより、配線層26p,26n,36や導体30p,30n,40によって半導体チップ22p,22nを好適に放熱させることができる。
(5)導体30p,30nの高さを、スナバ回路SCを構成する素子の高さ以上に設定した。これにより、導体30p,30nの高さを十分に確保することができ、ひいては半導体チップ22p,22nの熱を拡散させる効果を高めることができる。
(6)導体30p,30nの熱や導体40の熱を絶縁膜42,46を介して放熱体44,48に放出させた。これにより、半導体チップ22p,22nの放熱効果をいっそう高めることができる。
(7)スナバ回路SCと配線層26p,26nとを、ビア導体32p,32nを介して接続した。これにより、コンデンサ16と抵抗体18との接続を配線層26p,26nによって行うことができる。
<第2の実施形態>
以下、第2の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
図5に、本実施形態にかかるパワーモジュールPMの断面構成を示す。なお、図5において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。
図示されるように、本実施形態では、先の図2に示したビア導体32p,32nを削除し、導体30p、30nをスナバ回路SCに直接接続する。なお、この場合、コンデンサ16と抵抗体18とは、多層基板20の表面で接続されることとなる。
<第3の実施形態>
以下、第3の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
図6に、本実施形態にかかる多層基板の断面構成を示す。なお、図6において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。
本実施形態では、スイッチング素子Swp,SwnをNチャネルのパワーMOS型電界効果トランジスタとして且つ、フリーホイールダイオードFDp,FDnを上記トランジスタの寄生ダイオードとする。そして、トランジスタを横型デバイスとする。すなわち半導体チップ22p,22nの1の面に、ソースおよびドレインの双方が形成されたものとする。このトランジスタは、例えばGaNHEMTによって形成されるものとすればよい。
詳しくは、図示されるように、半導体チップ22p,22nは、多層基板20の同一層に形成され、高電位側のスイッチング素子SwpのドレインDとスナバ回路SCとが、多層基板20の表面に形成された配線層26pを介して接続されている。また、低電位側のスイッチング素子SwnのソースSとスナバ回路SCとが、多層基板20の表面に形成された配線層26nを介して接続されている。また、高電位側のスイッチング素子SwpのソースSと、低電位側のスイッチング素子SwnのドレインDとは、多層基板20の裏面側に形成された配線層36を介して接続されている。なお、多層基板20の裏面側であって且つ配線層36との間には、絶縁膜50が形成されている。この絶縁膜50は、熱伝導率が極力高いものを用いることが望ましく、例えばセラミックや絶縁フィルム等によって構成すればよい。
こうした構成の場合、スナバ回路SCは、半導体チップ22p,22nが埋め込まれた絶縁体(多層基板20)に接触していない。しかし、この場合であっても、配線層26p,26nを最短で結ぶ電気経路に平行に走るようにスナバ回路SCが形成されたり、パワーモジュールPM内にスナバ回路SCが半導体チップ22p,22n等と実質的に一体形成されたりしているために、上記第1の実施形態の上記(1)の効果等を得ることができる。
<第4の実施形態>
以下、第4の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
図7に、本実施形態にかかる多層基板の断面構成を示す。なお、図7において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。
本実施形態では、半導体チップ22p,22nのうちエミッタおよびコレクタが形成される一対の面に直交する方向に、半導体チップ22p,22nを直列に並べる。詳しくは、この配置を、多層基板20のうちの互いに相違する層に半導体チップ22p,22nを埋め込むことで実現する。
具体的には、多層基板20の1の面に、スナバ回路SCと低電位側のスイッチング素子Swnとを接続する配線層26nが形成され、配線層26nは、ビア導体34nを介して半導体チップ22nのうちエミッタやアノードが形成される側の面に接続されている。そして、半導体チップ22pのうちのコレクタやカソードが接続される面は、ビア導体24nを介して配線層36に接続されている。この配線層36は、多層基板20から突き出すようにして形成されている。そして配線層36は、ビア導体34pを介して半導体チップ22pのエミッタやアノードの形成される面に接続されている。半導体チップ22pのコレクタが形成される面は、ビア導体24pを介して配線層26pに接続されている。
そして、上記配線層26p,26nは、多層基板20から突き出すように伸び、多層基板20に併設されたスナバ回路SCに接続されている。
こうした構成によっても、スイッチング素子Swp,Swnのスイッチング状態の切り替えに伴う高周波電流を小さいループ経路に閉じ込めることができる。
<第5の実施形態>
以下、第5の実施形態について、先の第3の実施形態との相違点を中心に図面を参照しつつ説明する。
図8に、本実施形態にかかる多層基板の断面構成を示す。なお、図8において、先の図6に示した部材に対応する部材については、便宜上同一の符号を付している。
本実施形態では、横型デバイスからなる半導体チップ22p,22nを直列に配置する。詳しくは、この配置を、多層基板20のうちの互いに相違する層に半導体チップ22p,22nを埋め込むことで実現する。
具体的には、半導体チップ22pのうちのソースSやドレインDが形成された面と、半導体チップ22nのうちのソースSやドレインDが形成された面とを、互いに多層基板20の対向する面側に対向させて配置する。そしてこれら半導体チップ22p,22nのうちのソースSおよびドレインDが形成された面に対向する面の間には、絶縁膜52p,52nを介して配線層36が形成されている。この配線層36は、多層基板20の側面を伸びて半導体チップ22pのソースSと半導体チップ22nのドレインとに接続されている。ちなみに、配線層36を、絶縁膜52p,52nに挟まれる領域にまで延ばしているのは、半導体チップ22p,22nの放熱効果を高めるためである。
また、半導体チップ22pのドレインDと、半導体チップ22nのソースSとは、それぞれ配線層26p,26nを介して、多層基板20に併設されたスナバ回路SCに接続されている。
こうした構成によっても、スイッチング素子Swp,Swnのスイッチング状態の切り替えに伴う高周波電流を小さいループ経路に閉じ込めることができる。
<第6の実施形態>
以下、第6の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
図9に、本実施形態にかかるパワーモジュールPMの回路構成を示す。なお、図9において、先の図1に示した部材に対応する部材については、便宜上同一の符号を付している。
図示されるように、本実施形態では、高電位側のスイッチング素子Swpと低電位側のスイッチング素子Swnとのそれぞれの入力端子および出力端子間に、個別スナバ回路SCsを接続する。ここで、個別スナバ回路SCsは、抵抗体18sおよびコンデンサ16sの直列接続体である。これら個別スナバ回路SCsによれば、サージを好適に抑制することができる。すなわち、まず第1に、スイッチング素子Swp,Swnがオン状態からオフ状態に切り替わる際の入力端子および出力端子間の電圧の変化速度を個別スナバ回路SCsによって制限することでサージを抑制することができる。第2に、フリーホイールダイオードFDp、FDnのリカバリ現象に伴う電流の急激な変化によって、その両端に電圧が印加されるに際しての電圧の変化速度を個別スナバ回路SCsによって制限することでサージを抑制することができる。
図10に、本実施形態にかかるパワーモジュールPMの断面構成を示す。なお、図10において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。
図示されるように、本実施形態では、配線層26p,26nのそれぞれに、個別スナバ回路SCsを構成する抵抗体18sの一方の端子を接続する。また、配線層26p,26nと同一層に、配線層26sを設け、配線層26sに、個別スナバ回路SCsの抵抗体18sの他方の端子を接続する。一方、配線層36には、個別スナバ回路SCsを構成するコンデンサ16sの一方の端子を接続する。また、配線層36と同一層に、配線層36sを設け、配線層36sに、個別スナバ回路SCsのコンデンサ16sの他方の端子を接続する。そして、個別スナバ回路SCsのそれぞれに対応する配線層26sと配線層36sとを、多層基板20を貫通する導体54によって接続する。
こうした構成によれば、半導体チップ22pおよび配線層26s間を流れる電流と、半導体チップ22pおよび配線層36s間を流れる電流とを互いに対向させて且つ逆方向とさせることができるため、配線層26p,26s,36s,36等の寄生インダクタンスを低減することができる。また、高電位側のスイッチング素子SwpおよびフリーホイールダイオードFDpの両端子間と個別スナバ回路SCsとを結ぶ電流経路をショートループ化することができ、ひいては、個別スナバ回路SCsの寄生インダクタンスを低減したり、放射ノイズを低減したりすることができる。なお、こうした効果は、半導体チップ22nに接続される個別スナバ回路SCsについても同様に生じる。
なお、本実施形態では、半導体チップ22p,22nの放熱機能は、配線層26p,26n,36が担っている。
図11(a)に、パワーモジュールPMの上面構造を示し、図11(b)に、パワーモジュールPMの下面構造を示す。なお、図において、スナバ回路SCおよび個別スナバ回路SCsは、いずれもコンデンサの並列接続体を備えて構成されている。これは、スイッチング素子Swp,Swnおよび個別スナバ回路SCsにて構成されるループ回路をいっそうショートループ化するための設定である。すなわち、コンデンサ16sの静電容量を確保すべく、表面積の大きいものを用いる場合、温度変化による応力ストレスが大きくなるという問題がある。そして温度の変化による影響を低減すべくコンデンサ16sおよび多層基板20間の間隙を拡大するなら、電流経路のショートループ化の効果が低減する。このため、コンデンサ16sとして、複数のコンデンサの並列接続体を用いた。
以上詳述した本実施形態によれば、先の第1の実施形態の上記各効果に加えて、さらに以下の効果が得られるようになる。
(8)個別スナバ回路SCsを備えることで、サージを低減することができる。
(9)個別スナバ回路SCsと、半導体チップ22p,22nとを接続する配線(配線層26p,26n,26s,36s,36および導体54)を多層基板20の配線として構成した。これにより、個別スナバ回路SCsおよび半導体チップ22p,22nを備えるループ経路をショートループ化することができる。
(10)個別スナバ回路SCsの抵抗体18sとコンデンサ16sとを、多層基板20の一対の面に割り振って実装した。これにより、個別スナバ回路SCsおよび半導体チップ22p,22nを備えるループ経路をいっそうショートループ化することができる。
(11)スナバ回路SCや個別スナバ回路SCsのコンデンサを複数のコンデンサの並列接続体にて構成した。これにより、静電容量を確保しつつも電流経路を好適にショートループ化することができる。
<第7の実施形態>
以下、第7の実施形態について、先の第6の実施形態との相違点を中心に図面を参照しつつ説明する。
図12に、本実施形態にかかるパワーモジュールPMの断面構成を示す。なお、図12において、先の図10に示した部材に対応する部材については、便宜上同一の符号を付している。
図示されるように、本実施形態では、コンデンサ16sおよび抵抗体18sの双方を多層基板20の1の面側に配置した。この場合、スイッチング素子Swp,SwnおよびフリーホイールダイオードFDp,FDnの両端部と個別スナバ回路SCsにて構成されるループ回路は、上記第6の実施形態におけるものと比較すると大きくなるものの、多層基板20への表面実装を1の面に限ることができることから、製造工程を簡素化することができる等のメリットを有する。
本実施形態によっても、先の第6の実施形態の上記(8)、(9)、(11)の効果を得ることはできる。
<第8の実施形態>
以下、第8の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
図13に、本実施形態にかかるパワーモジュールPMの構成を示す。なお、図13において、先の図1に示した部材に対応するものについては、便宜上同一の符号を付している。
図示されるように、本実施形態にかかるスナバ回路SCは、高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnの直列接続体に並列接続された抵抗体18b、ダイオード17およびコンデンサ16の直列接続体と、抵抗体18b及びコンデンサ16に並列接続された抵抗体18bとを備えて構成されている。ここで、抵抗体18bおよびダイオード17は、コンデンサ16の充電経路を構成し、抵抗体18aは、コンデンサ16の放電経路を構成する。ここで、抵抗体18aの抵抗値Raは、抵抗体18bの抵抗値Rbよりも大きく設定される。以下、このスナバ回路SCの動作について説明する。
ここでは、図14(a)に示すように下側アームのフリーホイールダイオードFDnに電流が流れている状況下、図14(b)に示すように上側アームのスイッチング素子Swpをオン操作する場合を考える。この場合、高電位側のバスバBpから高電位側のスイッチング素子Swpへと電流が流れ始めるものの、高電位側のバスバBpの寄生インダクタンスplによって生じる逆起電圧によって、電流の増加速度が制限される。また、低電位側のバスバBnを流れる電流が減少するものの、低電位側のバスバBnの寄生インダクタンスplによって生じる逆起電圧によって、電流の減少速度が制限される。この際、高電位側のバスバBpの寄生インダクタンスplの逆起電圧や、低電位側のバスバBnの寄生インダクタンスplの逆起電圧は、高電位側のスイッチング素子Swpの入力端子および出力端子間に印加されるインバータIVの入力電圧を打ち消す側の極性である。このため、高電位側のスイッチング素子Swpのオン操作に際して入力端子および出力端子間に印加される電圧を小さくすることができ、ひいてはオン状態への切り替えに際してのスイッチング損失を低減することができる。
このスイッチング損失の低減効果は、抵抗体18aの抵抗値Raを大きくしたことに関係している。すなわち、この抵抗値Raを小さくする場合、高電位側のスイッチング素子Swpをオン状態とすることでこれに流れる電流や、フリーホイールダイオードFDnを流れるリカバリ電流は、抵抗体18aを介して放電されるコンデンサ16の放電電流によって補われるため、上記寄生インダクタンスplによる逆起電圧が小さくなる。
その後、図14(c)に示すように、フリーホイールダイオードFDnのリカバリ電流が減少する期間においては、抵抗体18bやダイオード17を備える充電経路を介してコンデンサ16が充電されることで高電位側のバスバBpや低電位側のバスバBnを流れる電流の変化を緩和することができ、ひいてはサージ電圧を好適に低減することができる。
ここで、リカバリ電流が減少する期間においてサージ電圧を低減することができるのは、第1には、上記第1の実施形態に記載した理由である。すなわち、抵抗体18a、ダイオード17およびコンデンサ16と、高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnとを備える経路(高周波電流が流れる経路)をショートループ化することで、この経路の寄生インダクタンスを十分に小さくできるからである。そして第2に、抵抗体18bの抵抗値Rbを小さくしたためである。すなわち、このため、コンデンサ16の充電電流を急激に増加させることができることから、高電位側のバスバBpや低電位側のバスバBnの電流の変化を十分に緩和することができる。
なお、スナバ回路SCによって低減されるサージ電圧としては、フリーホイールダイオードFDpのリカバリ電流の減少期間におけるものや、スイッチング素子Swp、Swnをオン状態からオフ状態へと切り替える際のものもある。
このように、本実施形態にかかるスナバ回路SCは、高周波電流が流れる経路をショートループ化した構成において特に有益である。ちなみに、抵抗体18aの抵抗値Raは、コンデンサ16の放電速度を定めるものであり、コンデンサ16の放電速度は、コンデンサ16の電圧が徐々に上昇していく事態を回避することや、許容範囲内に収めることができるとの条件を満たす限りで、小さくしてもかまわないものである。
<第9の実施形態>
以下、第9の実施形態について、先の第8の実施形態との相違点を中心に図面を参照しつつ説明する。
図15(a)に、本実施形態にかかるパワーモジュールPMの構成を示す。なお、図15(a)において、先の図13に示した部材に対応するものについては、便宜上同一の符号を付している。
図示されるように、本実施形態では、コンデンサ16の充電経路に抵抗体18bを備えない。ただし、ダイオード17のオン抵抗については、先の第8の実施形態のものと比較して大きくしている。これは、高電位側のバスバBpや低電位側のバスバBnの寄生インダクタンスとコンデンサ16との共振現象の発生を抑制するための設定である。すなわち、ダイオード17のオン抵抗を小さくする場合、上記共振現象が生じるため、コンデンサ16の充電電流I2は、図15(b)に破線にて示されるように、正弦波形状となる。これに対し、ダイオード17のオン抵抗を大きくすることで共振現象の発生を抑制し、ひいては図15(a)に実線にて示す充電電流I1を流すことができる。この充電電流I1は、スイッチング素子Swp,Swnのスイッチング状態の切替速度によって定まるものである。
こうした設定は、スイッチング状態の切替によって上記寄生インダクタンスがなかったならばスイッチング素子に流れる電流の変化速度の方が上記共振現象によって流れる充電電流I2の変化速度よりも大きくなる設定の場合には特に有効である。すなわち、この場合、共振現象の発生を抑制することで、スイッチング状態の切替速度に応じてコンデンサ16の充電速度を定めることができる。
また、充電経路のインピーダンスが過度に低い場合、抵抗体18aを介したコンデンサ16の放電時にも共振現象が生じることが発明者らによって確認されている。こうした観点からも、ダイオード17のオン抵抗を高くすることで、共振現象の発生を抑制することが有効である。
さらに、本実施形態では、抵抗体18aをパワーモジュールPMに対して外付けする。これは、スナバ回路SCのうち、線形素子としての抵抗体(抵抗体18a)の発熱量が大きくなりやすいことに鑑みたものである。ここで、抵抗体18aは、コンデンサ16の放電経路を構成するものであるため、スイッチング素子Swp,Swnの直列接続体と抵抗体18aとで構成される経路に対しては、ショートループ化の要求は生じない。そして本実施形態では、ショートループ化の必要な充電経路については、抵抗体を備えないことで、発熱の問題を好適に抑制することができる。
<第10の実施形態>
以下、第10の実施形態について、先の第8の実施形態との相違点を中心に図面を参照しつつ説明する。
図16に、本実施形態にかかるパワーモジュールPMの構成を示す。なお、図16において、先の図13に示した部材に対応するものについては、便宜上同一の符号を付している。
図示されるように、本実施形態では、抵抗体18bを充電経路と放電経路とで共有する。これにより、充電経路は、抵抗体18bを備えて且つ、放電経路は、抵抗体18aおよび抵抗体18bの直列接続体を備えることとなる。
この場合、たとえば抵抗体18a,18bを1つの抵抗体として製造することで、抵抗体の実装にかかわるプロセスを簡素化したり、実装面積を低減したりすることができる。そしてこの場合には、低コスト化や、高周波電流経路のショートループ化を促進しやすい。
<その他の実施形態>
なお、上記各実施形態は、以下のように変更して実施してもよい。
「低周波電流による磁束と高周波電流による磁束とのなす角について」
これらのなす角としては、上記第1、2の実施形態において例示したように直交するものに限らない。これらが平行となる場合と比較して平行とならない場合の方が、高周波電流による磁束が低周波電流による磁束に及ぼす影響が小さくなるため、ノイズ放射を低減する効果が期待できる。
「開閉制御端子に接続される導体とバスバとの配置関係について」
これらについては、上記第1の実施形態において例示したように、多層基板20の互いに対向する面側に伸びるようにするものに限らない(互いに伸びる方向が180°をなすものに限らない)。例えば、互いに直交する面側に伸びるようにしてもよい。これによっても、これらを多層基板20の同一面側に伸びるようにする場合と比較して、配線Lp,Lnと中間配線Loとの間を流れる電流による磁界の影響を開閉制御端子が受けにくい設定とはなる。
「開閉制御端子と基準電位端子とのそれぞれに接続される配線について」
同一層とするものに限らない。ただし、互いに相違する層とする場合、先の図4に示した高周波電流によって生じる磁束がこれら一対の配線間を鎖交し、これら一対の配線の一方から他方へと電流を流そうとする起電力が生じるおそれがある。このため、こうした設定の場合には、これらの配線を、たとえば先の図4に示した配線Lp,Ln,Loに直交して且つこれらにつながる面に直交する面から外部に延ばすなどすることで、上記磁束の密度が小さい領域に配置することが望ましい。特に、この際、一対の配線を先の図4に示す平面において同一座標に配置するなら、低周波電流によって生じる磁束の影響を受けにくくすることができる。
「スイッチング素子およびスナバ回路を接続する配線について」
この配線としては、配線層26pおよび導体30pや、配線層26nおよび導体30n、配線層36および導体40を備えて構成されるものに限らない。例えば、これらを一体的に構成してもよい。これは、例えば多層基板20の表面を、配線層26p,26nの表面積と同一に開口させ、ここに導体30p,30nを配置するなどすることで行うことができる。
また、多層基板20の熱伝導率が十分である場合等にあっては、配線層26p,26nの面積を半導体チップ22p,22nの面積よりも大きくしなくてもよい。
さらに、放熱体44を介した放熱が必要ではないなら、スナバ回路SCの高さよりも導体30p,30nの高さの方が低くなる設定であってもよい。ちなみに、上記第6,7の実施形態のように、配線層26p,26n、36による放熱機能で十分な場合には、導体30p,30n,40を備えなくてもよい。図17に、第1の実施形態について、こうした場合の構成を例示する。なお、図17において、先の図2に示した部材に対応する部材については便宜上同一の符号を付している。ただし、配線層26p,26nとスナバ回路SCとを接続する導体は、ハンダ27である。ちなみに、図17に示す構成の場合、スナバ回路SCは、半導体チップ22p,22nが埋め込まれた絶縁体(多層基板20)に接触していない。しかし、この場合であっても、パワーモジュールPM内にスナバ回路SCが半導体チップ22p,22n等と実質的に一体形成されているために、上記第1の実施形態の上記(1)の効果等を得ることができる。
「絶縁体について」
絶縁体としては、多層基板20に限らない。例えば、図18に例示するように、モールド材等であってもよい。図18において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。
図18では、半導体チップ22pのエミッタおよびアノードの接続された面に、ハンダ60pを介して導電スペーサ62pが接続され、さらに導電スペーサ62pには、ハンダ64pを介して導体40が接続されている。また、半導体チップ22pのコレクタおよびカソードが形成される面には、ハンダ66pを介して導体30pが接続されている。導体30pには、ハンダ70pを介してスナバ回路SCが接続されている。
一方、半導体チップ22nのコレクタおよびカソードが形成される面には、ハンダ66nを介して導体40が接続されている。また、半導体チップ22nのエミッタおよびアノードの形成された面には、ハンダ60nを介して導電スペーサ62nが接続され、導電スペーサ62nには、ハンダ64nを介して導体30nが接続されている。そして、導体30nには、ハンダ70nを介してスナバ回路SCが接続されている。
上記半導体チップ22pのうちゲートやケルビンエミッタ電極は、ボンディングワイヤ(図中、G,KEにて表記)を介して端子68pに接続されている。また、上記半導体チップ22nのゲートやケルビンエミッタ電極は、ボンディングワイヤ(図中、G.KEにて表記)を介して端子68nに接続されている。
上記導電スペーサ62p,62nは、ボンディングワイヤを配置する空間を確保するための厚さを有する導体であり、例えば銅等によって形成される。なお、上記半導体チップ22p,22nをはじめ、導電スペーサ62p,62n等は、全てモールド材70によって覆われている。ここで、モールド材70は、例えばエポキシ樹脂等、熱硬化性樹脂等によって構成される。こうした構成の場合、多層基板20を用いる場合と比較して、ワイヤボンディングのスペース確保等のために、高電位側のスイッチング素子Swpや低電位側のスイッチング素子Swnのスイッチング状態の切り替えに伴って変化する電流(高周波電流)の経路が若干大きくなるものの、この経路のショートループ化を実現することはできる。
なお、多層基板20を用いる場合であっても、図19に示すように周囲をモールド材70によって覆うことは有効である。図19は、さきの図2に示した構成において、導体30p,30n,40の放熱面(絶縁膜42,46に接する面)を除いてモールド材70によって覆った構成である。ただし、実際には、ゲートやケルビンエミッタ電極に接続される配線等については、モールド材70に完全に覆われることはなく外部との電気的な接続が可能となっている。こうした構成の場合、まず第1に、パワーモジュールPMの剛性を高めることができる。第2に、導体30p,30n,40間の絶縁性を高めることもできる。すなわち、これら導体30p,30n,40間に高電圧が印加されるに際し、周囲が空気である場合と比較して絶縁破壊をより生じにくくすることができる。
「スナバ回路について」
上記第8の実施形態や上記第10の実施形態において、抵抗体18aをパワーモジュールPMに対して外付けしてもよい。ちなみに、抵抗体18bは、抵抗体18aと比較して抵抗値が小さく(たとえば10分の1以下)、そのサイズも小さいため、これのみをパワーモジュールPM内に設ける場合には、双方をパワーモジュールPM内に設ける場合と比較して、発熱体としての抵抗体を放熱性の高い場所に配置することが容易となる。
上記第9の実施形態において、ダイオード17のオン抵抗の設定としては、先の図15(b)の特性を満たすものに限らない。
スナバ回路SCとしては、上記各実施形態において例示したものに限らない。例えば、図20(a)に示すように、コンデンサ16のみからなるものとしてもよい。また例えば図20(b)に示すように、コンデンサ16および抵抗体18の直列接続体に、コンデンサ19を並列接続したものとしてもよい。これによれば、コンデンサ16および抵抗体18の直列接続体からなるものと比べて、スイッチング状態の切り替え時における電圧変動を抑制する効果を大きくすることができる。ちなみに、図20(b)では、パワーモジュールPM内にコンデンサ19のみを備え、コンデンサ16および抵抗体18の直列接続体については、パワーモジュールPMに対して外付けした例を示した。これにより、コンデンサ16および抵抗体18の直列接続体については、複数のパワーモジュールPM(インバータIVを構成するパワーモジュールPM)間で共有化することができる。ただし、コンデンサ16および抵抗体18の直列接続体をパワーモジュールPM内に備えることも可能である。
上記第2〜第7の実施形態等におけるスナバ回路SCとしても、上記に限らず、例えばダイオード等をさらに備えてもよい。
また、スナバ回路SCを構成するコンデンサ16と、平滑用のコンデンサ13,15を同一のコンデンサとしてもよい。
「個別スナバ回路SCsについて」
個別スナバ回路SCsとしても、コンデンサ16sおよび抵抗体18sの直列接続体に限らず、たとえばダイオードをさらに備えてもよい。また、たとえば先の図13、図15および図16に示した回路としてもよい。
ちなみに、個別スナバ回路SCsの適用対象となるスイッチング素子としても、IGBTに限らない。特に、スーパージャンクションMOS電界効果トランジスタ等、ダイオードのリカバリ電流の変化速度が大きいものにあっては、個別スナバ回路SCsを設けることは有効である。
「スイッチング素子Swp,Swnについて」
これらスイッチング素子Swp,Swnとしては、フリーホイールダイオードとは別の基板上に形成されたIGBTに限らない。例えばフリーホイールダイオードが基板上に併設されたIGBTであってもよい。
また、MOS電解効果トランジスタとしては、横型デバイスに限らず、縦型デバイスであってもよい。
「スイッチング素子Swp,Swnの用途について」
これらスイッチング素子としては、車載主機と高電圧バッテリとの間で電力の授受を仲介する電力変換回路を構成するものに限らない。例えば、高電圧バッテリ12の電力を車載空調装置のコンプレッサに供給する電力変換回路を構成するものであってもよい。また、高電圧バッテリ12の電圧を降圧して低電圧バッテリに出力するDCDCコンバータを構成するものであってもよい。
さらに、例えば先の図1に示したコンバータCVのうち、高電位側のスイッチング素子Swpを備えることなく、フリーホイールダイオードFDpのみを備えることで昇圧チョッパ回路を構成してもよい。この場合、パワーモジュールPMは、第1流通規制要素としての低電位側のスイッチング素子Swpおよびこれに逆並列接続されたフリーホイールダイオードFDpと、第2流通規制要素としての高電位側のフリーホイールダイオードFDpとの直列接続体を備えるものの、高電位側のスイッチング素子Swpを備えないものとなる。なお、この構成において個別スナバ回路SCsを備える場合には、第1流通規制要素および第2流通規制要素の双方にそれぞれ個別スナバ回路SCsを並列接続する代わりに、たとえば第2流通規制要素にのみ個別スナバ回路SCsを並列接続してもよい。
「そのほか」
・上記第6、第7の実施形態においても、上記第1の実施形態同様、導体30p,30n,40や、放熱体44,48を備えてもよい。
・放熱体44,48が導体でないなら、絶縁膜42,46を備えなくてもよい。また、放熱体44,48を介すことなく、例えば空冷によって多層基板20を冷却する場合等にあっても、絶縁膜42,46を備えなくてもよい。
10…モータジェネレータ、12…高電圧バッテリ、16…コンデンサ、18…抵抗体、Swp,Swn…スイッチング素子、FDp、FDn…フリーホイールダイオード、SC…スナバ回路。

Claims (30)

  1. 電流の流通経路を開閉する機能である開閉機能を有する第1流通規制要素、ならびに電流の流通方向を規制する機能である整流機能および前記開閉機能の少なくとも一方を有する第2流通規制要素の直列接続体と、
    該直列接続体に並列接続されるスナバ回路とを備え、
    前記第1流通規制要素および前記スナバ回路間を接続する第1配線と、前記第2流通規制要素および前記スナバ回路間を接続する第2配線と、前記第1流通規制要素および前記第2流通規制要素間を接続する第3配線と、前記第1流通規制要素と、前記第2流通規制要素と、スナバ回路とが、絶縁体を用いて実質的に一体に形成されていることを特徴とするスイッチングモジュール。
  2. 電流の流通経路を開閉する機能である開閉機能を有する第1流通規制要素、ならびに電流の流通方向を規制する機能である整流機能および前記開閉機能の少なくとも一方を有する第2流通規制要素の直列接続体と、
    該直列接続体に並列接続されるスナバ回路とを備え、
    前記第1流通規制要素および前記スナバ回路間を接続する第1配線と、前記第2流通規制要素および前記スナバ回路間を接続する第2配線と、前記第1流通規制要素および前記第2流通規制要素間を接続する第3配線とが、前記第1流通規制要素および前記第2流通規制要素の埋め込まれた絶縁体に接触するようにして形成されていることを特徴とするスイッチングモジュール。
  3. 前記第1流通規制要素を構成する半導体チップと、前記第2流通規制要素を構成する半導体チップとは、互いに対向するようにして配置されており、
    前記絶縁体のうちの前記半導体チップ同士の対向面に隣接した前記半導体チップの互いに対向する一対の面の一方の側には、前記第1配線および前記第2配線が形成され、前記一対の面の他方の側には、前記第3配線が形成されていることを特徴とする請求項1または2記載のスイッチングモジュール。
  4. 前記第1流通規制要素を構成する半導体チップと、前記第2流通規制要素を構成する半導体チップとが縦型デバイスであり、
    前記半導体チップの前記互いに対向する面は、前記第1流通規制要素および前記第2流通規制要素のそれぞれの電流の流通経路の両端部であることを特徴とする請求項3記載のスイッチングモジュール。
  5. 前記第1流通規制要素および前記第2流通規制要素は、いずれもスイッチング素子およびこれに逆並列接続されるフリーホイールダイオードからなることを特徴とする請求項3または4記載のスイッチングモジュール。
  6. 前記第1配線と前記第2配線とは、前記半導体のチップ面積よりも表面積が大きいことを特徴とする請求項4または5記載のスイッチングモジュール。
  7. 前記第3配線は、前記第1流通規制要素を構成する半導体および前記第2流通規制要素を構成する半導体のチップ面積の合計よりも表面積が大きいことを特徴とする請求項4〜6のいずれか1項に記載のスイッチングモジュール。
  8. 前記第1配線と前記第2配線との高さが、前記スナバ回路を構成する素子の高さ以上に設定されていることを特徴とする請求項4〜7のいずれか1項に記載のスイッチングモジュール。
  9. 前記第1配線と、前記第2配線とは、絶縁膜によって覆われて且つ、
    該絶縁膜のうち前記配線に対向する面の裏面には、放熱体が設けられていることを特徴とする請求項4〜8のいずれか1項に記載のスイッチングモジュール。
  10. 前記第3配線は、絶縁膜によって覆われて且つ、
    該絶縁膜のうち前記配線に対向する面の裏面には、放熱体が設けられていることを特徴とする請求項4〜9のいずれか1項に記載のスイッチングモジュール。
  11. 前記第1配線と、前記第2配線とが、高電位側のバスバおよび低電位側のバスバに割り振られてそれぞれ接続されて且つ、前記第3配線が接続点側のバスバに接続され、
    前記スナバ回路、前記第1流通規制要素および前記第2流通規制要素によって構成されるループ回路を流れる電流によって生成される磁束と、前記第1配線および前記第3配線間を流れる電流によって生成される磁束ならびに前記第2配線および前記第3配線間を流れる電流によって生成される磁束とが、平行にならないことを特徴とする請求項4〜10のいずれか1項に記載のスイッチングモジュール。
  12. 前記第1流通規制要素は、前記流通経路を開閉するための指令が入力される開閉制御端子を備え、
    前記第1配線、前記第2配線および前記第3配線が前記絶縁体の外側に伸びる方向と、前記開閉制御端子に接続される配線が前記絶縁体の外側に伸びる方向とが鈍角をなすことを特徴とする請求項11記載のスイッチングモジュール。
  13. 前記第1流通規制要素は、その動作の基準電位を定めるための基準電位端子をさらに備え、
    前記開閉制御端子に接続される配線および前記基準電位端子に接続される配線が同一層に形成されていることを特徴とする請求項12記載のスイッチングモジュール。
  14. 前記絶縁体は、多層基板であり、
    前記第1流通規制要素を構成する半導体チップと、前記第2流通規制要素を構成する半導体チップとが、前記多層基板の同一層に配置されていることを特徴とする請求項4〜13のいずれか1項に記載のスイッチングモジュール。
  15. 前記絶縁体は、多層基板であり、
    前記第1流通規制要素は、前記流通経路を開閉するための指令が入力される開閉制御端子を備え、
    前記開閉制御端子に接続される配線は、前記多層基板の配線を備えることを特徴とする請求項1〜14のいずれか1項に記載のスイッチングモジュール。
  16. 前記絶縁体は、多層基板であり、
    前記第1配線、前記第2配線および前記第3配線は、前記多層基板の配線を備えることを特徴とする請求項1〜15のいずれか1項に記載のスイッチングモジュール。
  17. 前記多層基板の側面は、モールド材によって覆われていることを特徴とする請求項14〜16のいずれか1項に記載のスイッチングモジュール。
  18. 前記絶縁体は、前記第1流通規制要素および前記第2流通規制要素を覆うモールド材であることを特徴とする請求項1〜13のいずれか1項に記載のスイッチングモジュール。
  19. 前記スナバ回路は、前記直列接続体に並列接続されたコンデンサと、該コンデンサの充電経路を構成する整流手段とを備え、
    前記整流手段には、前記充電経路よりもインピーダンスが大きい前記コンデンサの放電経路が並列接続されていることを特徴とする請求項1〜18のいずれか1項に記載のスイッチングモジュール。
  20. 前記整流手段は、前記第1配線に接続されるバスバの寄生インダクタンスと前記コンデンサの静電容量に応じた共振周波数から定まる前記コンデンサの充電速度よりも実際の充電速度を大きくするオン抵抗設定がなされていることを特徴とする請求項19記載のスイッチングモジュール。
  21. 前記充電経路には、抵抗体が設けられていることを特徴とする請求項19記載のスイッチングモジュール。
  22. 前記放電経路は、抵抗体を備え、
    前記充電経路の抵抗体は、前記放電経路の抵抗体の一部となることを特徴とする請求項20記載のスイッチングモジュール。
  23. 前記スナバ回路は、前記直列接続体に並列接続されたコンデンサからなることを特徴とする請求項1〜18のいずれか1項に記載のスイッチングモジュール。
  24. 前記スナバ回路は、前記直列接続体に並列接続されたコンデンサおよび抵抗体の直列接続体からなることを特徴とする請求項1〜18のいずれか1項に記載のスイッチングモジュール。
  25. 前記スナバ回路は、前記直列接続体に並列接続されたコンデンサおよび抵抗体の直列接続体と、これらに並列接続されたコンデンサとからなることを特徴とする請求項1〜18のいずれか1項に記載のスイッチングモジュール。
  26. 前記第1流通規制要素と前記第2流通規制要素との直列接続体は、該直列接続体に並列接続されたコンデンサおよび抵抗体の直列接続体と、これらに並列接続されたコンデンサとからなるスナバ回路が並列接続されるものであり、
    当該スイッチングモジュールは、前記コンデンサおよび前記抵抗体の直列接続体に並列接続されたコンデンサのみを備えることを特徴とする請求項1〜18のいずれか1項に記載のスイッチングモジュール。
  27. 前記スナバ回路は、互いに並列接続された複数のコンデンサを備えることを特徴とする請求項1〜26のいずれか1項に記載のスイッチングモジュール。
  28. 前記第1流通規制要素の両端に接続される個別スナバ回路および前記第2流通規制要素の両端に接続される個別スナバ回路の少なくとも一方を備え、
    前記個別スナバ回路と前記流通規制要素とを接続する配線が前記絶縁体に接触して形成されていることを特徴とする請求項1〜27のいずれか1項に記載のスイッチングモジュール。
  29. 前記個別スナバ回路は、抵抗体およびコンデンサの直列接続体からなることを特徴とする請求項28記載のスイッチングモジュール。
  30. 前記個別スナバ回路は、互いに並列接続された複数のコンデンサを備えることを特徴とする請求項28または29記載のスイッチングモジュール。
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