JP2004079680A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2004079680A JP2004079680A JP2002235927A JP2002235927A JP2004079680A JP 2004079680 A JP2004079680 A JP 2004079680A JP 2002235927 A JP2002235927 A JP 2002235927A JP 2002235927 A JP2002235927 A JP 2002235927A JP 2004079680 A JP2004079680 A JP 2004079680A
- Authority
- JP
- Japan
- Prior art keywords
- frame
- semiconductor device
- conductive plate
- plate
- plates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49589—Capacitor integral with or on the leadframe
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/1016—Shape being a cuboid
- H01L2924/10161—Shape being a cuboid with a rectangular active surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
【課題】パッケージ内に容量を備えることにより、ノイズがICに与える影響を低減させる。また、電子機器の小型化・低コスト化を実現させる。
【解決手段】ICチップ2と、ICチップ2を搭載するフレーム3と、フレーム3の下側に、フレーム3から一定の間隔を持って配置される導電板3aと、ICチップ2、フレーム3、および導電板3aと電気的に接続する第一の外部端子6aおよび第二の外部端子6bと、ICチップ2、フレーム3、および導電板3aを覆い、封入するモールド樹脂8とを備える。
【選択図】 図1
【解決手段】ICチップ2と、ICチップ2を搭載するフレーム3と、フレーム3の下側に、フレーム3から一定の間隔を持って配置される導電板3aと、ICチップ2、フレーム3、および導電板3aと電気的に接続する第一の外部端子6aおよび第二の外部端子6bと、ICチップ2、フレーム3、および導電板3aを覆い、封入するモールド樹脂8とを備える。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、パッケージされた半導体装置であり、特に、容量を備えていても小型化・低コスト化を実現できる半導体装置に関するものである。
【0002】
【従来の技術】
図9は、従来の半導体装置の構成を説明するための概略的な断面図である。図において、51は半導体装置である。52はICチップ(半導体素子)である。53はICチップ52を搭載したフレームである。
54aおよび54bはICチップ52上に設けられたパッド状の電極(以下、パッド)であり、55aおよび55bはボンディングワイヤー(以下、ワイヤー)であり、56aおよび56bは第一および第二の外部端子である。ワイヤー55aはパッド54aと第一の外部端子56aとを接続し、ワイヤー55bはパッド54bと第二の外部端子56bとを接続している。
57はパッド54aおよび54bの上面を除くICチップ52上を覆うように設けられた保護膜である。58は上述の52〜57のうち、第一および第二の外部端子56aおよび56bの一部を除く部分を覆うモールド樹脂である。
【0003】
【発明が解決しようとする課題】
従来の半導体装置51は、以上のように構成されているため、以下に示すような課題があった。
半導体装置51の構造では容量が形成されないため、電源−グランド間のバイパスコンデンサとして用いる場合や、アナログ素子として用いるときに素子の特性の改善や調整のために容量が必要になってくる場合、ICチップ52内に容量を形成するか、または半導体装置51外に容量を付加するのが普通であった。
【0004】
ICチップ52内に容量を形成する場合、たとえばICチップ52の製造工程において、Siの拡散層やゲート酸化膜等を誘電体として、容量を形成する方法が知られている。また、半導体装置51外部に容量を付加するには、たとえばシステム基板上に半導体装置51と共にコンデンサを実装する方法が知られている。
【0005】
しかし、ICチップ52内に容量を形成する場合は、ICチップ52の面積が大きくなるためコストが高くなるという課題があり、半導体装置外に容量を付加する場合は、上述のコンデンサ等の容量部品が必要になるため、電子機器の小型化・低コスト化の点で限界があるという課題があった。
【0006】
この発明は、上記のような課題を解決するためになされたもので、パッケージ内に容量を備えることにより、ノイズがICに与える影響を低減させる、また、IC内のアナログ素子等の性能を向上させる半導体装置を得ることを目的とする。
また、この発明は、ICチップ、電子機器の小型化・低コスト化を実現させることが可能な半導体装置を得ることを目的とする。
【0007】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体素子と、半導体素子を搭載するフレームと、フレームの下側に、フレームから一定の間隔を持って配置される導電性の板と、半導体素子、フレーム、および導電性の板を覆い、封入するモールド樹脂とを備えたものである。
【0008】
この発明に係る半導体装置は、フレームが一枚の矩形状の平板からなり、導電性の板が複数枚の矩形状の平板からなるものである。
【0009】
この発明に係る半導体装置は、フレームおよび導電性の板が、それぞれ、複数枚の水平方向の平板とそれらの板を接続する垂直方向の平板とで構成され、フレームの水平方向の平板と導電性の板の水平方向の平板とが交互に配置されるものである。
【0010】
この発明に係る半導体装置は、フレームおよび導電性の板が、それぞれ、一枚の水平方向の平板と、これに繋がった複数枚の垂直方向の平板とで構成される、断面形状が櫛歯状の板からなり、フレームの垂直方向の平板と導電性の板の垂直方向の平板が交互に配置されるものである。
【0011】
この発明に係る半導体装置は、フレームと導電性の板との間、および隣接する導電性の板の間に、間隔保持用のスペーサーを備えたものである。
【0012】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1による半導体装置1の概略的な構成を示す断面図である。図2〜図4は、半導体素子1のフレーム3に対し、導電性の板3aが所定の間隔を持って並行に配置されるようにするための、半導体装置の工程の一部を段階的に示す図であり、平面図、正面図、側面図からなる。
【0013】
図において、1は半導体装置である。2はICチップ(半導体素子)である。3はICチップ2を搭載した矩形状の平板からなるフレームである。フレーム3の材料として、強度や耐腐食性等を満足する種々の好適なものが考えられ、例えば銅製の合金等は好適である。
【0014】
3aはフレーム3から一定の間隔を持ってフレーム3に対し平行に配置された、矩形状の平板からなる導電板(導電性の板)である。導電板3aの材料としては、たとえば銅系の合金等が好適である。
4a,4bはICチップ2上に設けられたパッド状の電極(以下、パッド)である。5a〜5dは、ボンディングワイヤー(以下、ワイヤー)であり、6aは第一の外部端子(外部端子)、6bは第二の外部端子(外部端子)である。
【0015】
ワイヤー5aはパッド4aと第一の外部端子6aとを接続し、ワイヤー5bは導電板3aと第一の外部端子6aとを接続している。また、ワイヤー5cはパッド4bと第二の外部端子6bとを接続し、ワイヤー5dはフレーム3と第二の外部端子6bとを接続している。
【0016】
7はパッド4aおよび4bの上面を除くICチップ2上を覆うように設けられた保護膜である。8はICチップ2を封入するモールド樹脂であり、上述の2〜7のうち、第一の外部端子6aおよび第二の外部端子6bの一部を除くすべての部分を覆い、封入している。
D1はフレーム3と導電板3aとの間隔であり、S1はフレーム3と導電性の板3aとが対向する領域である。
【0017】
以上のように構成される半導体装置1において、フレーム3より下側の、領域S1に含まれるモールド樹脂8が誘電体層として働くため、この領域S1に含まれる部分のフレーム3と、導電板3aと、誘電体層とにより容量が形成される。モールド樹脂8が有する誘電率をρとすると、容量値C1は以下の式(1)で示される。
容量値C1=ρ×S1/D1・・・・・・・・・・・・・・・・・・・(1)
この容量値C1が電源ノイズを低減するためのバイパスコンデンサや、アナログ素子等の特性を調整するための容量として機能することになる。
【0018】
導電板3aは種々の好適な方法により、所定の位置に配置されるようにする。例えば、以下のように半導体装置1を形成することにより、これを満足することができる。
1.まず、最終的にフレーム3、導電板3a、第一の外部端子6aおよび第二の外部端子6bとなる部分を含む、これら全てが一体化された接続体を形成する。この接続体は、完成した時点で各々の構成要素が所望の位置に配置されるように、接続部等で保持し、予め組み立てておくものである。この接続体を用いて、モールド樹脂8を封入する前工程まで形成する(図2)。
2.第一の外部端子6aおよび第二の外部端子6bとなる部分の一部を除く部分をモールド樹脂8で覆い、封入する(図3)。
3.上述の接続部および余分な部分を切断し、フレーム3、導電板3a、第一の外部端子6aおよび第二の外部端子6bをそれぞれ独立させる。封入されたモールド樹脂8により、フレーム3と導電板3aとは一定の間隔での互いに平行な配置が保持された状態である(図4)。
以上のような、予め形成された接続体を用いて半導体装置1を形成すると、簡易に精巧な半導体装置1を得ることができる。
【0019】
以上のように、この実施の形態1の半導体装置1によれば、半導体装置1内のICチップ2の下側部分に容量値C1が形成されるので、従来の半導体装置の面積は保持したままで、電源ノイズ等の半導体素子に与える悪影響を低減させることができるという効果が得られる。
【0020】
また、モールド樹脂8によるICチップ2封入の工程で、フレーム3および導電板3aの間隙に流れ込んだモールド樹脂8がそのまま誘電体層として機能し、容量値C1が形成されるので、誘電体層を形成する工程等も不要であり、従来の半導体装置作製工程に新たな工程を追加することなく容量部分の形成を実現することができるという効果が得られる。
また、新たに誘電体層の材料を用意する必要もないため、コストを抑えることができるという効果が得られる。
【0021】
実施の形態2.
図5はこの発明の実施の形態2による半導体装置の概略的な構成を示す断面図である。図において、11は半導体装置である。13a〜13cはフレーム3から順次一定の間隔を持って平行に配置された、矩形状の三枚(複数枚)の平板からなる導電板(導電性の板)であり、フレーム3に近い方から順次一枚目の導電板13a、二枚目の導電板13b、三枚目の導電板13cとする。一枚目〜三枚目の導電板13a〜13cとしては、たとえば銅系の合金等が好適である。
【0022】
15a〜15fは、ボンディングワイヤー(以下、ワイヤー)である。ワイヤー15aはパッド4aと第一の外部端子6aとを接続し、ワイヤー15bは一枚目の導電板13aと第一の外部端子6aとを接続し、ワイヤー15cは三枚目の導電板13cと第一の外部端子6aとを接続している。また、ワイヤー15dはパッド4bと第二の外部端子6bとを接続し、ワイヤー15eはフレーム3と第二の外部端子6bとを接続し、ワイヤー15fは二枚目の導電板13bと第二の外部端子6bとを接続している。
【0023】
D2はフレーム3から順次一定の間隔で配置されている一枚目〜三枚目の導電板13a〜13cの、それぞれの間隔である。S2はフレーム3と一枚目〜三枚目の導電板13a〜13cの、互いに共通して対向する領域である。
【0024】
以上のように構成される半導体装置11において、フレーム3より下側の、領域S2に含まれるモールド樹脂8が誘電体層として働くため、この領域S2に含まれる部分のフレーム3と、一枚目〜三枚目の導電板13a〜13bと、誘電体層とにより、容量が形成される。導電性の板の枚数をN枚とし、モールド樹脂8が有する誘電率をρとすると、容量値C2は以下の式(2)で示される。
容量値C2=(N−1)×ρ×S2/D2・・・・・・・・・・・・・(2)
ここではN=3であるため、C2=2×ρ×S2/D2である。
この容量値C2が電源ノイズを低減するためのバイパスコンデンサやアナログ素子等の特性を調整するための容量として機能することになる。
その他の構成要素は実施の形態1と同様であるため、詳細な説明を省略する。
【0025】
一枚目〜三枚目の導電板13a〜13cは種々の好適な方法により、所定の位置に配置されるようにする。例えば、実施の形態1と同様に、予め形成された接続体を用いて半導体装置11を形成すると、簡易に精巧な半導体装置11を得ることができる。
【0026】
以上のように、この実施の形態2の半導体装置11によれば、半導体装置11内のICチップ2の下側部分に容量値C2が形成される。また、モールド樹脂8によるICチップ2封入の工程で容量値C2が形成される。また、モールド樹脂8の一部がそのまま誘電体層として働く。このため、実施の形態1と同様の効果が得られる。
また、複数枚の導電板(第一〜第三の導電板13a〜13c)を備えているため、半導体装置11の面積を増やすことなく、内蔵される容量値C2の調整が可能であるという効果が得られる。
【0027】
なお、実施の形態2の半導体装置11においては、導電性の板を三枚としたが、要求される容量値等により、適宜増減することができる。
【0028】
実施の形態3.
図6はこの発明の実施の形態3による半導体装置21の概略的な構成を示す断面図である。図において、21は半導体装置である。23はICチップ2を搭載したフレームである。フレーム23は、断面形状がコの字型の、一枚の屈曲した板からなる。23aはフレーム23のうち、二枚の水平方向の平板であり、23bは二枚の水平方向の平板23aを接続する垂直方向の平板である。
【0029】
24はフレーム23から一定の間隔を持って配置された導電板(導電性の板)である。導電板24は、フレーム23と同様に、断面形状がコの字型の一枚の屈曲した板からなる。24aは導電板24のうち、二枚の水平方向の平板であり、24bは二枚の水平方向の平板24aを接続する垂直方向の平板である。
これらフレーム23および導電板24は、フレーム23の水平方向の平板23aと、導電板24の水平方向の平板24aとが交互に配置されている。
【0030】
25a〜25dは、ボンディングワイヤー(以下、ワイヤー)である。ワイヤー25aはパッド4aと第一の外部端子6aとを接続し、ワイヤー25bは導電板24と第一の外部端子6aとを接続している。また、ワイヤー25cはパッド4bと第二の外部端子6bとを接続し、ワイヤー25dはフレーム23と第二の外部端子6bとを接続している。
【0031】
D3はフレーム23から導電板24までの間隔である。正確には、ここでは、フレーム23の水平方向の平板23aからその下側の導電板24の水平方向の平板24aまでの間隔である。S3はフレーム23および導電板24の水平方向の平板23aおよび24aが対向する領域である。
【0032】
以上のように構成される半導体装置21において、フレーム23より下側の、領域S3に含まれるモールド樹脂が誘電体層として働くため、この領域S3に含まれる部分のフレーム23と、導電板24と、誘電体層とにより、容量が形成される。水平方向の平板23aおよび24aの合計枚数をN枚、モールド樹脂8が有する誘電率をρとすると、容量値C3は以下の式(3)で示される。
容量値C3=(N−1)×ρ×S3/D3・・・・・・・・・・・・・(3)
この容量値C3が電源ノイズを低減するためのバイパスコンデンサやアナログ素子等の特性を調整するための容量として機能することになる。
その他の構成要素は、実施の形態1と同様であるため、詳細な説明を省略する。
【0033】
導電板24は種々の好適な方法により、所定の位置に配置されるようにする。例えば、実施の形態1と同様に、予め形成された接続体を用いて半導体装置21を形成すると、簡易に精巧な半導体装置21を得ることができる。
【0034】
以上のように、この実施の形態3の半導体装置21によれば、半導体装置21内のICチップ2の下側部分に容量値C3が形成される。また、モールド樹脂8によるICチップ2封入の工程で容量値C3が形成される。また、モールド樹脂8の一部がそのまま誘電体層として働く。このため、実施の形態1と同様の効果が得られる。
また、フレーム23および導電板24の断面形状がコの字型なので、水平方向の平板23aおよび24aは、共に垂直方向の平板23bおよび24bによって間隔を保持されている。このため、各水平方向の平板23aおよび24a間の間隔はより正確である。したがって、容量値C3のばらつきがより少なくなり、精度が向上するという効果が得られる。
【0035】
なお、半導体装置21では、フレーム23および導電板24が、二枚の水平方向の平板23aおよび24aで構成された場合について示したが、フレームおよび導電板が、それぞれ三枚以上の複数枚の平板で構成されるものであっても良い。
【0036】
実施の形態4.
図7は、この発明の実施の形態4による半導体装置の概略的な構成を示す断面図である。図において、31は半導体装置である。33はICチップ2を搭載したフレームである。フレーム33は、断面形状が櫛歯状であり、33aはフレーム33のうち一枚の水平方向の平板(以下、水平板)、33bは水平板33aに繋がった複数枚の垂直方向の平板(以下、垂直板)である。垂直板33bは、互いに一定の間隔を持って平行に配置されている。
【0037】
34はフレーム33から一定の間隔を持って平行に配置された導電板(導電性の板)である。導電板34は、フレーム33と同様に、断面形状が櫛歯状であり、34aは導電板34のうち一枚の水平方向の平板(以下、水平板)、34bは水平板34aに繋がった複数枚の垂直方向の平板(以下、垂直板)である。垂直板34bは、互いに一定の間隔を持って平行に配置されている。
【0038】
35a〜35dは、ボンディングワイヤー(以下、ワイヤー)である。ワイヤー35aはパッド4aと外部端子6aとを接続し、ワイヤー35bは導電板33aと外部端子6aとを接続している。また、ワイヤー35cはパッド4bと外部端子6bとを接続し、ワイヤー35dはフレーム33と外部端子6bとを接続している。
【0039】
D4はフレーム33の垂直板33bからこれと隣り合う導電板34の垂直板34bまでの間隔である。S4はフレーム33および導電板34の、垂直板33bと34bとが対向する領域である。
以上のように構成される半導体装置31において、フレーム33より下側の、領域S4に含まれるモールド樹脂が誘電体層として働くため、この領域S4に含まれる部分のフレーム33と、導電板34と、誘電体層とで容量が形成される。垂直板33bおよび34bの合計枚数をモールド樹脂8が有する誘電率をρとすると、容量値C4は以下の式(4)で示される。
容量値C4=(N−1)×ρ×S4/D4・・・・・・・・・・・・・(4)
この容量値C4が電源ノイズを低減するためのバイパスコンデンサやアナログ素子等の特性を調整するための容量として機能することになる。
その他の構成要素は、実施の形態1と同様であるため、詳細な説明を省略する。
【0040】
導電板34は種々の好適な方法により、所定の位置に配置されるようにする。例えば、実施の形態1と同様に、予め形成された接続体を用いて半導体装置31を形成すると、簡易に精巧な半導体装置31を得ることができる。
【0041】
以上のように、この実施の形態4の半導体装置31によれば、半導体装置31内のICチップ2の下側部分に容量値C4が形成される。また、モールド樹脂8によるICチップ2封入の工程で容量値C4が形成される。また、モールド樹脂8の一部がそのまま誘電体層として働く。このため、実施の形態1と同様の効果が得られる。
また、フレーム33および導電板34の断面形状が櫛歯状なので、複数枚の板33bおよび34bは、平板33aおよび34aによって間隔を保持されている。このため、容量値C4のばらつきがより少なくなり、精度が向上するという効果が得られる。
【0042】
実施の形態5.
図8はこの発明の実施の形態5による半導体装置41の概略的な構成を示す断面図である。
実施の形態5の半導体装置は、実施の形態2の半導体装置11の、フレーム3および一枚目〜三枚目の導電板13a〜13cの隣り合う板同士の間にスペーサー49を挿入したものである。
【0043】
図において、41は、半導体装置である。49はフレーム3および一枚目〜三枚目の導電板(導電性の板)13a〜13cの隣り合う板同士の間に挿入され、各板の間隔を保持するスペーサーである。ここでは四隅に挿入し、上述の間隔を保持している。スペーサー49の材料としては、種々の好適なものが考えられるが、絶縁性、各板の間隔を保つための硬度、温度・水分への耐久性等の観点から好適なものを用いる。例えば硬質樹脂やプラスチック等は好適である。
スペーサー49の取り付け方法は、種々の好適な方法が考えられる。例えば接着剤による接着、はめ込み具等を用いての装着等適切な方法であればどんな方法でも良い。その他の構成要素は、実施の形態1と同様であるため、詳細な説明を省略する。
【0044】
以上のように、この実施の形態5の半導体装置41によれば、スペーサー49を除く構成が半導体装置11と同様であるため、実施の形態2と同様の効果が得られる。
また、フレーム3および一枚目〜三枚目の導電板(導電性の板)13a〜13cの隣り合う板同士の間に各板の間隔を保持するスペーサー49を備えたので、容量値C2のばらつきが少なく、精度が向上するという効果が得られる。
【0045】
なお、実施の形態5の半導体装置41においては、スペーサー49の挿入を、実施の形態2の半導体装置11に適用した例につき示したが、実施の形態1の半導体装置1にも適用することができる。その他、フレーム、導電板の間隔保持の目的で他の半導体装置に適用することもできる。
【0046】
【発明の効果】
以上のように、この発明によれば、半導体素子と、半導体素子を搭載するフレームと、フレームの下側に、フレームから一定の間隔を持って配置される導電性の板と、半導体素子、フレーム、および導電性の板を覆い、封入するモールド樹脂とを備えるように半導体装置を構成したので、半導体装置内の半導体素子の下側部分に容量が形成される。このため、従来の半導体装置の面積は保持したままで、電源ノイズ等の半導体素子に与える悪影響を低減させることが可能な半導体装置が得られる効果がある。
また、モールド樹脂による半導体素子封入の工程で、フレームおよび導電板の間隙に流れ込んだモールド樹脂がそのまま誘電体層として機能し、容量が形成されるので、誘電体層を形成する工程等も不要であり、従来の半導体装置作製工程に新たな工程を追加することなく容量部分の形成を実現することが可能な半導体装置が得られる効果がある。また、新たに誘電体層の材料を用意する必要もないため、コストを抑えることが可能な半導体装置が得られる効果がある。
【図面の簡単な説明】
【図1】この発明の実施の形態1による半導体装置の概略的な構成を示す断面図である。
【図2】この発明の実施の形態1による半導体装置の、導電性の板を所定の位置に配置する方法の一例を示す第一段階の工程図である。
【図3】この発明の実施の形態1による半導体装置の、導電性の板を所定の位置に配置する方法の一例を示す第二段階の工程図である。
【図4】この発明の実施の形態1による半導体装置の、導電性の板を所定の位置に配置する方法の一例を示す第三段階の工程図である。
【図5】この発明の実施の形態2による半導体装置の概略的な構成を示す断面図である。
【図6】この発明の実施の形態3による半導体装置の概略的な構成を示す断面図である。
【図7】この発明の実施の形態4による半導体装置の概略的な構成を示す断面図である。
【図8】この発明の実施の形態5による半導体装置の概略的な構成を示す断面図である。
【図9】従来の半導体装置の概略的な構成を示す断面図である。
【符号の説明】
1,11,21,31,41 半導体装置、2 ICチップ(半導体素子)、3,23,33 フレーム、3a,13a〜13c,24,34 導電板(導電性の板)、4a,4b パッド、5a〜5d,15a〜15f,25a〜25d,35a〜35d ボンディングワイヤー、6a 第一の外部端子(外部端子)、6b 第二の外部端子(外部端子)、7 保護膜、8 モールド樹脂、23a,24a 水平方向の平板、23b,24b 垂直方向の平板、33a,34a
水平方向の平板、33b,34b 垂直方向の平板、49 スペーサー。
【発明の属する技術分野】
この発明は、パッケージされた半導体装置であり、特に、容量を備えていても小型化・低コスト化を実現できる半導体装置に関するものである。
【0002】
【従来の技術】
図9は、従来の半導体装置の構成を説明するための概略的な断面図である。図において、51は半導体装置である。52はICチップ(半導体素子)である。53はICチップ52を搭載したフレームである。
54aおよび54bはICチップ52上に設けられたパッド状の電極(以下、パッド)であり、55aおよび55bはボンディングワイヤー(以下、ワイヤー)であり、56aおよび56bは第一および第二の外部端子である。ワイヤー55aはパッド54aと第一の外部端子56aとを接続し、ワイヤー55bはパッド54bと第二の外部端子56bとを接続している。
57はパッド54aおよび54bの上面を除くICチップ52上を覆うように設けられた保護膜である。58は上述の52〜57のうち、第一および第二の外部端子56aおよび56bの一部を除く部分を覆うモールド樹脂である。
【0003】
【発明が解決しようとする課題】
従来の半導体装置51は、以上のように構成されているため、以下に示すような課題があった。
半導体装置51の構造では容量が形成されないため、電源−グランド間のバイパスコンデンサとして用いる場合や、アナログ素子として用いるときに素子の特性の改善や調整のために容量が必要になってくる場合、ICチップ52内に容量を形成するか、または半導体装置51外に容量を付加するのが普通であった。
【0004】
ICチップ52内に容量を形成する場合、たとえばICチップ52の製造工程において、Siの拡散層やゲート酸化膜等を誘電体として、容量を形成する方法が知られている。また、半導体装置51外部に容量を付加するには、たとえばシステム基板上に半導体装置51と共にコンデンサを実装する方法が知られている。
【0005】
しかし、ICチップ52内に容量を形成する場合は、ICチップ52の面積が大きくなるためコストが高くなるという課題があり、半導体装置外に容量を付加する場合は、上述のコンデンサ等の容量部品が必要になるため、電子機器の小型化・低コスト化の点で限界があるという課題があった。
【0006】
この発明は、上記のような課題を解決するためになされたもので、パッケージ内に容量を備えることにより、ノイズがICに与える影響を低減させる、また、IC内のアナログ素子等の性能を向上させる半導体装置を得ることを目的とする。
また、この発明は、ICチップ、電子機器の小型化・低コスト化を実現させることが可能な半導体装置を得ることを目的とする。
【0007】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体素子と、半導体素子を搭載するフレームと、フレームの下側に、フレームから一定の間隔を持って配置される導電性の板と、半導体素子、フレーム、および導電性の板を覆い、封入するモールド樹脂とを備えたものである。
【0008】
この発明に係る半導体装置は、フレームが一枚の矩形状の平板からなり、導電性の板が複数枚の矩形状の平板からなるものである。
【0009】
この発明に係る半導体装置は、フレームおよび導電性の板が、それぞれ、複数枚の水平方向の平板とそれらの板を接続する垂直方向の平板とで構成され、フレームの水平方向の平板と導電性の板の水平方向の平板とが交互に配置されるものである。
【0010】
この発明に係る半導体装置は、フレームおよび導電性の板が、それぞれ、一枚の水平方向の平板と、これに繋がった複数枚の垂直方向の平板とで構成される、断面形状が櫛歯状の板からなり、フレームの垂直方向の平板と導電性の板の垂直方向の平板が交互に配置されるものである。
【0011】
この発明に係る半導体装置は、フレームと導電性の板との間、および隣接する導電性の板の間に、間隔保持用のスペーサーを備えたものである。
【0012】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1による半導体装置1の概略的な構成を示す断面図である。図2〜図4は、半導体素子1のフレーム3に対し、導電性の板3aが所定の間隔を持って並行に配置されるようにするための、半導体装置の工程の一部を段階的に示す図であり、平面図、正面図、側面図からなる。
【0013】
図において、1は半導体装置である。2はICチップ(半導体素子)である。3はICチップ2を搭載した矩形状の平板からなるフレームである。フレーム3の材料として、強度や耐腐食性等を満足する種々の好適なものが考えられ、例えば銅製の合金等は好適である。
【0014】
3aはフレーム3から一定の間隔を持ってフレーム3に対し平行に配置された、矩形状の平板からなる導電板(導電性の板)である。導電板3aの材料としては、たとえば銅系の合金等が好適である。
4a,4bはICチップ2上に設けられたパッド状の電極(以下、パッド)である。5a〜5dは、ボンディングワイヤー(以下、ワイヤー)であり、6aは第一の外部端子(外部端子)、6bは第二の外部端子(外部端子)である。
【0015】
ワイヤー5aはパッド4aと第一の外部端子6aとを接続し、ワイヤー5bは導電板3aと第一の外部端子6aとを接続している。また、ワイヤー5cはパッド4bと第二の外部端子6bとを接続し、ワイヤー5dはフレーム3と第二の外部端子6bとを接続している。
【0016】
7はパッド4aおよび4bの上面を除くICチップ2上を覆うように設けられた保護膜である。8はICチップ2を封入するモールド樹脂であり、上述の2〜7のうち、第一の外部端子6aおよび第二の外部端子6bの一部を除くすべての部分を覆い、封入している。
D1はフレーム3と導電板3aとの間隔であり、S1はフレーム3と導電性の板3aとが対向する領域である。
【0017】
以上のように構成される半導体装置1において、フレーム3より下側の、領域S1に含まれるモールド樹脂8が誘電体層として働くため、この領域S1に含まれる部分のフレーム3と、導電板3aと、誘電体層とにより容量が形成される。モールド樹脂8が有する誘電率をρとすると、容量値C1は以下の式(1)で示される。
容量値C1=ρ×S1/D1・・・・・・・・・・・・・・・・・・・(1)
この容量値C1が電源ノイズを低減するためのバイパスコンデンサや、アナログ素子等の特性を調整するための容量として機能することになる。
【0018】
導電板3aは種々の好適な方法により、所定の位置に配置されるようにする。例えば、以下のように半導体装置1を形成することにより、これを満足することができる。
1.まず、最終的にフレーム3、導電板3a、第一の外部端子6aおよび第二の外部端子6bとなる部分を含む、これら全てが一体化された接続体を形成する。この接続体は、完成した時点で各々の構成要素が所望の位置に配置されるように、接続部等で保持し、予め組み立てておくものである。この接続体を用いて、モールド樹脂8を封入する前工程まで形成する(図2)。
2.第一の外部端子6aおよび第二の外部端子6bとなる部分の一部を除く部分をモールド樹脂8で覆い、封入する(図3)。
3.上述の接続部および余分な部分を切断し、フレーム3、導電板3a、第一の外部端子6aおよび第二の外部端子6bをそれぞれ独立させる。封入されたモールド樹脂8により、フレーム3と導電板3aとは一定の間隔での互いに平行な配置が保持された状態である(図4)。
以上のような、予め形成された接続体を用いて半導体装置1を形成すると、簡易に精巧な半導体装置1を得ることができる。
【0019】
以上のように、この実施の形態1の半導体装置1によれば、半導体装置1内のICチップ2の下側部分に容量値C1が形成されるので、従来の半導体装置の面積は保持したままで、電源ノイズ等の半導体素子に与える悪影響を低減させることができるという効果が得られる。
【0020】
また、モールド樹脂8によるICチップ2封入の工程で、フレーム3および導電板3aの間隙に流れ込んだモールド樹脂8がそのまま誘電体層として機能し、容量値C1が形成されるので、誘電体層を形成する工程等も不要であり、従来の半導体装置作製工程に新たな工程を追加することなく容量部分の形成を実現することができるという効果が得られる。
また、新たに誘電体層の材料を用意する必要もないため、コストを抑えることができるという効果が得られる。
【0021】
実施の形態2.
図5はこの発明の実施の形態2による半導体装置の概略的な構成を示す断面図である。図において、11は半導体装置である。13a〜13cはフレーム3から順次一定の間隔を持って平行に配置された、矩形状の三枚(複数枚)の平板からなる導電板(導電性の板)であり、フレーム3に近い方から順次一枚目の導電板13a、二枚目の導電板13b、三枚目の導電板13cとする。一枚目〜三枚目の導電板13a〜13cとしては、たとえば銅系の合金等が好適である。
【0022】
15a〜15fは、ボンディングワイヤー(以下、ワイヤー)である。ワイヤー15aはパッド4aと第一の外部端子6aとを接続し、ワイヤー15bは一枚目の導電板13aと第一の外部端子6aとを接続し、ワイヤー15cは三枚目の導電板13cと第一の外部端子6aとを接続している。また、ワイヤー15dはパッド4bと第二の外部端子6bとを接続し、ワイヤー15eはフレーム3と第二の外部端子6bとを接続し、ワイヤー15fは二枚目の導電板13bと第二の外部端子6bとを接続している。
【0023】
D2はフレーム3から順次一定の間隔で配置されている一枚目〜三枚目の導電板13a〜13cの、それぞれの間隔である。S2はフレーム3と一枚目〜三枚目の導電板13a〜13cの、互いに共通して対向する領域である。
【0024】
以上のように構成される半導体装置11において、フレーム3より下側の、領域S2に含まれるモールド樹脂8が誘電体層として働くため、この領域S2に含まれる部分のフレーム3と、一枚目〜三枚目の導電板13a〜13bと、誘電体層とにより、容量が形成される。導電性の板の枚数をN枚とし、モールド樹脂8が有する誘電率をρとすると、容量値C2は以下の式(2)で示される。
容量値C2=(N−1)×ρ×S2/D2・・・・・・・・・・・・・(2)
ここではN=3であるため、C2=2×ρ×S2/D2である。
この容量値C2が電源ノイズを低減するためのバイパスコンデンサやアナログ素子等の特性を調整するための容量として機能することになる。
その他の構成要素は実施の形態1と同様であるため、詳細な説明を省略する。
【0025】
一枚目〜三枚目の導電板13a〜13cは種々の好適な方法により、所定の位置に配置されるようにする。例えば、実施の形態1と同様に、予め形成された接続体を用いて半導体装置11を形成すると、簡易に精巧な半導体装置11を得ることができる。
【0026】
以上のように、この実施の形態2の半導体装置11によれば、半導体装置11内のICチップ2の下側部分に容量値C2が形成される。また、モールド樹脂8によるICチップ2封入の工程で容量値C2が形成される。また、モールド樹脂8の一部がそのまま誘電体層として働く。このため、実施の形態1と同様の効果が得られる。
また、複数枚の導電板(第一〜第三の導電板13a〜13c)を備えているため、半導体装置11の面積を増やすことなく、内蔵される容量値C2の調整が可能であるという効果が得られる。
【0027】
なお、実施の形態2の半導体装置11においては、導電性の板を三枚としたが、要求される容量値等により、適宜増減することができる。
【0028】
実施の形態3.
図6はこの発明の実施の形態3による半導体装置21の概略的な構成を示す断面図である。図において、21は半導体装置である。23はICチップ2を搭載したフレームである。フレーム23は、断面形状がコの字型の、一枚の屈曲した板からなる。23aはフレーム23のうち、二枚の水平方向の平板であり、23bは二枚の水平方向の平板23aを接続する垂直方向の平板である。
【0029】
24はフレーム23から一定の間隔を持って配置された導電板(導電性の板)である。導電板24は、フレーム23と同様に、断面形状がコの字型の一枚の屈曲した板からなる。24aは導電板24のうち、二枚の水平方向の平板であり、24bは二枚の水平方向の平板24aを接続する垂直方向の平板である。
これらフレーム23および導電板24は、フレーム23の水平方向の平板23aと、導電板24の水平方向の平板24aとが交互に配置されている。
【0030】
25a〜25dは、ボンディングワイヤー(以下、ワイヤー)である。ワイヤー25aはパッド4aと第一の外部端子6aとを接続し、ワイヤー25bは導電板24と第一の外部端子6aとを接続している。また、ワイヤー25cはパッド4bと第二の外部端子6bとを接続し、ワイヤー25dはフレーム23と第二の外部端子6bとを接続している。
【0031】
D3はフレーム23から導電板24までの間隔である。正確には、ここでは、フレーム23の水平方向の平板23aからその下側の導電板24の水平方向の平板24aまでの間隔である。S3はフレーム23および導電板24の水平方向の平板23aおよび24aが対向する領域である。
【0032】
以上のように構成される半導体装置21において、フレーム23より下側の、領域S3に含まれるモールド樹脂が誘電体層として働くため、この領域S3に含まれる部分のフレーム23と、導電板24と、誘電体層とにより、容量が形成される。水平方向の平板23aおよび24aの合計枚数をN枚、モールド樹脂8が有する誘電率をρとすると、容量値C3は以下の式(3)で示される。
容量値C3=(N−1)×ρ×S3/D3・・・・・・・・・・・・・(3)
この容量値C3が電源ノイズを低減するためのバイパスコンデンサやアナログ素子等の特性を調整するための容量として機能することになる。
その他の構成要素は、実施の形態1と同様であるため、詳細な説明を省略する。
【0033】
導電板24は種々の好適な方法により、所定の位置に配置されるようにする。例えば、実施の形態1と同様に、予め形成された接続体を用いて半導体装置21を形成すると、簡易に精巧な半導体装置21を得ることができる。
【0034】
以上のように、この実施の形態3の半導体装置21によれば、半導体装置21内のICチップ2の下側部分に容量値C3が形成される。また、モールド樹脂8によるICチップ2封入の工程で容量値C3が形成される。また、モールド樹脂8の一部がそのまま誘電体層として働く。このため、実施の形態1と同様の効果が得られる。
また、フレーム23および導電板24の断面形状がコの字型なので、水平方向の平板23aおよび24aは、共に垂直方向の平板23bおよび24bによって間隔を保持されている。このため、各水平方向の平板23aおよび24a間の間隔はより正確である。したがって、容量値C3のばらつきがより少なくなり、精度が向上するという効果が得られる。
【0035】
なお、半導体装置21では、フレーム23および導電板24が、二枚の水平方向の平板23aおよび24aで構成された場合について示したが、フレームおよび導電板が、それぞれ三枚以上の複数枚の平板で構成されるものであっても良い。
【0036】
実施の形態4.
図7は、この発明の実施の形態4による半導体装置の概略的な構成を示す断面図である。図において、31は半導体装置である。33はICチップ2を搭載したフレームである。フレーム33は、断面形状が櫛歯状であり、33aはフレーム33のうち一枚の水平方向の平板(以下、水平板)、33bは水平板33aに繋がった複数枚の垂直方向の平板(以下、垂直板)である。垂直板33bは、互いに一定の間隔を持って平行に配置されている。
【0037】
34はフレーム33から一定の間隔を持って平行に配置された導電板(導電性の板)である。導電板34は、フレーム33と同様に、断面形状が櫛歯状であり、34aは導電板34のうち一枚の水平方向の平板(以下、水平板)、34bは水平板34aに繋がった複数枚の垂直方向の平板(以下、垂直板)である。垂直板34bは、互いに一定の間隔を持って平行に配置されている。
【0038】
35a〜35dは、ボンディングワイヤー(以下、ワイヤー)である。ワイヤー35aはパッド4aと外部端子6aとを接続し、ワイヤー35bは導電板33aと外部端子6aとを接続している。また、ワイヤー35cはパッド4bと外部端子6bとを接続し、ワイヤー35dはフレーム33と外部端子6bとを接続している。
【0039】
D4はフレーム33の垂直板33bからこれと隣り合う導電板34の垂直板34bまでの間隔である。S4はフレーム33および導電板34の、垂直板33bと34bとが対向する領域である。
以上のように構成される半導体装置31において、フレーム33より下側の、領域S4に含まれるモールド樹脂が誘電体層として働くため、この領域S4に含まれる部分のフレーム33と、導電板34と、誘電体層とで容量が形成される。垂直板33bおよび34bの合計枚数をモールド樹脂8が有する誘電率をρとすると、容量値C4は以下の式(4)で示される。
容量値C4=(N−1)×ρ×S4/D4・・・・・・・・・・・・・(4)
この容量値C4が電源ノイズを低減するためのバイパスコンデンサやアナログ素子等の特性を調整するための容量として機能することになる。
その他の構成要素は、実施の形態1と同様であるため、詳細な説明を省略する。
【0040】
導電板34は種々の好適な方法により、所定の位置に配置されるようにする。例えば、実施の形態1と同様に、予め形成された接続体を用いて半導体装置31を形成すると、簡易に精巧な半導体装置31を得ることができる。
【0041】
以上のように、この実施の形態4の半導体装置31によれば、半導体装置31内のICチップ2の下側部分に容量値C4が形成される。また、モールド樹脂8によるICチップ2封入の工程で容量値C4が形成される。また、モールド樹脂8の一部がそのまま誘電体層として働く。このため、実施の形態1と同様の効果が得られる。
また、フレーム33および導電板34の断面形状が櫛歯状なので、複数枚の板33bおよび34bは、平板33aおよび34aによって間隔を保持されている。このため、容量値C4のばらつきがより少なくなり、精度が向上するという効果が得られる。
【0042】
実施の形態5.
図8はこの発明の実施の形態5による半導体装置41の概略的な構成を示す断面図である。
実施の形態5の半導体装置は、実施の形態2の半導体装置11の、フレーム3および一枚目〜三枚目の導電板13a〜13cの隣り合う板同士の間にスペーサー49を挿入したものである。
【0043】
図において、41は、半導体装置である。49はフレーム3および一枚目〜三枚目の導電板(導電性の板)13a〜13cの隣り合う板同士の間に挿入され、各板の間隔を保持するスペーサーである。ここでは四隅に挿入し、上述の間隔を保持している。スペーサー49の材料としては、種々の好適なものが考えられるが、絶縁性、各板の間隔を保つための硬度、温度・水分への耐久性等の観点から好適なものを用いる。例えば硬質樹脂やプラスチック等は好適である。
スペーサー49の取り付け方法は、種々の好適な方法が考えられる。例えば接着剤による接着、はめ込み具等を用いての装着等適切な方法であればどんな方法でも良い。その他の構成要素は、実施の形態1と同様であるため、詳細な説明を省略する。
【0044】
以上のように、この実施の形態5の半導体装置41によれば、スペーサー49を除く構成が半導体装置11と同様であるため、実施の形態2と同様の効果が得られる。
また、フレーム3および一枚目〜三枚目の導電板(導電性の板)13a〜13cの隣り合う板同士の間に各板の間隔を保持するスペーサー49を備えたので、容量値C2のばらつきが少なく、精度が向上するという効果が得られる。
【0045】
なお、実施の形態5の半導体装置41においては、スペーサー49の挿入を、実施の形態2の半導体装置11に適用した例につき示したが、実施の形態1の半導体装置1にも適用することができる。その他、フレーム、導電板の間隔保持の目的で他の半導体装置に適用することもできる。
【0046】
【発明の効果】
以上のように、この発明によれば、半導体素子と、半導体素子を搭載するフレームと、フレームの下側に、フレームから一定の間隔を持って配置される導電性の板と、半導体素子、フレーム、および導電性の板を覆い、封入するモールド樹脂とを備えるように半導体装置を構成したので、半導体装置内の半導体素子の下側部分に容量が形成される。このため、従来の半導体装置の面積は保持したままで、電源ノイズ等の半導体素子に与える悪影響を低減させることが可能な半導体装置が得られる効果がある。
また、モールド樹脂による半導体素子封入の工程で、フレームおよび導電板の間隙に流れ込んだモールド樹脂がそのまま誘電体層として機能し、容量が形成されるので、誘電体層を形成する工程等も不要であり、従来の半導体装置作製工程に新たな工程を追加することなく容量部分の形成を実現することが可能な半導体装置が得られる効果がある。また、新たに誘電体層の材料を用意する必要もないため、コストを抑えることが可能な半導体装置が得られる効果がある。
【図面の簡単な説明】
【図1】この発明の実施の形態1による半導体装置の概略的な構成を示す断面図である。
【図2】この発明の実施の形態1による半導体装置の、導電性の板を所定の位置に配置する方法の一例を示す第一段階の工程図である。
【図3】この発明の実施の形態1による半導体装置の、導電性の板を所定の位置に配置する方法の一例を示す第二段階の工程図である。
【図4】この発明の実施の形態1による半導体装置の、導電性の板を所定の位置に配置する方法の一例を示す第三段階の工程図である。
【図5】この発明の実施の形態2による半導体装置の概略的な構成を示す断面図である。
【図6】この発明の実施の形態3による半導体装置の概略的な構成を示す断面図である。
【図7】この発明の実施の形態4による半導体装置の概略的な構成を示す断面図である。
【図8】この発明の実施の形態5による半導体装置の概略的な構成を示す断面図である。
【図9】従来の半導体装置の概略的な構成を示す断面図である。
【符号の説明】
1,11,21,31,41 半導体装置、2 ICチップ(半導体素子)、3,23,33 フレーム、3a,13a〜13c,24,34 導電板(導電性の板)、4a,4b パッド、5a〜5d,15a〜15f,25a〜25d,35a〜35d ボンディングワイヤー、6a 第一の外部端子(外部端子)、6b 第二の外部端子(外部端子)、7 保護膜、8 モールド樹脂、23a,24a 水平方向の平板、23b,24b 垂直方向の平板、33a,34a
水平方向の平板、33b,34b 垂直方向の平板、49 スペーサー。
Claims (5)
- 半導体素子と、
該半導体素子を搭載するフレームと、
該フレームの下側に、該フレームから一定の間隔を持って配置される導電性の板と、
上記半導体素子、フレーム、および導電性の板と電気的に接続する外部端子と、
上記半導体素子、フレーム、および導電性の板を覆い、封入するモールド樹脂と
を備えた半導体装置。 - フレームは一枚の矩形状の平板からなり、導電性の板は複数枚の矩形状の平板からなることを特徴とする請求項1記載の半導体装置。
- フレームおよび導電性の板は、それぞれ、複数枚の水平方向の平板とそれらの板を接続する垂直方向の平板とで構成され、上記フレームの水平方向の平板と上記導電性の板の水平方向の平板とが交互に配置されていることを特徴とする請求項1記載の半導体装置。
- フレームおよび導電性の板は、それぞれ、一枚の水平方向の平板とこれに繋がった複数枚の垂直方向の平板とで構成される断面形状が櫛歯状の板からなり、上記フレームの垂直方向の平板と上記導電性の板の垂直方向の平板が交互に配置されていることを特徴とする請求項1記載の半導体装置。
- フレームと導電性の板との間、および隣接する導電性の板の間に、間隔保持用のスペーサーを備えたことを特徴とする請求項1記載の半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002235927A JP2004079680A (ja) | 2002-08-13 | 2002-08-13 | 半導体装置 |
TW092102177A TWI222187B (en) | 2002-08-13 | 2003-01-30 | Semiconductor device |
US10/358,321 US6828662B2 (en) | 2002-08-13 | 2003-02-05 | Semiconductor device |
KR1020030022823A KR20040015673A (ko) | 2002-08-13 | 2003-04-11 | 반도체 장치 |
CNA031105866A CN1476082A (zh) | 2002-08-13 | 2003-04-11 | 半导体器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002235927A JP2004079680A (ja) | 2002-08-13 | 2002-08-13 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004079680A true JP2004079680A (ja) | 2004-03-11 |
Family
ID=31492470
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002235927A Pending JP2004079680A (ja) | 2002-08-13 | 2002-08-13 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6828662B2 (ja) |
JP (1) | JP2004079680A (ja) |
KR (1) | KR20040015673A (ja) |
CN (1) | CN1476082A (ja) |
TW (1) | TWI222187B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8084870B2 (en) * | 2006-03-27 | 2011-12-27 | Fairchild Semiconductor Corporation | Semiconductor devices and electrical parts manufacturing using metal coated wires |
JP5240155B2 (ja) * | 2009-10-06 | 2013-07-17 | 三菱電機株式会社 | 実装回路基板 |
JP5796956B2 (ja) | 2010-12-24 | 2015-10-21 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 回路装置およびその製造方法 |
CN104247012B (zh) * | 2012-10-01 | 2017-08-25 | 富士电机株式会社 | 半导体装置及其制造方法 |
CN105448878A (zh) * | 2014-08-29 | 2016-03-30 | 展讯通信(上海)有限公司 | 一种集成电容的引线框架型封装结构 |
CN110098156B (zh) * | 2018-01-29 | 2023-04-18 | 光宝新加坡有限公司 | 用于电容耦合隔离器的电容耦合封装结构 |
JP7172847B2 (ja) * | 2019-05-15 | 2022-11-16 | 株式会社デンソー | 半導体装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61108160A (ja) * | 1984-11-01 | 1986-05-26 | Nec Corp | コンデンサ内蔵型半導体装置及びその製造方法 |
JP2882944B2 (ja) | 1992-08-28 | 1999-04-19 | 京セラ株式会社 | 半導体装置 |
WO1995031826A1 (en) * | 1994-05-17 | 1995-11-23 | Olin Corporation | Electronic packages with improved electrical performance |
US6054754A (en) * | 1997-06-06 | 2000-04-25 | Micron Technology, Inc. | Multi-capacitance lead frame decoupling device |
-
2002
- 2002-08-13 JP JP2002235927A patent/JP2004079680A/ja active Pending
-
2003
- 2003-01-30 TW TW092102177A patent/TWI222187B/zh not_active IP Right Cessation
- 2003-02-05 US US10/358,321 patent/US6828662B2/en not_active Expired - Fee Related
- 2003-04-11 CN CNA031105866A patent/CN1476082A/zh active Pending
- 2003-04-11 KR KR1020030022823A patent/KR20040015673A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
CN1476082A (zh) | 2004-02-18 |
US6828662B2 (en) | 2004-12-07 |
KR20040015673A (ko) | 2004-02-19 |
TW200402850A (en) | 2004-02-16 |
TWI222187B (en) | 2004-10-11 |
US20040032015A1 (en) | 2004-02-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6538313B1 (en) | IC package with integral substrate capacitor | |
US20030113954A1 (en) | Method of making a semiconductor package having exposed metal strap | |
US20100193922A1 (en) | Semiconductor chip package | |
US7633140B2 (en) | Inverted J-lead for power devices | |
TWI228317B (en) | Semiconductor device having clips for connecting to external elements | |
US20010013643A1 (en) | Semiconductor integrated circuit device | |
US6495908B2 (en) | Multi-chip semiconductor package | |
KR20200011890A (ko) | 중첩 전기 전도성 영역을 갖는 반도체 패키지 및 그 제조 방법 | |
JP2002135080A (ja) | 弾性表面波装置及びその製造方法 | |
TW200832670A (en) | Electronic device with inductor and integrated componentry | |
JP2004079680A (ja) | 半導体装置 | |
JP3769228B2 (ja) | 電力半導体装置 | |
KR101356591B1 (ko) | 변형된 패들을 구비한 쿼드 플랫 노 리드(qfn)집적 회로(ic)패키지 및 패키지 설계 방법 | |
KR20060074829A (ko) | 적층형 반도체 장치 | |
JP2888183B2 (ja) | 樹脂封止型半導体装置 | |
JP3543253B2 (ja) | 複数のicチップを備えた半導体装置の構造 | |
JP3942495B2 (ja) | 半導体装置 | |
JP3286196B2 (ja) | 複数のicチップを備えた密封型半導体装置の構造 | |
JP3097842B2 (ja) | 樹脂封止型半導体装置用リードフレーム | |
JPH11177013A (ja) | 多段の外部端子を持つicパッケージ | |
JPS6276753A (ja) | 半導体装置およびその製造方法 | |
JP2587722Y2 (ja) | 半導体装置 | |
JPH11219969A (ja) | 半導体装置 | |
JPH08204115A (ja) | 半導体装置 | |
JP2674273B2 (ja) | 内燃機関用電子点火装置 |