TWI222187B - Semiconductor device - Google Patents

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TWI222187B
TWI222187B TW092102177A TW92102177A TWI222187B TW I222187 B TWI222187 B TW I222187B TW 092102177 A TW092102177 A TW 092102177A TW 92102177 A TW92102177 A TW 92102177A TW I222187 B TWI222187 B TW I222187B
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conductive plate
semiconductor device
conductive
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TW092102177A
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Noboru Sekiguchi
Kazuo Murakami
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Mitsubishi Electric Corp
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Description

1222187
五、發明說明（1) 【發明所屬之技術領域] 此發明係封裝之半導體裝置，特別是關於雖具備電 容，但可實現小型化、低成本之半導體裝置。 【先前技術】 圖9係為了說明以往之半導體裝置之構成之概略的剖 面圖。在圖中，51為半導體裝置。52為1(：晶片（半導體元 件）。53為搭載1C晶片52之框架。 54a以及54b係設置於1(：晶片52上之襯墊狀之電極（以 下，稱為襯墊），55a以及55b為焊接線（以下，稱為焊線 )，56a以及56 b為第一以及第二外部端子。焊線55a係連 接襯墊54a以及第一外部端子56a，焊線55b係連接襯墊54b 以及第二外部端子5 6 b。
57係有如覆蓋於除了襯墊54a以及54b之上面之外之IC 晶片52上而設置之保護膜。58係上述52〜57中，包覆除了 第一以及第二外部端子56a以及56b之一部份之後八于' 膠樹脂。 口|刀i蚵 發明内容：
由於如上述構成之故，有以下 【發明所欲解決之課題] 以往之半導體裝置51 所示之課題。 在半導體裝置51之構造中沒有形成電容之故’ 源一地線間之旁路電容器來使用之情況’與作為類比元件
1222187 五、發明說明（2) 使用時’為了改善元件的特性或調整之故，而電容變的必 要之情況時’一般會在1C晶片52内形成電容，或是在半導 體裝置5 1外附加電容。 在1C晶片52内形成電容之情況，例如，係以在1(：晶片 52之製造工程中，以Si之擴散層或閘極氧化膜等作為7電 質，來形成電容的方法廣為人知。又，在半導體裝置5丨外 部附加電容，係以，例如在系統基板上將電容器與半導體 裝置51共同安裝之方法廣為人知。 ° ^ 然而，在I C晶片5 2内形成電容之情況，由於有丨c曰片 52之面積變大成本便變高之課題，而在半導體裝置外:加 電容之情況，需要上述之電容器等電容元件之故，在電子 機器之小型化、低成本化之點上有具有限度的課題。 本發明’係為了解決上述之課題而成，藉由在封裝體 内具備電容，可使噪音對1C之影響降低，又，以得到 内之類比元件等之性能提高之半導體裝置為目的。 又丄本發明係以得到可實現IC晶片、電子機器之小型 化、低成本化之半導體裝置為目的。 【用以解決課題之手段】
與本發明有關之半導體裝置係包括：半導 架，:荅載該半導體元件；導電性板：： 持一定的間隔配置；外部端子？將二: 上述半導轉木及導電板予以電氣連接；以及封膠樹脂，將 疋件、框架及導電板予以包覆而封入。
1222187 五、發明說明（3) 有關之半 電板係由 有關之半 方向的平 ，框架之 酉己置。 有關之半 向的平板 ，其截面: 板與導電; 有關之半； 板之間 矩 ,° :形 之 .係 分 別 為 垂 直 方 向 之 水 平 方 係 分 別 為 垂 直 方 向 5 樞 架 之 配 置 Ο 之 間 > 以 具備保持間隔用之隔板 與本發明 板所構成，導 與本發明 複數片之水平 的平板所構成 向的平板交互 與本發明 一片之水平方 的平板所構成 垂直方向的平 與本發明 及鄰接之導電 【實施方式】 以下’說明本發明之實施形態。 實施形態1 ^ 圖1係表示根據本發明之實施形態丨之半 概略的構成之剖面圖。圖2〜圖4係的對於半崎 '凌置1之 架3，而為了將導電板3a平行配置之半導體裝件1之樞 部份之階段性的是意圖，由平面圖、正面、罝製程之一 成。 、側面圖組 在圖中，1為半導體裝置。2為1(：晶片（半 )，3為搭載I C晶片2之矩形之平板所構成之框加體元件 架3之材料，可考慮滿足強度與耐腐蝕性木。作為框 τ <各種適合
1222187
者’例如，銅製的合金等為適合。 3 a:從：架3以一定的間隔，相對於框架3平行配置， 的合金適合來作為導電板33之2電性板）。以例如銅系 墊狀之電極（ ’稱為焊線） 二外部端子 以下， ，6a為 (外部端 4a、4b係設置於ic晶片2上之概 稱為襯墊）。5 a〜5 d係焊接線（以下 第一外部端子（外部端子），6b為第 子）〇 k線5 a係連接概塾4 a與第 接導電板3a與第一外部端子6a 與第二外部端子6b，焊線5d係 6 b 〇 一外部端子6 a，焊線5 b係連 。又’焊線5 c係連接襯塾4 b 連接框架3與第二外部端子 7係在除了襯墊4a以及4b之上面之外如包覆^晶片2上 之保護膜° 8係將1C晶片2封裝之封膠樹脂，在上述2〜7 中’將除了第-外部端子63以及第二外部端子⑽的 之外全部包覆，封裝。 針二：=木3肖導電板h 2間隔，Μ係框架3與導電板 對向之區域。 在如上述構成之半導體裝置i中，在較框架3還下側之 匕含於領域S1之封膠樹脂8作為介電質層作動之故，萨 此包含於領域S1之部分之框架3、導電板3a、與介電‘層 來形成電$。封膠樹脂8具有介電率p，其電容值π如； 式所示。 電容值Cl = p X si /D1 ...... ( 1 ) 五、發明說明（5) 此電谷值C 1係具有為了使電一 與為：；整類比元件等之特性= 旁路電容， 的位適當的方法，而使其配置在既定 其滿足。例如稭由如下述來形成半導體裝置1，而可使 1 ·首先，將最終包含了 M π 外部端子6a以及第二外部工t ί :3、導電板3a、第-體化之連接體。此連接體 ：：’將其全部形成- 構成要辛配置在既定的f / 元成後之時點上，使各個 者。使用此連接體，將製程進杆：：接°P 4而預先組立 (圖2 )。 肝衣％進仃到封入封膠樹脂8之前 2. 在除了構成第一外部端子6a以及第二 -部分外之部分’以封膠樹脂8包覆而封入（圖。 之 3. 切斷上述連接部以及多餘的部分， 板3a、第一外部端子6a以及第_ +木3、導電 .,,χ 3 汉弟一外部端子6 b分別獨立。蕤 」政之封膠樹脂8，來使框架3與導電㈣之間以二 疋的間隔相互平行配置之狀態（圖4 ) 。 /、、 如上述，如預先使用所形成之連接體來形 置1，則可簡易的得到精巧之半導體裝置〗。 千V 衣 f置1如内上之 此實施型態1之半導體裝置1，在半導體 装置1内之IC BS片2之下側部分形成電容值㈠之故， 以往半導體裝置之面積之情況下，得到可以使電源噪音等 之對於半導體原件之壞影響降低之效果。 、’、 又，在藉由封膠樹脂8而封裝j C晶片2之製程中，流入 五、發明說明（6) i 及導電板3a之間隙令之封膠樹脂8直接作為介電質 製程等此，=形成電容值c 1之故，不需要形成介電質層之 裎，π ^而在以往之半導體裝置製作製程中追加新的製 到可以實現電容部分之形成之效 只％形態2 略之係表示才艮據本發明之實施％態2之+導體裝置之概 係從框架圖床\在圖中，η係半導體裝置。13a〜13c 三片（…^ 〇依序保持一定的間隔而平行配置之矩形之 :框二數Λ)平板所構成之導電板（導電性平板），從 之開始依序為，第-片之導電板…、第二片 守堯板I3b、第：η夕道痛*, 合作為笛 乐一月之導電板I 3C。以例如銅系的合金適 1弟一片〜第三片之導電板13a〜13c。 ^4a|^ 板Ua與第一外°= 子^連f，焊線15b係將第一片之導電 板13c與第一外\ ==接，焊線⑸係將第三片之導電 第一& 鳊子6 a連接。又，焊線1 5 d係將襯墊4 b盥 6 b以= 連Λ，焊線156係將框架3與第二外部端； 6b連接。次係將第二片之導電板13b與第二外部端子 二 =攸框架3依照順序以一定的間隔配置之第一片〜第 ^二之y電板133〜13〇：之分別的間隔。S2係框架3與第一片 之導電半13a〜13c之互相共通之對向的領域。 夕^人Ϊ上述所構成之半導體裝置1 1中，較框架3還下側 已含在領域S2之封膠樹脂8作為介電質層作動之故，藉
1222187 五、發明說明（7) 由此包含於領域S2之部分之框架3、第一 卜 板13a〜13c、以及介電質層，來开；a带〜片〜第二片之導電 之片數_ Μ，封膠樹脂8所擁有:介雷各。若導電性平板 C2如下式（2 )所示。 、率為Ρ ’則電容值 電容值C2 = (Ν —1 ) χ ρ χ S2 /D2 ••… 在此N=3之故，所以C2=2x ρχ s 此電谷值C2係為了 §周整將電源《立 及類比元件等之特性而使其具= 旁路電容以 由於其他之構成要素與實#彡能此 細的說明。 目同之故’省略詳 法，使其配置在既定的位置。例二=各之適當的方 若使用預先形成之連接體來形成半導體m相同， 的得到精巧之半導體裝置丨丨。 表置11，則可簡易 r梦ίϋ ’ ί據此實施型態2之半導體裝置"，在丰道 體裝置11内之1C晶片2之下側部分 在+導 藉由封膠樹脂8封裝IC晶片值^。又，在 到與實施形態1相同之效果: ' s乍動。因此，可得 電板二广3 c於)具數：之導電板（第-片〜第三片之導 得到可調整，之電容可質不cf之力;/果導體裝置11之面積而可 三片又但ΐίί:】2之半導體裝置"中’導電性平板為 要求之電容值等，來適當的增減。
1222187 - M_ 五、發明說明（8) 實施形態3 概略Π系/示根據本發明之實施形態3《半導體裝置2ι之 載1(：”? 面圖。在圖*，21係半導體裝置。23係搭 的板所構成。23a係在框架23中，二片水平方&之斤今 23b係與兩片水平方向之平板23a連接之垂直平板。 24係從框架23開始，保持—定的間隔而配置之 (導電性板）。導電板24係與框架 \字;型之-片折變的板所構成。243係在门導電由二^片 之平板侧…水平方向之電平:2。 些框架23以及導電板24，框架23之水平方向之平柘 23巧5與=24之水平方向之平板2^ 襯塾1第外焊^線（以下，稱為焊幻 第一外部端子6a連接。x線心係將導電板24與 部端子6b連接，焊U孫汶，線…係將襯墊❹與第二外 接。 烊線5d係將框架23與第二外部端子61)連 D3係從框架23到導電柘？4夕叫 架23之水平方向之平：二 =之間隔。正確的說’係從框 向之平板24a之間㈤。S3係上9下側之導電板24之水平方 向之平板23a以及24a對向之區木域3。以及導電板24之水平方 之包置21中，較框架23還下側 之封膠树脂作為介電質層作動之故，藉由 2103-5468-PF(Nl);Ahddub.ptd $ 12頁 1222187 五、發明說明（9) '一"· 此包含於領域S3之部分之框架23、導電板24、以及介電質 層’來形成電容。若水平方向之平板23a以及2 4a之合計片 數為N片，封膠樹脂8所擁有之介電率為p ，則電容值。如 下式（3)所示。 電容值C3 = (N ) X p X S3 /D3 ……（3 ) 此電容值C3係為了調整將電源噪音降低之旁路電容以 及類比元件等之特性而使其具有電容之機能。 由於其他之構成要素與實施形態丨相同之故，省略 細的說明。 11 導電板24係根據各種適當的方法，使其配置在既定的 位置，口，與實施形態"目同，若使用預先形成之連接 體來形成半導體裝置2 1，則可簡易的得到精巧之半導體 置 2 1。 ~ 如上述，根據此實施型態3之半導體裝置2丨，在半導 體裝置21内之1C晶片2之下側部分形成電容值。3。又，在 藉由封膠樹脂8封裝IC晶片2之製程中形成電容值C3。又， 封膠樹脂8之一部份直接作為介電質層作動。因此，可得 到與實施形態1相同之效果。 又，由於框架23以及導電板24之截面形狀為口字型， 水平方向之平板23a以及24b，都係垂直方向的平板23b以 及24b來保持間隔。因此，各水平方向之平板23a以及24& 間之間隔更正確。0此，電容值㈡的差異變少，而可得到 精度增加的效果。 又’在半導體裝置21中 框架23以及導電板24，係顯
I222l87
，由兩片水平方向之平板23a以及2 4a所構成之情況，但 是，框架以及導電板，也可分別由三片以上之複數 板來構成。 實施形態4 圖7係表示根據本發明之實施形態4之半導體裝置概略 之構成之剖面圖。在圖中，31係半導體裝置。33係搭載ic 晶片2之框架。框架33之截面形狀為梳齒狀，33a係框架 中一片水平方向之平板（以下，稱為水平板），33b係連 結水平板33a之複數片之垂直方向的平板（以下，稱為垂
直板）。垂直板33b，彼此保持一定的間隔平行配置。 34係從框架33開始，保持一定的間隔而平行配置之導 電板（導電性板）。導電板34係與框架33相同，截面形 為梳齒狀，34a係導電板34中一片水平方向之平板（以 :丄稱為水平板），34b係連結水平板34a之複數片之垂直 板（以下，稱為垂直板）。垂直板⑽彼此保持 一疋的間隔而平行配置。 係、焊接線（以下，稱為焊線）。焊線心係將 端子^垃部端子6a連接焊線35b係將導電板33a與外部
又，焊線35c係將襯墊4b與外部端子6b連 接，知線35d係將框架33與外部端子6b連接。 垂Λ4:從框架33之垂直板33b到與其相鄰之導電板34之 垂直板34b之間隔。S4係框架33以 與34b對向之區域。 守电板之垂直板33b 在如上述所構成之半導體裝置31中，較框架33還下
2103-5468-PF(Nl);Ahddub.ptd 第14頁 1222187 五、發明說明（ll)
之包含在領域S4之封膠樹脂作為介電質層作動之故，藉由 此包含於領域S4之部分之框架33、導電板34、以及介電質 層’來形成電容。若垂直板3 3b以及34b之合計片數為N 片’封膠樹脂8所擁有之介電率為p，則電容值以如下式 (4 )所示。 電容值C4 = (N—1) X PXS4/D4...... (4) 此電容值C4係為了調整將電源嗓音降低之旁路電容以 及類比元件等之特性而使其具有電容之機能。 由於其他之構成要素與實施形態1相同之故，省略詳 細的說明。 導電板3 4係根據各種適當的方法，使其配置在既定的 位置。例如，與實施形態丨相同，若使用預先形成之連接 體來形成半導體裝置3 1，則可簡易的得到精巧之半導體 置3 1。 如上述，根據此實施型態4之半導體裝置3丨，在半導 體裝置31内之1C晶片2之下側部分形成電容值C4。又，/ 藉由封膠樹脂8封裝1C晶片2之製程中形成電容值C4。又， 封膠樹脂8之一部份直接作為介電質層作動。因此，可得 到與實施形態1相同之效果。 又，由於框架33以及導電板34之截面形狀為梳齒狀之 故，複數片之板3 3 b以及3 4 b係藉由平板3 3 a以及3 4 a來保持 間隔。因此，電容值C4之差異變少，而可得到精加之 效果。 < 實施形態5
1222187 五、發明說明（12) 圖8係表示根據本發明之實施形態之半導體裝置41概 略之構成之剖面圖。 實施形態5之半導體裝置，係在實施 ^之枢架3以及第一片〜第三片之導電板⑴〜13c之相鄰 導電板互相之間插入隔板4 9。 在圖中，4 1係半導體裝置。4 9係插入於框架以及第一 片~第三片之導電板（導電性板）13a〜13c之相鄰導電板互 相之間，為保持各板之間隔之隔板。在此插入於四角，保 Ϊ上ί之間隔。隔板49之材質可考慮種種適當者，從絕緣 性、為保持各板之間隔之硬度、對溫度•水分之对久性 之觀=看而使用適當者。例如，硬質樹脂與塑膠等。 “I :隔板49之方法’可考慮種種適當之方法。例如， 的方法，任何方法皆可。1 # i ^專〜、要疋適當 之故，省略詳細的說明。，、他構成要素與實施形態1相同 如上述，根據此實施形態5之半導體裝置41，除 板49之外其構成和半導體裝置 ”阳 形態2相同之效果衣置"相同之故，可得到與實施 又，框架3以及第一片〜笛一 u 13a〜13c之相料電板之^電μ ) 板49之故，電容值。2之差異變少f 了保/各板之間隔之隔 果。 I夕，可得到精度增加之效 隔 , ^ χ V收衣罝4 1中，顯示了關於將 板4 9之插入，摩用到奮姑j犯Α 了 L用J貝鼽形態2之半導體裝置η之例，
五、發明說明（13) 體裝置1。另外，也可為了 而應用於其他半導體裝 、搭載半導 疋的間隔而 電性板予以 、及導電性 置之故，在 容。因此， 到可以使電 果。 程中，流入 介電質層之 之製程等， 製程，就得 也沒有另外 成本之半導 1222187 但亦可適用於實施形態1之半導 保持框架、導電板之間隔目的 置。 【發明效果】 如上述，根據本發明，包括··半導體元件 體元件之框架、在框架之下側，從框架保持一 配置之導電性板、將半導體元件、框架、及導 電氣連接之外部端子、以及半導體元件、框架 才反予以包覆而封入之封膠樹脂而構成半導體裝 半導體裝置内之半導體元件之下側部分形成^ 可保持以往之半導體裝置之面積之狀態下，得 源。呆音等之對於半導體原件之壞影響降低之效 又，在藉由封膠樹脂封裝半導體元件之製 框架以及導電板之間隙中之封膠樹脂直接作為 機能，而形成電容之故，不需要形成介電質層 不需在以往之半導體裝置製作製程中追加新的 到可以實現電容部分之形成之效果。又，由於 準備介電質層之材料之必要，而可得到可控制 體裝置之效果。
2103-5468-PF(Nl);Ahddub.ptd 第17頁 1222187 圖式簡單說明 圖1係表示根據本發明之實施形態1之半導體裝置之概 略的構成之剖面圖。 圖2係表示根據本發明之實施形態1之半導體裝置之將 導電性板配置在既定位置之一例之第一階段之製程圖。 圖3係表示根據本發明之實施形態1之半導體裝置之將 導電性板配置在既定位置之一例之第二階段之製程圖。 圖4係表示根據本發明之實施形態1之半導體裝置之將 導電性板配置在既定位置之一例之第三階段之製程圖。 圖5係表示根據本發明之實施形態2之半導體裝置之概 略的構成之剖面圖。 圖6係表示根據本發明之實施形態3之半導體裝置之概 略的構成之剖面圖。 圖7係表示根據本發明之實施形態4之半導體裝置之概 略的構成之剖面圖。 圖8係表示根據本發明之實施形態5之半導體裝置之概 略的構成之剖面圖。 圖9係表示以往之半導體裝置之概略的構成之剖面 圖。 件 元 體 導 半 1片 明晶 兒 C II 虎 号2 符 架 框 墊旨襯； b 膠 Λ封 a 4 8 膜 護 保 7 板 隔 9 4
2103-5468-PF(Nl);Ahddub.ptd 第18頁 1222187 圖式簡單說明 23b、24b垂直方向之平板； 33a、34a水平方向之平板； 33b、34b垂直方向之平板； D1框架3與導電板3a之間隔； 6a第一外部端子（外部端子）； 6b第二外部端子（外部端子）； 1、11、21、31、41半導體裝置； D3從框架23到導電板24之間隔； S1 框架3與導電板3a對向之區域； 3a、13a〜13c、24、34導電板（導電性板）； 5a 〜5d、15a 〜15f、25a 〜25d、35a 〜35d 焊接線； S4框架33以及導電板34之垂直板33b與34b對向之區 域； S2框架3與第一片〜第三片之導電半13a〜13c之互相共 通之對向的領域； S3框架23以及導電板24之水平方向之平板23a以及 2 4a對向之區域； D4從框架33之垂直板33b到與其相鄰之導電板34之垂 直板34b之間隔； D2從框架3依照順序以一定的間隔配置之第一片〜第 三片之導電板13a〜13c之分別的間隔。
2103-5468-PF(Nl);Ahddub.ptd 第19頁

Claims (1)

  1. 〜丄87
    1 · 一種半導體裝置，包拉： 半導體元件； 框架，搭載該半導體元件； 導電性板，在該框架之下側’從該框架開始保持一定 的間隔配置； 一 外部端子，將上述半導體元件、框架及導電板予以雷 氣連接；以及 覆封膠樹脂，將上述半導體元件、框架及導電板予以包 而封入。 申請專 矩形之 〇 申請專 係分別 垂直方 電性板 申請專 係分別 垂直方 上述框 平板交 申請專 之間， 利範圍 平板所 利範圍 為複數 向的平 之水平 利範圍 為一片 向的平 架之垂 互配置 利範圍 以及鄰 係由一片 板所構成 3 ·如 及導電板 板連接之 平板與導 4 ·如 及導電板 複數片之 所形成， 直方向的 5.如 與導電板 之隔板。 第1項之半導體裝置’其中，框 構成，導電板係士％ k ’、 攸係由稷數片之矩形平 第1項之半導辦莊职 片之水平方向衣置’其中，框架 板所構成，^平板以及將這些平 方向的平彳述框架之水平方向的 Jg十板父互配置。 弟1項之半導w 之水平方向妓骏置，其中，框架 板所構成^的平板以及與其連接之 直方向的哉面形狀為梳齒狀之板 。 w板與上述導電性板之垂 第1項之半壤 接之導電4 發骏置，其中，框架 & t間，具備保持間隔用
    2103-5468-PF(Nl);Ahddub.ptd
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8084870B2 (en) * 2006-03-27 2011-12-27 Fairchild Semiconductor Corporation Semiconductor devices and electrical parts manufacturing using metal coated wires
JP5240155B2 (ja) * 2009-10-06 2013-07-17 三菱電機株式会社 実装回路基板
JP5796956B2 (ja) * 2010-12-24 2015-10-21 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 回路装置およびその製造方法
JP6094592B2 (ja) * 2012-10-01 2017-03-15 富士電機株式会社 半導体装置とその製造方法
CN105448878A (zh) * 2014-08-29 2016-03-30 展讯通信（上海）有限公司 一种集成电容的引线框架型封装结构
CN110098156B (zh) * 2018-01-29 2023-04-18 光宝新加坡有限公司 用于电容耦合隔离器的电容耦合封装结构
JP7172847B2 (ja) * 2019-05-15 2022-11-16 株式会社デンソー 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61108160A (ja) * 1984-11-01 1986-05-26 Nec Corp コンデンサ内蔵型半導体装置及びその製造方法
JP2882944B2 (ja) 1992-08-28 1999-04-19 京セラ株式会社 半導体装置
AU2371795A (en) * 1994-05-17 1995-12-05 Olin Corporation Electronic packages with improved electrical performance
US6054754A (en) * 1997-06-06 2000-04-25 Micron Technology, Inc. Multi-capacitance lead frame decoupling device

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