JPH01216608A - 半導体装置用パッケージ - Google Patents
半導体装置用パッケージInfo
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- JPH01216608A JPH01216608A JP4106788A JP4106788A JPH01216608A JP H01216608 A JPH01216608 A JP H01216608A JP 4106788 A JP4106788 A JP 4106788A JP 4106788 A JP4106788 A JP 4106788A JP H01216608 A JPH01216608 A JP H01216608A
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- 239000002184 metal Substances 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置用パッケージに関し、特に高周
波で使用されるパッケージに関するものである。
波で使用されるパッケージに関するものである。
以下、ヒ化ガリウム（ＧａＡｓ）を用いて製造された電
界効果トランジスタ（以下、ＦＥＴと略称する）を例に
とり説明する。
界効果トランジスタ（以下、ＦＥＴと略称する）を例に
とり説明する。
第２図はＦＥＴチップが従来の半導体装置用パッケージ
（以下、単にパッケージという）に装着された状態を示
す上面図であり、第３図はＦＥＴチップの拡大上面図で
ある。
（以下、単にパッケージという）に装着された状態を示
す上面図であり、第３図はＦＥＴチップの拡大上面図で
ある。
第２図および第３図において、１は従来のパッケージの
全体を示し、２ａ、２ｂ、３ａ、３ｂおよび４ａ、４ｂ
はパッケージ側の電極で、２ａはアース用電極であり、
この例においてはソース電゛極となるものである。２ｂ
は外部ソースリード端子、３ａは入力電極で、この例に
おいてはゲート電極となるものである。３ｂは外部ゲー
トリード端子、４ａは出力電極で、この例においてはド
レイン電極となるものである。４ｂは外部ドレインリー
ド端子、５はＦＥＴチップで、とのＦＥＴチップ５が備
えた各電極とパッケージ１の各電極とを金線６により接
続する。また、第３図の２０゜３ｃ、４ｃは前記ＦＥＴ
チップ５のソース電極、ゲート電極、ドレイン電極であ
る。
全体を示し、２ａ、２ｂ、３ａ、３ｂおよび４ａ、４ｂ
はパッケージ側の電極で、２ａはアース用電極であり、
この例においてはソース電゛極となるものである。２ｂ
は外部ソースリード端子、３ａは入力電極で、この例に
おいてはゲート電極となるものである。３ｂは外部ゲー
トリード端子、４ａは出力電極で、この例においてはド
レイン電極となるものである。４ｂは外部ドレインリー
ド端子、５はＦＥＴチップで、とのＦＥＴチップ５が備
えた各電極とパッケージ１の各電極とを金線６により接
続する。また、第３図の２０゜３ｃ、４ｃは前記ＦＥＴ
チップ５のソース電極、ゲート電極、ドレイン電極であ
る。
ＦＥＴの組立法は、まず、ＦＥＴチップ５をパッケージ
１側のソース電極２ａの中央部にＡｕＳｎ等を用いて半
田付けする。次に、金線６を用いて、ＦＥＴチップ５の
ソース電極２ｃ、ゲート電極３ｃ、およびドレイン電極
４ｃとパッケージ１側のソース電極２ａ、ゲート電極３
ａ、 ドレイン電極４ａとを接続する。しかる後、パ
ッケージ１の上部開口部をキャップにより閉止し、ＦＥ
Ｔが完成する。
１側のソース電極２ａの中央部にＡｕＳｎ等を用いて半
田付けする。次に、金線６を用いて、ＦＥＴチップ５の
ソース電極２ｃ、ゲート電極３ｃ、およびドレイン電極
４ｃとパッケージ１側のソース電極２ａ、ゲート電極３
ａ、 ドレイン電極４ａとを接続する。しかる後、パ
ッケージ１の上部開口部をキャップにより閉止し、ＦＥ
Ｔが完成する。
上記のような従来のパッケージ１では、ＦＥＴチップ５
のゲート電極３ｃ、 ドレイン電極４Ｃとパッケージ
１側のゲート電極３ａとドレイン電極４ａとの距離が長
く、そのために金線６が長くなり、ＦＥＴの性能を低下
させていた。
のゲート電極３ｃ、 ドレイン電極４Ｃとパッケージ
１側のゲート電極３ａとドレイン電極４ａとの距離が長
く、そのために金線６が長くなり、ＦＥＴの性能を低下
させていた。
この発明は、上記の問題点を解消するためになされたも
ので、パッケージ側の半導体チップが載置される電極パ
ターンの形状を変えて、半導体チップの各電極と、パッ
ケージ側の各電極とを最短の金属細線で接続できるよう
にした半導体装置用パッケージを提供するものである。
ので、パッケージ側の半導体チップが載置される電極パ
ターンの形状を変えて、半導体チップの各電極と、パッ
ケージ側の各電極とを最短の金属細線で接続できるよう
にした半導体装置用パッケージを提供するものである。
（課題を解決するための手段〕
この発明に係る半導体装置用パッケージは、半導体チッ
プが載置固定された電極の半導体チップに対応する両側
に凹形状の切欠部を形成し、これらの凹形状の切欠部に
絶縁的に嵌入してパッケージ側の所定電極をそれぞれ近
接配置したものである。
プが載置固定された電極の半導体チップに対応する両側
に凹形状の切欠部を形成し、これらの凹形状の切欠部に
絶縁的に嵌入してパッケージ側の所定電極をそれぞれ近
接配置したものである。
この発明においては、半導体チップが載置固定されるパ
ッケージ側の電極の前記半導体チップに対応する両側に
凹形状の切欠部を形成し、この凹形状の切欠部に絶縁的
に嵌入して前記パッケージ側の所定電極を近接配置した
ことから、これらの電極と半導体チップの各電極との距
離が短くなるため、これらの電極間を接続する金属細線
を最短化でき、金属細線による損失が低減される。
ッケージ側の電極の前記半導体チップに対応する両側に
凹形状の切欠部を形成し、この凹形状の切欠部に絶縁的
に嵌入して前記パッケージ側の所定電極を近接配置した
ことから、これらの電極と半導体チップの各電極との距
離が短くなるため、これらの電極間を接続する金属細線
を最短化でき、金属細線による損失が低減される。
以下、ＦＥＴ用パッケージに適用した実施例に基すいて
この発明を説明する。
この発明を説明する。
第１図はこの発明の一実施例を示す図でＦＥＴチップを
装着した状態を示す上面図である。
装着した状態を示す上面図である。
第１図において、第２図、第３図と同一符号は同じもの
を表わしている。
を表わしている。
１１はこの発明によるパッケージ、１２は前記パッケー
ジ１１のソース電極で、その中央部、すなわち、ＦＥＴ
チップ５に対応した両側に凹形状の切欠部１２ａが形成
されている。１３および１４はその電極パターンを長く
伸ばし、ソース電極１２の凹形状の切欠部１２ａの近傍
、例えば切欠部１２に絶縁的に嵌入して近接配置された
ゲート電極およびドレイン電極である。
ジ１１のソース電極で、その中央部、すなわち、ＦＥＴ
チップ５に対応した両側に凹形状の切欠部１２ａが形成
されている。１３および１４はその電極パターンを長く
伸ばし、ソース電極１２の凹形状の切欠部１２ａの近傍
、例えば切欠部１２に絶縁的に嵌入して近接配置された
ゲート電極およびドレイン電極である。
上記のようなパッケージ１１において、ＦＥＴチップ５
の各電極とパッケージ１１側の各電極とを金属細線、例
えば金線６により接続する場合、ソース電極１２に凹形
状の切欠部１２ａが形成されていることから、その切欠
部１２ａの近傍、例えばゲート電極１３とドレイン電極
１４が切欠部１２ａに嵌入するように配置することによ
り、金線６の配線長さが短くなり、その損失も小さくな
る。この結果、ＦＥＴの性能を低下させることなく、組
立てることができるようになる。
の各電極とパッケージ１１側の各電極とを金属細線、例
えば金線６により接続する場合、ソース電極１２に凹形
状の切欠部１２ａが形成されていることから、その切欠
部１２ａの近傍、例えばゲート電極１３とドレイン電極
１４が切欠部１２ａに嵌入するように配置することによ
り、金線６の配線長さが短くなり、その損失も小さくな
る。この結果、ＦＥＴの性能を低下させることなく、組
立てることができるようになる。
なお、上記説明では、電界効果トランジスタについて述
べたが、他のバイポーラトランジスタ等にも利用できる
ことはいうまでもない。
べたが、他のバイポーラトランジスタ等にも利用できる
ことはいうまでもない。
以上説明したようにこの発明は、半導体チップが載置固
定されたパッケージ側の電極の半導体チップに対応する
両側に凹形状の切欠部を形成し、これらの凹形状の切欠
部に絶縁的に嵌入してパッケージ側の所定電極をそれぞ
れ近接配置したので、半導体チップの各電極と接続され
るパッケージ側の各電極との距離を最短化して接続でき
るため、金属細線の長さが短くでき、したがって、金属
細線での損失が小さくなり、半導体装置の性能を低下さ
せることなく組立てられる効果がある。
定されたパッケージ側の電極の半導体チップに対応する
両側に凹形状の切欠部を形成し、これらの凹形状の切欠
部に絶縁的に嵌入してパッケージ側の所定電極をそれぞ
れ近接配置したので、半導体チップの各電極と接続され
るパッケージ側の各電極との距離を最短化して接続でき
るため、金属細線の長さが短くでき、したがって、金属
細線での損失が小さくなり、半導体装置の性能を低下さ
せることなく組立てられる効果がある。
第１図はこの発明の一実施例を示す半導体装置用パッケ
ージの上面図、第２図は従来の半導体装置用パッケージ
の上面図、第３図は半導体チップの上面図である。 図において、５はＦＥＴチップ、６は金線、１１はパッ
ケージ、１２はソース電極、１２ａは切欠部、１３はゲ
ート電極、１４はドレイン電極である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図
ージの上面図、第２図は従来の半導体装置用パッケージ
の上面図、第３図は半導体チップの上面図である。 図において、５はＦＥＴチップ、６は金線、１１はパッ
ケージ、１２はソース電極、１２ａは切欠部、１３はゲ
ート電極、１４はドレイン電極である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図
Claims (1)
- それぞれに外部リード端子を備えた所要数のパッケー
ジ側の電極と、前記パッケージ側の所定の電極上に載置
固定された半導体チップの各電極とを金属細線で接続し
た半導体装置用パッケージにおいて、前記半導体チップ
が載置固定されたパッケージ側の電極の前記半導体チッ
プに対応する両側に凹形状の切欠部を形成し、これらの
凹形状の切欠部に絶縁的に嵌入して前記パッケージ側の
所定電極をそれぞれ近接配置したことを特徴とする半導
体装置用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4106788A JPH01216608A (ja) | 1988-02-24 | 1988-02-24 | 半導体装置用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4106788A JPH01216608A (ja) | 1988-02-24 | 1988-02-24 | 半導体装置用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01216608A true JPH01216608A (ja) | 1989-08-30 |
Family
ID=12598093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4106788A Pending JPH01216608A (ja) | 1988-02-24 | 1988-02-24 | 半導体装置用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01216608A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6476481B2 (en) | 1998-05-05 | 2002-11-05 | International Rectifier Corporation | High current capacity semiconductor device package and lead frame with large area connection posts and modified outline |
| JP2010171126A (ja) * | 2009-01-21 | 2010-08-05 | Mitsubishi Electric Corp | 高周波半導体装置 |
| JP2011082309A (ja) * | 2009-10-06 | 2011-04-21 | Mitsubishi Electric Corp | 実装回路基板 |
-
1988
- 1988-02-24 JP JP4106788A patent/JPH01216608A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6476481B2 (en) | 1998-05-05 | 2002-11-05 | International Rectifier Corporation | High current capacity semiconductor device package and lead frame with large area connection posts and modified outline |
| US6667547B2 (en) | 1998-05-05 | 2003-12-23 | International Rectifier Corporation | High current capacity semiconductor device package and lead frame with large area connection posts and modified outline |
| JP2010171126A (ja) * | 2009-01-21 | 2010-08-05 | Mitsubishi Electric Corp | 高周波半導体装置 |
| JP2011082309A (ja) * | 2009-10-06 | 2011-04-21 | Mitsubishi Electric Corp | 実装回路基板 |
| TWI447865B (zh) * | 2009-10-06 | 2014-08-01 | Mitsubishi Electric Corp | 實裝電路基板 |
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