JPH0578184B2 - - Google Patents
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- JPH0578184B2 JPH0578184B2 JP58220605A JP22060583A JPH0578184B2 JP H0578184 B2 JPH0578184 B2 JP H0578184B2 JP 58220605 A JP58220605 A JP 58220605A JP 22060583 A JP22060583 A JP 22060583A JP H0578184 B2 JPH0578184 B2 JP H0578184B2
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Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置、特に使用周波数帯域が約
300MHz〜3GHz程度のUHF帯となるシングルゲ
ートGaAsFETに関する。
300MHz〜3GHz程度のUHF帯となるシングルゲ
ートGaAsFETに関する。
一般に、電子機器の高性能化、小型化の要請に
基いて、電子機器に組み込まれる電子部品はより
高性能化、小型化が望まれている。たとえば、電
子部品は高性能化のために使用周波数帯をより高
くして動作速度の高速化が図られている。
基いて、電子機器に組み込まれる電子部品はより
高性能化、小型化が望まれている。たとえば、電
子部品は高性能化のために使用周波数帯をより高
くして動作速度の高速化が図られている。
従来、使用周波数が1GHz以上のデバイス（半
導体装置）は、誘電率が小さくなるように内部が
中空（空気）となるセラミツク・パツケージ、ガ
ラス・パツケージが採用されている（たとえば、
電子材料、1974年５月号61頁にはセラミツク・デ
イスク・パツケージによるデユアル・ゲート
GaAsFETが記載されている。）。
導体装置）は、誘電率が小さくなるように内部が
中空（空気）となるセラミツク・パツケージ、ガ
ラス・パツケージが採用されている（たとえば、
電子材料、1974年５月号61頁にはセラミツク・デ
イスク・パツケージによるデユアル・ゲート
GaAsFETが記載されている。）。
一方、高周波用トランジスタも他の半導体装置
と同様にパツケージはコスト高でかつ小型化が難
しいセラミツク・パツケージ、ガラス・パツケー
ジに代えて安価でかつ小型化し易い樹脂封止型
（レジン）・パツケージに移行してきている。たと
えば、レジン・パツケージ構造の高周波用平面形
デバイスとして、本出願人は第１図にその概要を
示すＭ−PAK（Ｔ−23）を開発している。すなわ
ち、このＭ−PAKは縦2.8mm、横1.5mm、高さ1.1
mmのレジン・パツケージ１の両側面からそれぞれ
２本のリード２を突出させた構造となつている。
レジン・パツケージ１の内部中央にはGaAsFET
のチツプ３を固定する矩形のチツプ固定部４が配
置されている。そして、１本のリード２はこのチ
ツプ固定部４に連なり、ソースＳ・リード５とな
つている。また、このソース・リード５の隣りに
はドレインＤ・リード６が位置している。また、
レジン・パツケージ１の他側面にはゲート１
（G1）・リード７およびゲート２（G2）・リード８
が配設されている。さらに、前記チツプ固定部４
上にはチツプ３が固定されている。チツプ３の各
電極とこれに対応する各リード２の内端はレジ
ン・パツケージ１内でワイヤ９によつて電気的に
接続されている。なお、前記実施例ではFETは
デユアル・ゲート型について説明したが、シング
ル・ゲート型ではゲート２（G2）・リード８をも
う一つのソース・リードとして用いる。この際、
通電効果増大のために、チツプ固定部４に連なら
ないもう一つのソース・リードの内端とチツプ固
定部４とはワイヤで接続される。
と同様にパツケージはコスト高でかつ小型化が難
しいセラミツク・パツケージ、ガラス・パツケー
ジに代えて安価でかつ小型化し易い樹脂封止型
（レジン）・パツケージに移行してきている。たと
えば、レジン・パツケージ構造の高周波用平面形
デバイスとして、本出願人は第１図にその概要を
示すＭ−PAK（Ｔ−23）を開発している。すなわ
ち、このＭ−PAKは縦2.8mm、横1.5mm、高さ1.1
mmのレジン・パツケージ１の両側面からそれぞれ
２本のリード２を突出させた構造となつている。
レジン・パツケージ１の内部中央にはGaAsFET
のチツプ３を固定する矩形のチツプ固定部４が配
置されている。そして、１本のリード２はこのチ
ツプ固定部４に連なり、ソースＳ・リード５とな
つている。また、このソース・リード５の隣りに
はドレインＤ・リード６が位置している。また、
レジン・パツケージ１の他側面にはゲート１
（G1）・リード７およびゲート２（G2）・リード８
が配設されている。さらに、前記チツプ固定部４
上にはチツプ３が固定されている。チツプ３の各
電極とこれに対応する各リード２の内端はレジ
ン・パツケージ１内でワイヤ９によつて電気的に
接続されている。なお、前記実施例ではFETは
デユアル・ゲート型について説明したが、シング
ル・ゲート型ではゲート２（G2）・リード８をも
う一つのソース・リードとして用いる。この際、
通電効果増大のために、チツプ固定部４に連なら
ないもう一つのソース・リードの内端とチツプ固
定部４とはワイヤで接続される。
しかし、このような高周波用トランジスタはシ
ングル・ゲート構造の場合には、つぎのような欠
点が存在することが本発明者によつてあきらかと
された。
ングル・ゲート構造の場合には、つぎのような欠
点が存在することが本発明者によつてあきらかと
された。
すなわち、前記トランジスタはリードパターン
を同一として、シングル・ゲート型おびデユア
ル・ゲート型が共用できるようにして、生産コス
トの低減化を図つているが、シングル・ゲート型
の場合には、チツプ固定部４ともう一つのソー
ス・リードとの間に新にワイヤを接続しなければ
ならず、ボンデイング工数が増大する。
を同一として、シングル・ゲート型おびデユア
ル・ゲート型が共用できるようにして、生産コス
トの低減化を図つているが、シングル・ゲート型
の場合には、チツプ固定部４ともう一つのソー
ス・リードとの間に新にワイヤを接続しなければ
ならず、ボンデイング工数が増大する。
また、前記トランジスタはチツプ固定部４の周
面ともう一つのソース・リード端面間にレジンが
存在するため、寄生容量が大きく、良好な高周波
特性が得られず、1GHzを越える超高周波に対し
て使用できない。
面ともう一つのソース・リード端面間にレジンが
存在するため、寄生容量が大きく、良好な高周波
特性が得られず、1GHzを越える超高周波に対し
て使用できない。
すなわち、寄生容量は第２図のシングル・ゲー
トFETの等価回路で示すように、ゲートＧ、ソ
ースＳ、ドレインＤの各電極相互間に入力容量
C1、出力容量C2、帰還容量C3として存在する。
なお、通常はドレインには負荷Ｒが加わる。とこ
ろで、ゲートＧに入力信号１０が印加された場
合、ドレインＤの出力信号１１は逆相信号とな
り、ソースＳにおける信号１２は同相となる。
トFETの等価回路で示すように、ゲートＧ、ソ
ースＳ、ドレインＤの各電極相互間に入力容量
C1、出力容量C2、帰還容量C3として存在する。
なお、通常はドレインには負荷Ｒが加わる。とこ
ろで、ゲートＧに入力信号１０が印加された場
合、ドレインＤの出力信号１１は逆相信号とな
り、ソースＳにおける信号１２は同相となる。
一方、容量Ｃは直流に対してはインピーダンス
は∞（無限大）として作用するが、交流に対して
はインピーダンスＺは次式で与えられる。
は∞（無限大）として作用するが、交流に対して
はインピーダンスＺは次式で与えられる。
Ｚ＝１／2πC
この式からもわかるように、インピーダンスは
周波数が大きくなるにつれて小さくなる。この
結果、ドレインＤに生じる逆相信号（出力）１１
は帰還容量C3を介してゲートＧに帰還すること
になる。この帰還はゲートＧにネガテイブ・フイ
ードバツク（NFB）が掛つたことを意味し入力
のゲインが落ち、また、歪が大きくなつて雑音指
数（NF）を増大させる原因となる。
周波数が大きくなるにつれて小さくなる。この
結果、ドレインＤに生じる逆相信号（出力）１１
は帰還容量C3を介してゲートＧに帰還すること
になる。この帰還はゲートＧにネガテイブ・フイ
ードバツク（NFB）が掛つたことを意味し入力
のゲインが落ち、また、歪が大きくなつて雑音指
数（NF）を増大させる原因となる。
そこで、本発明者はシングル・ゲート型デバイ
スにあつては、ゲート１（G1）とゲート２（G2）
のリード内端部分を連結させることによつて、リ
ードの厚さに対応するレジンの容量の低減が達成
できることに気が付き本発明を成した。
スにあつては、ゲート１（G1）とゲート２（G2）
のリード内端部分を連結させることによつて、リ
ードの厚さに対応するレジンの容量の低減が達成
できることに気が付き本発明を成した。
本発明の目的は安価なレジン・パツケージ型の
高周波デバイスを提供することにある。
高周波デバイスを提供することにある。
本発明の他の目的は帰還容量が小さく、高周波
特性が良好なレジン・パツケージ型高周波デバイ
スを提供することにある。
特性が良好なレジン・パツケージ型高周波デバイ
スを提供することにある。
本発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわち、本発明はレジン・パツケージ内にお
いて、ゲート・リードとドレイン・リードとの間
に接地電極であるソース・リードを配し、ゲー
ト・リードとドレイン・リードとの間のリードの
厚さ分に相当するレジンの寄生容量を無くした結
果、帰還容量の低減を図ることができ、高周波特
性の向上を達成することができる。
いて、ゲート・リードとドレイン・リードとの間
に接地電極であるソース・リードを配し、ゲー
ト・リードとドレイン・リードとの間のリードの
厚さ分に相当するレジンの寄生容量を無くした結
果、帰還容量の低減を図ることができ、高周波特
性の向上を達成することができる。
第３図は本発明の一実施例によるシングル・ゲ
ート型GaAsFET（Ｍ−PAK型FET）を示す斜視
図、第４図は同じく要部を示す平面図である。
ート型GaAsFET（Ｍ−PAK型FET）を示す斜視
図、第４図は同じく要部を示す平面図である。
このトランジスタは、たとえば、縦2.8mm、横
1.5mm、高さ1.1mmのレジン・パツケージ１を有す
るとともに、両側壁からそれぞれ２本のリード２
を平行に突出させた構造となつている。また、こ
のトランジスタは実装は面取り付け（平面形）と
なることから、リード２は途中で下方に一段折れ
曲がるとともに、先端はレジン・パツケージ１の
下面と平行になるように延在している。
1.5mm、高さ1.1mmのレジン・パツケージ１を有す
るとともに、両側壁からそれぞれ２本のリード２
を平行に突出させた構造となつている。また、こ
のトランジスタは実装は面取り付け（平面形）と
なることから、リード２は途中で下方に一段折れ
曲がるとともに、先端はレジン・パツケージ１の
下面と平行になるように延在している。
一方、リード２は１対のソース・リード５，１
３、ゲート・リード１４、ドレイン・リード６と
からなつている。ソース・リード５，１３は太
く、かつレジン・パツケージ１の一方の対角線方
向にそれぞれ位置している。また、ゲート・リー
ド１４およびドレイン・リード６はレジン・パツ
ケージ１の他方の対角線方向にそれぞれ位置して
いる。ゲート・リード１４およびドレイン・リー
ド６はそれぞれ独立しているが、１対のソース・
リード５，１３は高周波用GaAsFETのチツプ３
を固定するためのチツプ固定部４に連なり、機械
的、電気的に接続されている。したがつて、入力
電極であるゲート・リード１４と出力電極である
ドレイン・リード６とはリード２の厚さ領域に限
つては電気的に接地電極であるソース・リード
５，１３によつて遮断され、帰還容量は存在しな
くなる。
３、ゲート・リード１４、ドレイン・リード６と
からなつている。ソース・リード５，１３は太
く、かつレジン・パツケージ１の一方の対角線方
向にそれぞれ位置している。また、ゲート・リー
ド１４およびドレイン・リード６はレジン・パツ
ケージ１の他方の対角線方向にそれぞれ位置して
いる。ゲート・リード１４およびドレイン・リー
ド６はそれぞれ独立しているが、１対のソース・
リード５，１３は高周波用GaAsFETのチツプ３
を固定するためのチツプ固定部４に連なり、機械
的、電気的に接続されている。したがつて、入力
電極であるゲート・リード１４と出力電極である
ドレイン・リード６とはリード２の厚さ領域に限
つては電気的に接地電極であるソース・リード
５，１３によつて遮断され、帰還容量は存在しな
くなる。
他方、チツプ３の各電極はこれに対応する各リ
ード２の内端（ソース・リード５，１３にあつて
はチツプ固定部に近接する領域）にワイヤ９を介
して電気的に接続されている。なお、ゲート・リ
ード１４およびドレイン・リード６の内端は部分
的に幅広となつていることから、レジン・パツケ
ージ１に喰い込み、動き難くなつていて、リード
抜けあるいはリード動きによるワイヤ断線は起き
ないようになつている。
ード２の内端（ソース・リード５，１３にあつて
はチツプ固定部に近接する領域）にワイヤ９を介
して電気的に接続されている。なお、ゲート・リ
ード１４およびドレイン・リード６の内端は部分
的に幅広となつていることから、レジン・パツケ
ージ１に喰い込み、動き難くなつていて、リード
抜けあるいはリード動きによるワイヤ断線は起き
ないようになつている。
(1) このトランジスタはゲート・リード１４およ
びドレイン・リード６間に接地電極であるソー
ス・リード５，１３を配してあることから帰還
容量が低減し、電力利得（PG）の向上、雑音
指数（NF）の低減が図れ、高周波特性が向上
する。
びドレイン・リード６間に接地電極であるソー
ス・リード５，１３を配してあることから帰還
容量が低減し、電力利得（PG）の向上、雑音
指数（NF）の低減が図れ、高周波特性が向上
する。
(2) このトランジスタは高周波特性が向上するた
め、使用周波数帯域が1GHz以上の超高周波に
対しても使用できるようになり、安価なレジ
ン・パツケージ型の超高周波トランジスタの提
供が達成できる。
め、使用周波数帯域が1GHz以上の超高周波に
対しても使用できるようになり、安価なレジ
ン・パツケージ型の超高周波トランジスタの提
供が達成できる。
(3) 上記(2)より、超高周波帯域のデバイスにあつ
ても、小型化技術、平面実装技術が確立されて
いるレジン・パツケージ技術の用ができるた
め、小型で安価な平面実装型超高周波デバイス
を提供することができる。
ても、小型化技術、平面実装技術が確立されて
いるレジン・パツケージ技術の用ができるた
め、小型で安価な平面実装型超高周波デバイス
を提供することができる。
特に本発明によれば、第４図から明らかなよう
に対角線方向に突出した１対の接地用ソースリー
ド５，１３の幅は入力用ゲートリード１４および
出力用ドレインリード２の幅よりも太く（幅広
く）形成されているためにその対角位置した幅広
リードによつて実装時に安定した位置合わせ、そ
して実装ができるという効果をもたらす。
に対角線方向に突出した１対の接地用ソースリー
ド５，１３の幅は入力用ゲートリード１４および
出力用ドレインリード２の幅よりも太く（幅広
く）形成されているためにその対角位置した幅広
リードによつて実装時に安定した位置合わせ、そ
して実装ができるという効果をもたらす。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。
本発明はＰ−PAKと称した樹脂封止のシング
ルゲート型GaAsFETに適用して有効な技術であ
る。
ルゲート型GaAsFETに適用して有効な技術であ
る。
第１図は本出願人の開発によるＭ−PAK型ト
ランジスタの要部を示す平面図、第２図は同じく
シングル・ゲートFETの等価回路図、第３図は
本発明の一実施例によるＭ−PAK型トランジス
タの外観を示す斜視図、第４図は同じく要部を示
す平面図である。 １……レジン・パツケージ、２……リード、３
……チツプ、４……チツプ固定部、５……ソー
ス・リード、６……ドレイン・リード、７……ゲ
ート１・リード、８……ゲート２・リード、９…
…ワイヤ、１０……入力信号、１１……出力信
号、１２……信号、１３……ソース・リード、１
４……ゲート・リード、Ｄ……ドレイン、Ｇ……
ゲート、Ｓ……ソース、C1……入力容量、C2…
…出力容量、C3……帰還容量。
ランジスタの要部を示す平面図、第２図は同じく
シングル・ゲートFETの等価回路図、第３図は
本発明の一実施例によるＭ−PAK型トランジス
タの外観を示す斜視図、第４図は同じく要部を示
す平面図である。 １……レジン・パツケージ、２……リード、３
……チツプ、４……チツプ固定部、５……ソー
ス・リード、６……ドレイン・リード、７……ゲ
ート１・リード、８……ゲート２・リード、９…
…ワイヤ、１０……入力信号、１１……出力信
号、１２……信号、１３……ソース・リード、１
４……ゲート・リード、Ｄ……ドレイン、Ｇ……
ゲート、Ｓ……ソース、C1……入力容量、C2…
…出力容量、C3……帰還容量。
Claims (1)
- １ GaAsFETチツプと、そのGaAsFETチツプ
を封止する樹脂封止体と、その樹脂封止体の対向
する一対の両側面からそれぞれ２本ずつ突出し、
それぞれが下方に一段折れ曲げられたリードとを
有するシングル・ゲート型GaAsFETであつて、
樹脂封止体の対角線方向に位置する１対のリード
はそれぞれ独立した入力用ゲートリードおよび出
力用ドレインリードを構成し、他の１対のリード
はGaAsFETチツプを固定したチツプ固定部に連
結し、それぞれ前記入力用ゲートリード内端と出
力用ドレインリード内端間を遮断するように延在
し、前記樹脂封止体から突出した接地用ソースリ
ードを構成し、その突出した１対の接地用ソース
リードの幅は入力用ゲートリードおよび出力用ド
レインリードの幅よりも太く形成されていること
を特徴とするシングル・ゲート型GaAsFET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58220605A JPS60113955A (ja) | 1983-11-25 | 1983-11-25 | シングル・ゲート型ＧａＡｓＦＥＴ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58220605A JPS60113955A (ja) | 1983-11-25 | 1983-11-25 | シングル・ゲート型ＧａＡｓＦＥＴ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60113955A JPS60113955A (ja) | 1985-06-20 |
| JPH0578184B2 true JPH0578184B2 (ja) | 1993-10-28 |
Family
ID=16753591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58220605A Granted JPS60113955A (ja) | 1983-11-25 | 1983-11-25 | シングル・ゲート型ＧａＡｓＦＥＴ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113955A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2801407B2 (ja) * | 1994-04-07 | 1998-09-21 | コネ オサケ ユキチュア | エレベータ機械装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7241526B2 (en) * | 2004-03-16 | 2007-07-10 | Utc Power Corporation | Fuel cell manifold cable end clamp |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5829846B2 (ja) * | 1978-01-19 | 1983-06-25 | 三菱電機株式会社 | 統計誤差判別装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661068U (ja) * | 1979-10-16 | 1981-05-23 | ||
| JPS5829846U (ja) * | 1981-08-20 | 1983-02-26 | 松下電器産業株式会社 | チツプ型トランジスタ |
-
1983
- 1983-11-25 JP JP58220605A patent/JPS60113955A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5829846B2 (ja) * | 1978-01-19 | 1983-06-25 | 三菱電機株式会社 | 統計誤差判別装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2801407B2 (ja) * | 1994-04-07 | 1998-09-21 | コネ オサケ ユキチュア | エレベータ機械装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60113955A (ja) | 1985-06-20 |
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