JPS60109254A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60109254A JPS60109254A JP58216175A JP21617583A JPS60109254A JP S60109254 A JPS60109254 A JP S60109254A JP 58216175 A JP58216175 A JP 58216175A JP 21617583 A JP21617583 A JP 21617583A JP S60109254 A JPS60109254 A JP S60109254A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- package
- gate
- leads
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置、特に使用周波数帯域が約３００
ＭＨ２〜３ ＧＨ２程度のＵＨＦ帯となるシングルゲー
トＱａＡｓ ＦＥＴに関する。
ＭＨ２〜３ ＧＨ２程度のＵＨＦ帯となるシングルゲー
トＱａＡｓ ＦＥＴに関する。
一般に、電子機器の高性能化、小型化の要請に基づいて
、電子機器に組み込まれる電子部品はより高性能化、小
型化が望まれている。たとえば、を子部品は高性能化の
ために使用周波数帯をより高くして動作速度の高速化が
図られている。
、電子機器に組み込まれる電子部品はより高性能化、小
型化が望まれている。たとえば、を子部品は高性能化の
ために使用周波数帯をより高くして動作速度の高速化が
図られている。
従来、使用周波数がＩＧＨ２以上のデバイス（半導体装
置）は、誘電率が小さくなるように内部が中空（空気）
となるセラミック・パッケージ、ガラス・パッケージが
採用されている（たとえば、電子材料、１９７４年５月
号６１頁にはセラミック・ディスク・パッケージによる
デュアル・グー）ＧａＡｓＦＢＴが記載され七いる。）
。
置）は、誘電率が小さくなるように内部が中空（空気）
となるセラミック・パッケージ、ガラス・パッケージが
採用されている（たとえば、電子材料、１９７４年５月
号６１頁にはセラミック・ディスク・パッケージによる
デュアル・グー）ＧａＡｓＦＢＴが記載され七いる。）
。
一方、高周波用トランジスタも他の半導体装置ト同様に
パッケージはコスト高でかつ小型化が難しいセラミック
・パッケージ、ガラス・パッケージに代えて安価でかつ
小型化し易い樹脂封止型（レジンパッケージに移行して
きている。たとえば、レジン・パッケージ構造の高周波
用平面形デバイスとして、電子材料１９８０年４月号５
９および６０％に記載されているように、 Ｆ −ＰＡ
Ｋ（Ｔ−２１）が開発されている。このＦ−ＰＡＫはタ
ブレット状のレジンパッケージから十文字方向に４本の
それぞれ独立したリードを突出させた構造となり、その
うちの１本のリードの内端上にチップを固定した構造と
なっている。また・、チップの各電極とリード内端部分
はレジン・パッケージ内でワイヤによって電気的に接続
されている。
パッケージはコスト高でかつ小型化が難しいセラミック
・パッケージ、ガラス・パッケージに代えて安価でかつ
小型化し易い樹脂封止型（レジンパッケージに移行して
きている。たとえば、レジン・パッケージ構造の高周波
用平面形デバイスとして、電子材料１９８０年４月号５
９および６０％に記載されているように、 Ｆ −ＰＡ
Ｋ（Ｔ−２１）が開発されている。このＦ−ＰＡＫはタ
ブレット状のレジンパッケージから十文字方向に４本の
それぞれ独立したリードを突出させた構造となり、その
うちの１本のリードの内端上にチップを固定した構造と
なっている。また・、チップの各電極とリード内端部分
はレジン・パッケージ内でワイヤによって電気的に接続
されている。
しかし、このようなレジン・パッケージ・デバイスはレ
ジン・パッケージを構成するレジンの寄生容ｌが大きい
ことから良好な高周波特性が得にくく、たとえば、前記
Ｆ−ＰＡＫデバイスもその使用周波数帯域は５０ＭＨ２
〜Ｉ ＧＨ２と低いということが本発明者によって明ら
かとされた。
ジン・パッケージを構成するレジンの寄生容ｌが大きい
ことから良好な高周波特性が得にくく、たとえば、前記
Ｆ−ＰＡＫデバイスもその使用周波数帯域は５０ＭＨ２
〜Ｉ ＧＨ２と低いということが本発明者によって明ら
かとされた。
ここで、寄生容量が高周波特性に及はす影響について考
察してみることにする。第１図はシングル・ゲート構造
のＰチャネル・ショットキー・グー）ＦＥＴ（あるいは
接合型ＦＥＴ）の醇価回路である。この回路において、
Ｇはケート、Ｓはソース、Ｄはドレインである。ｔた、
この回路ではＧ、Ｓ、Ｄ間相互において、入力容量ＣＩ
＋出力容Ｊｉ：Ｃｔ、帰還容量Ｃ３なる容量が存在する
。また、通常はドレインには狛荷Ｒがつくのが１１通で
ある。そして、グー）Ｇに入力信号１が印加された場合
、ドレインＤの出力信号２は逆相となって現われる。な
お、ソースＳにおける信号３は同相である。
察してみることにする。第１図はシングル・ゲート構造
のＰチャネル・ショットキー・グー）ＦＥＴ（あるいは
接合型ＦＥＴ）の醇価回路である。この回路において、
Ｇはケート、Ｓはソース、Ｄはドレインである。ｔた、
この回路ではＧ、Ｓ、Ｄ間相互において、入力容量ＣＩ
＋出力容Ｊｉ：Ｃｔ、帰還容量Ｃ３なる容量が存在する
。また、通常はドレインには狛荷Ｒがつくのが１１通で
ある。そして、グー）Ｇに入力信号１が印加された場合
、ドレインＤの出力信号２は逆相となって現われる。な
お、ソースＳにおける信号３は同相である。
ところで、容量Ｃは直流に対してはインピーダンスはω
（無限大）として作用するが、交流に対してはインピー
ダンスＺは次式で与えられる。
（無限大）として作用するが、交流に対してはインピー
ダンスＺは次式で与えられる。
このｂらもわかるように、インピーダンスは周波数ｆが
大きくなるにつれて小さくなる。この結果、ドレインＤ
に生じる逆相信号（出力）２は帰還容量Ｃ８を介してグ
ー）Ｇに帰還することになる。この帰還はケートＧにネ
ガティブ・フィードバック（Ｎ Ｆ Ｂ）が掛ったこと
を意味し入力のゲインが落ち、また歪が大きくなって雑
音指数（ＮＦ）を増大させる原因となる。
大きくなるにつれて小さくなる。この結果、ドレインＤ
に生じる逆相信号（出力）２は帰還容量Ｃ８を介してグ
ー）Ｇに帰還することになる。この帰還はケートＧにネ
ガティブ・フィードバック（Ｎ Ｆ Ｂ）が掛ったこと
を意味し入力のゲインが落ち、また歪が大きくなって雑
音指数（ＮＦ）を増大させる原因となる。
一方、最近のパッケージ傾向は、前記Ｆ−ＰＡＫでもわ
かるように、シングル・ゲート型、テュアル・ゲート型
のどちらにも対応できるように互換性のあるリードフレ
ームが用いられている。
かるように、シングル・ゲート型、テュアル・ゲート型
のどちらにも対応できるように互換性のあるリードフレ
ームが用いられている。
そこで、本発明者はシングル・ゲート型デバイスにあっ
ては、ゲート１（Ｇ＋）とゲート２（Ｇｔ）のリード内
端部分を連結させることによって、リードの厚さに対応
するレジンの容量の低減が達成できることに気が付き本
発明を成した。
ては、ゲート１（Ｇ＋）とゲート２（Ｇｔ）のリード内
端部分を連結させることによって、リードの厚さに対応
するレジンの容量の低減が達成できることに気が付き本
発明を成した。
本発明の目的は安価なレジン・パッケージ型の高周波デ
バイスを提供することにある。
バイスを提供することにある。
本発明の他の目的は帰還容量が小さく、高周波特性が良
好なレジン・パッケージ型高周波デバイスを提供するこ
とにある。
好なレジン・パッケージ型高周波デバイスを提供するこ
とにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概敬
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、タブレット状のレジン・パッケージ内から十
文字方向に４本のリードを突出させた高周波用平面形ト
ランジスタにおいて、対面スる一対のリードはソースリ
ードとなってパッケージ内′で連結した一体構造となり
、かつゲートリードおよびドレインリードは前記ソース
リードに隔てられて配設される結果、ゲート、ドレイン
の入出力を極を接地ｔ＆のソース１！＆によって分離辿
幣することにより帰還容量の低減が図れ、ゲイン（利得
）の向上、雑音指数の低下による高周波特性の向上を図
ることができる１゜また、より高い周波数帯域での使用
も可能となる。
文字方向に４本のリードを突出させた高周波用平面形ト
ランジスタにおいて、対面スる一対のリードはソースリ
ードとなってパッケージ内′で連結した一体構造となり
、かつゲートリードおよびドレインリードは前記ソース
リードに隔てられて配設される結果、ゲート、ドレイン
の入出力を極を接地ｔ＆のソース１！＆によって分離辿
幣することにより帰還容量の低減が図れ、ゲイン（利得
）の向上、雑音指数の低下による高周波特性の向上を図
ることができる１゜また、より高い周波数帯域での使用
も可能となる。
第２図は本発明の一実施例によるシングル・ゲ−）ＦＥ
Ｔの全体を示す斜視図、第３図は同じく一部を切シ欠い
た状態の平面図である。
Ｔの全体を示す斜視図、第３図は同じく一部を切シ欠い
た状態の平面図である。
第２図のトランジスタはシングル・ゲートＦＥＴであり
、かつ高周波用平面形トランジスタである。このトラン
ジスタはたとえば直径が３．８ ｍ １′のタブレット
状のレジン・パッケージ４０周壁から十文字状に４方向
にリード５を突出させている。
、かつ高周波用平面形トランジスタである。このトラン
ジスタはたとえば直径が３．８ ｍ １′のタブレット
状のレジン・パッケージ４０周壁から十文字状に４方向
にリード５を突出させている。
また、１本のリード５はリードの極性識別のため他の３
本のリード５よシも長くなシ、たとえばン−ス（Ｓ）・
リード６となっている。そして、このソース・リード６
の左側にはゲート・リード７、右側にはドレイン・リー
ド８が位置している。また、ソース・リード６０反対側
から実用するリードもこのトランジスタがシングル・ゲ
ート形であるところからソース・リード９となっている
。１対のソース・リード６．９は第３図で示すように、
レジン・パッケージ４内で分断されることなく一体とな
っていて、レジン・パッケージ４の略中央部に位置する
部分に幅広のチップ固定部１０を有している。チップ１
１はこのチップ同定部１０に固定されている。また、チ
ップ固足部１００両端部には幅員全体に亘ってＶ字溝か
らなる水分浸入防止用の溝１２がそれぞわ２条設けられ
ている。こわら溝１２はレジンとの間に形成される水分
浸入方向に沿う界面長を長くすることになり、水分のチ
ップ側への浸入がし離くなる。また、２条の溝１２の間
のリード側部には突出部１３が設けられている。この突
出部１３はレジン−パッケージ４に深く喰い込むことか
ら、ソース・リード６．９とレジン・パッケージ４とは
相互にずれたシすることもな（、後述するワイヤ１４が
ずれによって破断することもなくなる。
本のリード５よシも長くなシ、たとえばン−ス（Ｓ）・
リード６となっている。そして、このソース・リード６
の左側にはゲート・リード７、右側にはドレイン・リー
ド８が位置している。また、ソース・リード６０反対側
から実用するリードもこのトランジスタがシングル・ゲ
ート形であるところからソース・リード９となっている
。１対のソース・リード６．９は第３図で示すように、
レジン・パッケージ４内で分断されることなく一体とな
っていて、レジン・パッケージ４の略中央部に位置する
部分に幅広のチップ固定部１０を有している。チップ１
１はこのチップ同定部１０に固定されている。また、チ
ップ固足部１００両端部には幅員全体に亘ってＶ字溝か
らなる水分浸入防止用の溝１２がそれぞわ２条設けられ
ている。こわら溝１２はレジンとの間に形成される水分
浸入方向に沿う界面長を長くすることになり、水分のチ
ップ側への浸入がし離くなる。また、２条の溝１２の間
のリード側部には突出部１３が設けられている。この突
出部１３はレジン−パッケージ４に深く喰い込むことか
ら、ソース・リード６．９とレジン・パッケージ４とは
相互にずれたシすることもな（、後述するワイヤ１４が
ずれによって破断することもなくなる。
一方、ゲート・リード７およびドレイン・リード８の内
端はソース・リード６．９のチップ固定部１０の近傍に
位置し、かつレジン・パッケージ４で被われている。ま
た、ゲート・リード７およびドレイン・リード８の内端
、部分は部分的に幅広となり、レジン・パッケージ４か
ら抜けないようになっている。さらに、チップ１１の各
電極と各リード内端部分（ソース・リード６．９にあっ
てはチップ固定部１００両端側の２条の溝１２０間部分
）はワイヤ１４によって電気的に接続されている。
端はソース・リード６．９のチップ固定部１０の近傍に
位置し、かつレジン・パッケージ４で被われている。ま
た、ゲート・リード７およびドレイン・リード８の内端
、部分は部分的に幅広となり、レジン・パッケージ４か
ら抜けないようになっている。さらに、チップ１１の各
電極と各リード内端部分（ソース・リード６．９にあっ
てはチップ固定部１００両端側の２条の溝１２０間部分
）はワイヤ１４によって電気的に接続されている。
（１） ゲート・リード７とドレイン・リード８との間
には、接地電極となるソース・リード６．９が介在して
いる。この結果、帰還容量が低減されるため、パワーゲ
イン（Ｐ、）が向上し、かつノイズ指数（ＮＦ）が小さ
くなって高周波特性が向上する。
には、接地電極となるソース・リード６．９が介在して
いる。この結果、帰還容量が低減されるため、パワーゲ
イン（Ｐ、）が向上し、かつノイズ指数（ＮＦ）が小さ
くなって高周波特性が向上する。
（２）帰還容量の低減化による高周波特性の向上から、
本発明の構造のトランジスタはさらに高い周波数帯域で
の使用が可能となり、超高周波用のトランジスタとして
使用できる。
本発明の構造のトランジスタはさらに高い周波数帯域で
の使用が可能となり、超高周波用のトランジスタとして
使用できる。
（３）パッケージはレジン・パッケージとなることから
、小型化、材料費の低減、生産性の向上が図れるため、
生産コストの軽減化が図れる。
、小型化、材料費の低減、生産性の向上が図れるため、
生産コストの軽減化が図れる。
（４）上記（１）〜（３）により、本発明によれば安価
で小型な高周波用トランジスタが生産できる相乗効果が
得られる。
で小型な高周波用トランジスタが生産できる相乗効果が
得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に駆足される
ものではなく、その狭旨を逸脱しない範囲で得々変更可
能であることはいうまでもない。たとえば、高周波領域
での使用はあまりないが、接合型ＦＥＴチップを用いた
ＦＥＴにも適用でき、同様な効果を得ることができる。
具体的に説明したが、本発明は上記実施例に駆足される
ものではなく、その狭旨を逸脱しない範囲で得々変更可
能であることはいうまでもない。たとえば、高周波領域
での使用はあまりないが、接合型ＦＥＴチップを用いた
ＦＥＴにも適用でき、同様な効果を得ることができる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である窩周波用平面形トラ
ンジスタ技術に適用した場合について説明したが、それ
に限定されるものではなく、他の実装構造の半導体装置
にも適用できる。
をその背景となった利用分野である窩周波用平面形トラ
ンジスタ技術に適用した場合について説明したが、それ
に限定されるものではなく、他の実装構造の半導体装置
にも適用できる。
第１図はシングル・グー） ＦＥＴの等価回路図、第２
図は本発明の一実施例によるシングル・ゲ−）ＦＥＴの
パッケージ全体を示す斜視図、第３図は同じく一部を切
シ欠いた状態の平面図である。 １・・・入力信号、２・・・出カ侶号、３・・・信号、
４・・・レシン・パッケージ、５・・・リード、６・・
・ソース・リード、７・・・ゲート・リード、８・・・
ドレイン・リード、９・・・ソース・リード、１ｏ・・
・チップ固定部、１１・・・チップ、１２・・・溝、１
３・・・突出部、Ｉ４・・・ワイヤ、Ｄ・・・ドレイン
、Ｇ・・・ゲート、Ｓ・・・ソース。
図は本発明の一実施例によるシングル・ゲ−）ＦＥＴの
パッケージ全体を示す斜視図、第３図は同じく一部を切
シ欠いた状態の平面図である。 １・・・入力信号、２・・・出カ侶号、３・・・信号、
４・・・レシン・パッケージ、５・・・リード、６・・
・ソース・リード、７・・・ゲート・リード、８・・・
ドレイン・リード、９・・・ソース・リード、１ｏ・・
・チップ固定部、１１・・・チップ、１２・・・溝、１
３・・・突出部、Ｉ４・・・ワイヤ、Ｄ・・・ドレイン
、Ｇ・・・ゲート、Ｓ・・・ソース。
Claims (1)
- １．樹脂封止型パッケージの周壁から４方向にリードを
突出させた構造の半導体装置であって、前記対面する１
対のリードはパッケージ内で連結された一体構造となっ
ているとともに、この一体リードの一側にゲートリード
が、他側にドレインリードがそれぞれ配設されているこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216175A JPS60109254A (ja) | 1983-11-18 | 1983-11-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216175A JPS60109254A (ja) | 1983-11-18 | 1983-11-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60109254A true JPS60109254A (ja) | 1985-06-14 |
Family
ID=16684459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58216175A Pending JPS60109254A (ja) | 1983-11-18 | 1983-11-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60109254A (ja) |
-
1983
- 1983-11-18 JP JP58216175A patent/JPS60109254A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6135714B2 (ja) | ||
| JPS6349402B2 (ja) | ||
| JPS60109254A (ja) | 半導体装置 | |
| JP2708179B2 (ja) | レジンモールド型高周波用半導体装置およびその製造方法 | |
| JPS6348961Y2 (ja) | ||
| JPH05243472A (ja) | 半導体集積回路 | |
| JPH0578184B2 (ja) | ||
| US8610237B2 (en) | Semiconductor apparatus | |
| JP2534841B2 (ja) | マイクロ波集積回路用外囲器 | |
| JPS6116554A (ja) | 半導体装置 | |
| JPH0364033A (ja) | 半導体装置およびその製造に用いるリードフレーム | |
| JP3096046B2 (ja) | マイクロ波半導体装置 | |
| JPS61104673A (ja) | 超高周波用電界効果トランジスタ装置 | |
| JPH0794649A (ja) | Ｇａａｓｆｅｔパッケージ | |
| JP3157547B2 (ja) | 半導体パッケージ | |
| JPH0732213B2 (ja) | マイクロ波集積回路用外囲器 | |
| JPH07226489A (ja) | マイクロ波半導体装置 | |
| JP4164013B2 (ja) | 半導体装置 | |
| JPH06169047A (ja) | 半導体装置 | |
| JP2605871B2 (ja) | 電界効果トランジスタおよびこれを用いた集積回路 | |
| JPS6256684B2 (ja) | ||
| JPH0817291B2 (ja) | マイクロ波回路 | |
| JPS6211018Y2 (ja) | ||
| JPH04130654A (ja) | 樹脂封止型半導体装置 | |
| JPH02107001A (ja) | 高周波回路装置 |