JPS60113955A - シングル・ゲート型ＧａＡｓＦＥＴ - Google Patents
シングル・ゲート型ＧａＡｓＦＥＴInfo
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- JPS60113955A JPS60113955A JP58220605A JP22060583A JPS60113955A JP S60113955 A JPS60113955 A JP S60113955A JP 58220605 A JP58220605 A JP 58220605A JP 22060583 A JP22060583 A JP 22060583A JP S60113955 A JPS60113955 A JP S60113955A
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- leads
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- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置、特に使用周波数帯域が約３００
ＭＨｚ 〜３ ＧＨｚ程反のＵ ＨＦ帯となるシングル
ゲートＧａＡｓＦＥＴに関する。
ＭＨｚ 〜３ ＧＨｚ程反のＵ ＨＦ帯となるシングル
ゲートＧａＡｓＦＥＴに関する。
一般に、電子機器の高性能化、小型化の要請に基いて、
電子機器に組み込まれる電子部品はより高性能化、小型
化が望まれている。たとえば、電子部品は高性能化のた
めに使用周波数帯をより高くして動作速度の高速化が図
られている。
電子機器に組み込まれる電子部品はより高性能化、小型
化が望まれている。たとえば、電子部品は高性能化のた
めに使用周波数帯をより高くして動作速度の高速化が図
られている。
従来、使用周波数がＩＧＨｚ以上のデバイス（半導体装
置）は、誘電率が小さくなるよ５に内部が中空（空気）
となるセラミック・パンケージ、ガラス・パッケージが
採用されている（たとえば、電子材料、１９７４年５月
号６１頁にはセラミック・ディスク・パッケージによる
プーアル・ゲートＧａＡｓＦＥＴが記載されている。）
。
置）は、誘電率が小さくなるよ５に内部が中空（空気）
となるセラミック・パンケージ、ガラス・パッケージが
採用されている（たとえば、電子材料、１９７４年５月
号６１頁にはセラミック・ディスク・パッケージによる
プーアル・ゲートＧａＡｓＦＥＴが記載されている。）
。
一方、高周波用トランジスタも他の半導体装置と同様に
パッケージはコスト高でかつ小型化が難しいセラミック
・パッケージ、ガラス・パッケージに代えて安価でかつ
小型化し易い樹脂封止型（レジン）・パッケージに移行
してさている。たとえば、レジン・パッケージ構造の旨
周波用平面形デバイスとして、本出願人は第１図にその
概要を示すＭ−ＰＡＫ（Ｔ−２３）を開発している。
パッケージはコスト高でかつ小型化が難しいセラミック
・パッケージ、ガラス・パッケージに代えて安価でかつ
小型化し易い樹脂封止型（レジン）・パッケージに移行
してさている。たとえば、レジン・パッケージ構造の旨
周波用平面形デバイスとして、本出願人は第１図にその
概要を示すＭ−ＰＡＫ（Ｔ−２３）を開発している。
すなわち、このｔ−ＰＡＫは縦２．８顛、横１．５朋。
１％す１．１ｍのレジン・パッケージ１０両側面からそ
れぞれ２本のり一ド２を突出させた構造となっている。
れぞれ２本のり一ド２を突出させた構造となっている。
レジン・パッケージ１の内部中央にはＧａＡｓＦＥＴの
チップ３を固定する矩形のチップ固定部４が配置されて
いる。そして、１本のり−ド２はこのチップ固定部４に
連なり、ソース（Ｓ）・リード５となっている。また、
このソース・リード５の隣りにはドレイン（Ｄ）・リー
ド６が位置している。また、レジン・パッケージ１の他
側面にはゲート１（Ｇ、）・リード７およびゲート２（
Ｇ２）・リード８が配設されている。さらに、前記チッ
プ固定部４上にはチップ３が固定されている。チップ３
の各電極とこれに対応する各リード２の内端はレジン・
パッケージ１内でワイヤ９によって電気的に接続されて
いる。なお、前記実施例ではＦＥＴはデュアル・ゲート
型について説明したが、シングル・ゲート型ではゲー）
２ （Ｇ、 ）・リード８をもう一つのソース・リー
ドとして用いる。この際、通電効果増大のために、チッ
プ固定部４に連ならないもう一つのソース・リードの内
端とチップ固定部４とはワイヤで接続される。
チップ３を固定する矩形のチップ固定部４が配置されて
いる。そして、１本のり−ド２はこのチップ固定部４に
連なり、ソース（Ｓ）・リード５となっている。また、
このソース・リード５の隣りにはドレイン（Ｄ）・リー
ド６が位置している。また、レジン・パッケージ１の他
側面にはゲート１（Ｇ、）・リード７およびゲート２（
Ｇ２）・リード８が配設されている。さらに、前記チッ
プ固定部４上にはチップ３が固定されている。チップ３
の各電極とこれに対応する各リード２の内端はレジン・
パッケージ１内でワイヤ９によって電気的に接続されて
いる。なお、前記実施例ではＦＥＴはデュアル・ゲート
型について説明したが、シングル・ゲート型ではゲー）
２ （Ｇ、 ）・リード８をもう一つのソース・リー
ドとして用いる。この際、通電効果増大のために、チッ
プ固定部４に連ならないもう一つのソース・リードの内
端とチップ固定部４とはワイヤで接続される。
しかし、このような高周波用トランジスタはシングル・
ゲート構造の場合には、つぎのような欠点が存在するこ
とが本発明者によってあきらかとされた。
ゲート構造の場合には、つぎのような欠点が存在するこ
とが本発明者によってあきらかとされた。
すなわち、前記トランジスタはリードパターンを同一と
して、シングル・ゲート型およびプーアル・ゲート型が
共用できるようにして、生産コストの低減化を図ってい
るが、シングル・ゲート型の場合には、チップ固定部４
ともう一つのソース・リードとの間に新圧ワイヤな接続
しなければならず、ボンディング工数が増大する。
して、シングル・ゲート型およびプーアル・ゲート型が
共用できるようにして、生産コストの低減化を図ってい
るが、シングル・ゲート型の場合には、チップ固定部４
ともう一つのソース・リードとの間に新圧ワイヤな接続
しなければならず、ボンディング工数が増大する。
また、前記トランジスタはチップ固定部４の周面ともう
一つのソース・リード端面間にレジンが存在するため、
寄生容量が大きく、良好な高周波特性が得られず、ＩＧ
Ｈｚを越える超高周波に対して使用できない。
一つのソース・リード端面間にレジンが存在するため、
寄生容量が大きく、良好な高周波特性が得られず、ＩＧ
Ｈｚを越える超高周波に対して使用できない。
すなわち、寄生容量は第２図のシングル・ゲートＦＥＴ
の等価回路で示すように、ゲート（Ｇ）。
の等価回路で示すように、ゲート（Ｇ）。
ソース（Ｓ）、ドレインＣＤ）の各電極相互間に入力容
量Ｃ１，出力容量Ｃｕｅ帰還容量Ｃ８として存在する。
量Ｃ１，出力容量Ｃｕｅ帰還容量Ｃ８として存在する。
なお、通常はドレインには負荷Ｒが加わる。ところで、
ゲートＧに入力信号１ｏが印加された場合、ドレインＤ
の出力信号１１は逆相信号となり、ソースＳにおける信
号１２は同相となる。
ゲートＧに入力信号１ｏが印加された場合、ドレインＤ
の出力信号１１は逆相信号となり、ソースＳにおける信
号１２は同相となる。
一方、容量Ｃは直流に対してはインピーダンスはｏＯ（
無限大）として作用するが、交流に対してはインピーダ
ンスＺけ次式で与えられる。
無限大）として作用するが、交流に対してはインピーダ
ンスＺけ次式で与えられる。
この式からもわかるように、インピーダンスは周波数ｆ
が大きくなるにつれて小さくなる。この結果、ドレイン
Ｄに生じる逆相信号（出力）１１は帰還容量Ｃ３を介し
てゲートＧに帰還することになる。この帰還はゲートＧ
にネガティブ・フィードバック（ＮＦＢ）が掛ったこと
な意味し入力のゲインが落ち、また、歪が犬ぎくなって
雑音指数（ＮＦ）＝１＝増大させる原因となる。
が大きくなるにつれて小さくなる。この結果、ドレイン
Ｄに生じる逆相信号（出力）１１は帰還容量Ｃ３を介し
てゲートＧに帰還することになる。この帰還はゲートＧ
にネガティブ・フィードバック（ＮＦＢ）が掛ったこと
な意味し入力のゲインが落ち、また、歪が犬ぎくなって
雑音指数（ＮＦ）＝１＝増大させる原因となる。
そこで、本発明者はシングル・ゲート型デバイスにあっ
ては、ゲート１（Ｇ、）とゲート２（Ｇ２）のリード内
端部分を連結させることによって、リードの厚さに対応
するレジンの容量の低減が達成できることに気が付き本
発明を成した。
ては、ゲート１（Ｇ、）とゲート２（Ｇ２）のリード内
端部分を連結させることによって、リードの厚さに対応
するレジンの容量の低減が達成できることに気が付き本
発明を成した。
本発明の目的は安価なレジン・パッケージ型の高周波デ
バイスを提供することにある。
バイスを提供することにある。
本発明の他の目的は帰還容量が小さく、高周波特性が良
好なレジン・パッケージ型高周波デバイスを提供するこ
とにある。
好なレジン・パッケージ型高周波デバイスを提供するこ
とにある。
本発明の前記ならひにそのほかの目的と新規な特徴は、
本明細１：の記述および徐付図面からあきらかになるで
あろう。
本明細１：の記述および徐付図面からあきらかになるで
あろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明はレジン・パンケージ内において、ゲ
ート・リードとドレイン・リードとの間に接地電極であ
るソース・リードを配し、ゲート・リードとドレイン・
リードとの間のリードの厚さ分に相当するレジンの寄生
容量を無くした結果、帰還容量の低減を図ることができ
、高周波特性の向上を達成することができる。
ート・リードとドレイン・リードとの間に接地電極であ
るソース・リードを配し、ゲート・リードとドレイン・
リードとの間のリードの厚さ分に相当するレジンの寄生
容量を無くした結果、帰還容量の低減を図ることができ
、高周波特性の向上を達成することができる。
第３図は本発明の一実施例によるシングル・ゲート型Ｇ
ａＡｓＦＥＴ（Ｍ−ＰＡＫ型ＦＥＴ）を示す斜視図、第
４図は同じく要部を示す平面図である。
ａＡｓＦＥＴ（Ｍ−ＰＡＫ型ＦＥＴ）を示す斜視図、第
４図は同じく要部を示す平面図である。
このトランジスタは、たとえば、縦２８ｍｍ、横１．５
ｍｌ、高さ１．１鰭のレジン・パッケージ１を有すると
ともに、両側壁からそれぞれ２本のり一ド２を平行に突
出させた構造となっている。また、このトランジスタは
実装は面取り付け（平面形）となることから、リード２
は途中で下方に一段折れ曲がるとともに、先端はレジン
・パッケージ１の下面と平行になるよう圧延布している
。
ｍｌ、高さ１．１鰭のレジン・パッケージ１を有すると
ともに、両側壁からそれぞれ２本のり一ド２を平行に突
出させた構造となっている。また、このトランジスタは
実装は面取り付け（平面形）となることから、リード２
は途中で下方に一段折れ曲がるとともに、先端はレジン
・パッケージ１の下面と平行になるよう圧延布している
。
一方、リード２は１対のソース・リード５．１３゜ゲー
ト・リード１４．ドレイン・リード６とからなっている
。ソース・リード５，１３は太く、かつレジン・パッケ
ージ１の一方の対角線方向にそれぞれ位置している。ま
た、ゲート・リード１４およびドレイン・リード６はレ
ジン・パッケージ１の他方の対角線方向にそれぞれ位置
している。
ト・リード１４．ドレイン・リード６とからなっている
。ソース・リード５，１３は太く、かつレジン・パッケ
ージ１の一方の対角線方向にそれぞれ位置している。ま
た、ゲート・リード１４およびドレイン・リード６はレ
ジン・パッケージ１の他方の対角線方向にそれぞれ位置
している。
ゲート・リード１４およびドレイン・リード６はそれぞ
れ独立しているが、１対のソース・リード５．１３は高
周波用ＧａＡｓＦＥＴのチップ３を固定するためのチッ
プ固定部４に連なり、機械的。
れ独立しているが、１対のソース・リード５．１３は高
周波用ＧａＡｓＦＥＴのチップ３を固定するためのチッ
プ固定部４に連なり、機械的。
電気的に接続されている。したがって、入力電極である
ゲート・リード１４と出力電極であるドレイン・リード
６とはり一ド２の厚さ領域に限っては電気的に接地電極
であるソース・リード５，１３によって遮断され、帰還
容量は存在しなくなる。
ゲート・リード１４と出力電極であるドレイン・リード
６とはり一ド２の厚さ領域に限っては電気的に接地電極
であるソース・リード５，１３によって遮断され、帰還
容量は存在しなくなる。
他方、チップ３の各電極はこれに対応する各リード２の
内端（ソース・リード５，１３にあってはチップ固定部
に近接する領域）にワイヤ９を介して電気的に接続され
ている。なお、ゲート・リード１４およびドレイン・リ
ード６の内端は部分的に幅広となっていることから、レ
ジン・パッケージＩＫ喰い込み、動き難くなっていて、
リード抜けあるいはリード動きによるワイヤ断線は起き
ないようになっている。
内端（ソース・リード５，１３にあってはチップ固定部
に近接する領域）にワイヤ９を介して電気的に接続され
ている。なお、ゲート・リード１４およびドレイン・リ
ード６の内端は部分的に幅広となっていることから、レ
ジン・パッケージＩＫ喰い込み、動き難くなっていて、
リード抜けあるいはリード動きによるワイヤ断線は起き
ないようになっている。
（１） このトランジスタはゲート・リード］４および
ドレイン・リード６間に接地電極であるソース・リード
５，１３を配しであることがら帰還容量が低減腰電力利
得（Ｐ、）の向上、雑音指数（ＮＦ）の低減が図れ、高
周波特性が向上する。
ドレイン・リード６間に接地電極であるソース・リード
５，１３を配しであることがら帰還容量が低減腰電力利
得（Ｐ、）の向上、雑音指数（ＮＦ）の低減が図れ、高
周波特性が向上する。
（２） このトランジスタは高周波特性が向上するため
、使用周波数帯域がＩＧＨｚ以上の超高周波に対しても
使用できるようになり、安価なレジン・パッケージ型の
超高周波トランジスタの提供が達成できる。
、使用周波数帯域がＩＧＨｚ以上の超高周波に対しても
使用できるようになり、安価なレジン・パッケージ型の
超高周波トランジスタの提供が達成できる。
（３） 上記（２）より、超高周波帯域のデバイスにあ
っても、小型化技術、平面実装技術が確立されてい７）
Ｌ／ シフ・パンケージ技術の適用ができるため、小
型で安価な平面実装型超高周波デバイスを提供すること
ができる。
っても、小型化技術、平面実装技術が確立されてい７）
Ｌ／ シフ・パンケージ技術の適用ができるため、小
型で安価な平面実装型超高周波デバイスを提供すること
ができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しな輩範囲で穐々変更可
能であることはいうまでもない。たとえば、高周波領域
での使用はあまりないが、接合型チップを用いたＦＥＴ
にも適用でき、同様な効果な得ることができる。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しな輩範囲で穐々変更可
能であることはいうまでもない。たとえば、高周波領域
での使用はあまりないが、接合型チップを用いたＦＥＴ
にも適用でき、同様な効果な得ることができる。
以上の説明では主として本発明者によってなされた発明
なその背景となった利用分野である高周波用平面形トラ
ンジスタ技術に適用した場合について説明したが、それ
に限定されるものではなく、他の実装構造の半導体装置
にも適用できる。
なその背景となった利用分野である高周波用平面形トラ
ンジスタ技術に適用した場合について説明したが、それ
に限定されるものではなく、他の実装構造の半導体装置
にも適用できる。
第１図は本出願人の開発によるＭ−ＰＡＫ型トランジス
タの要部を示す平面図、 第２図は同じくシングル・ゲー）ＦＥＴの等価回路図、 第３図は本発明の一実施例によるＭ−ＰＡＫ型トランジ
スタの外観を示す斜視図、 第４図は同じく要部を示す平面図である。 １・・・レジン・パッケージ、２・・・リード、３・・
・チップ、４・・・チップ固定部、５・・・ソース・リ
ード、６・・・ドレイン・リード、７・・・ゲートトリ
ード、８・・・ゲート２・リード、９・・・ワイ−Ｙ、
１０−・・入ヵ信号、１１・・・出力信号、１２・・・
信号、１３・・・ソース・リード、１４・・・ゲート・
リード、Ｄ・・・ドレイン、Ｇ・・・ゲート、Ｓ・・・
ソース、ＣＩ ・・入力容量、Ｃ２・・・出力容量、ｃ
３山帰還容量。
タの要部を示す平面図、 第２図は同じくシングル・ゲー）ＦＥＴの等価回路図、 第３図は本発明の一実施例によるＭ−ＰＡＫ型トランジ
スタの外観を示す斜視図、 第４図は同じく要部を示す平面図である。 １・・・レジン・パッケージ、２・・・リード、３・・
・チップ、４・・・チップ固定部、５・・・ソース・リ
ード、６・・・ドレイン・リード、７・・・ゲートトリ
ード、８・・・ゲート２・リード、９・・・ワイ−Ｙ、
１０−・・入ヵ信号、１１・・・出力信号、１２・・・
信号、１３・・・ソース・リード、１４・・・ゲート・
リード、Ｄ・・・ドレイン、Ｇ・・・ゲート、Ｓ・・・
ソース、ＣＩ ・・入力容量、Ｃ２・・・出力容量、ｃ
３山帰還容量。
Claims (1)
- １、樹脂封止体と、この樹脂封止体の両側面からそれぞ
れ２本ずつ突出するリードと、な有するシングル・ゲー
ト形の半導体装置であって、樹脂封止体の対角線方向に
位置する１対のリードはそれぞれ独立した入力用リード
および出力用リードとなり、他の１対のリードはチップ
な固定したチップ固定部からそれぞれ前記入力リード内
端と出力リード内端間を遮断するように延在した接地用
リードとなっていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58220605A JPS60113955A (ja) | 1983-11-25 | 1983-11-25 | シングル・ゲート型ＧａＡｓＦＥＴ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58220605A JPS60113955A (ja) | 1983-11-25 | 1983-11-25 | シングル・ゲート型ＧａＡｓＦＥＴ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60113955A true JPS60113955A (ja) | 1985-06-20 |
| JPH0578184B2 JPH0578184B2 (ja) | 1993-10-28 |
Family
ID=16753591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58220605A Granted JPS60113955A (ja) | 1983-11-25 | 1983-11-25 | シングル・ゲート型ＧａＡｓＦＥＴ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113955A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007529866A (ja) * | 2004-03-16 | 2007-10-25 | ユーティーシー パワー コーポレイション | 燃料電池のマニホールドのケーブルを用いた端部締付構造 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI114419B (fi) * | 1994-04-07 | 2004-10-15 | Kone Corp | Hissikoneisto |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661068U (ja) * | 1979-10-16 | 1981-05-23 | ||
| JPS5829846U (ja) * | 1981-08-20 | 1983-02-26 | 松下電器産業株式会社 | チツプ型トランジスタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5829846B2 (ja) * | 1978-01-19 | 1983-06-25 | 三菱電機株式会社 | 統計誤差判別装置 |
-
1983
- 1983-11-25 JP JP58220605A patent/JPS60113955A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661068U (ja) * | 1979-10-16 | 1981-05-23 | ||
| JPS5829846U (ja) * | 1981-08-20 | 1983-02-26 | 松下電器産業株式会社 | チツプ型トランジスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007529866A (ja) * | 2004-03-16 | 2007-10-25 | ユーティーシー パワー コーポレイション | 燃料電池のマニホールドのケーブルを用いた端部締付構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0578184B2 (ja) | 1993-10-28 |
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