JPS60142546A - 半導体集積回路用パツケ−ジ - Google Patents

半導体集積回路用パツケ−ジ

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JPS60142546A
JPS60142546A JP58246802A JP24680283A JPS60142546A JP S60142546 A JPS60142546 A JP S60142546A JP 58246802 A JP58246802 A JP 58246802A JP 24680283 A JP24680283 A JP 24680283A JP S60142546 A JPS60142546 A JP S60142546A
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JP
Japan
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width
grounding
package
inductance
metal block
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JP58246802A
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English (en)
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Shutaro Nanbu
修太郎 南部
Kunihiko Kanazawa
邦彦 金澤
Masahiro Nishiuma
西馬　正博
Shinichi Katsu
勝　新一
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Matsushita Electric Industrial Co Ltd
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Publication date
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    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体集積回路用パッケージに関するもので
ある。
（従来例の構成とその問題点） 近年ＧａＡｓなどを用いた、高周波、高速用のＦＥＴや
ＩＣの開発が盛んである。しかし、このような高速、高
周波のＩＣを封止するパッケージについては、従来はと
んど検討されておらず、従来からある低周波１．Ｃ用の
ものをそのまま転用しているのが現状である。このため
チップ・レベルで優れた高速。
高周波特性が得られても、それを実用化する際に従来の
ｉ４ツク゛−・ゾに刺入すると、性能が低下してじまい
、問題であった。
このような高周波特性の低下の原因は使用目的によシ様
々であるが、その一つに接地インピーダンスが高くなる
ことが考えられる。これはノヤツケーノの内部導体パタ
ーンが、高周波Ｉ’Ｃ用に最適化されていないためであ
る。たとえば、第１図に示すのは、従来のプラスチック
ＩＣ用ノソッケージのコム・母ターンの一例で、図にお
いて１は接地用＋Ｊ−ド、２は樹脂封止部、３は接地用
以外のリード、４はＩＣチップである。これに第２図に
示すようなＧａＡｓ　ＩＣ広帯域増幅器をマウントした
場合を考える。とのとき、増幅器ＩＣのソース端子５ｉ
ｌ：、コムのリードに接続する。扱う周波数が１００　
ＭＨｚ以下の場合には特に問題がないが、それ以上にな
ると、接地用リード１がインダクタンスとしてきき始め
、完全な接地ができなくなる。つまり、第２図のソース
と、接地の間にソース・インダクタンスが挿入された形
と々る。このため、高周波程利得の低下が著しくなって
しまうといジ問題が生じる。
以上は第１図に示すＩＣ増幅器を例にとって説明したが
、一般に高周波、高速の回路では、接地インダクタンス
を極力抑えないと特性低下の原因となり、従来のＩＣＡ
？ッヶーノでは、このような接地インダクタンスの低減
が困難であった。
（発明の目的） 本発明は以上の問題に鑑み、高周波における接地インダ
クタンスを低減することが・できる半導体集積回路用／
、ｏッケー・ゾを提供するものである。
（発明の構成） この目的を達成するために、本発明の半導体集積回路用
パッケージは、半導体集積回路チップが中央部にマウン
トされ、両端を接地リードとして用いるべき金属製スト
リップを有し、前記金属製ストリップの幅がその全長に
わたって、少なくとも前記中央部の幅を有してなってい
ることを特徴とする。
（実施例の説明） 以下、本発明を実施例に基づいて詳細に説明する。
第３図は、本発明をセラミック・ノやツヶージで実施し
た例である。図で３１は接地用金属ブロック、３２はア
ルミナセラミックである。接地端子以外のリード３３は
このセラミック上に接続されテイル。３４は、ＩＣチッ
プ、３５は樹脂封止のためのセラミック・キャップであ
る。この実施例において接地用金属ブロック３１の幅Ｌ
Ａは６．０ｍｍに設計されておシ、接地用金属ブロック
３１の両端だけで接地しても、十分小さい接地インダク
タンスが実現できる。したがって、この・ｉヮケージに
封入しても、高周波特性の低下はほとんどない。ま冬接
地用金属ブロック３１の裏側全面を接地することも容易
であシ、このときは一層接地インダクタンスを小さくで
きる。また接地用金属ブロック３１は、熱放散用として
も有用である。
第４図は本発明の他の実施例である。同図（、）はプラ
スチックパッケージのコム平面図であシ、点線で囲った
部分４２が樹脂封止される部分で、同図（ｂ）にその側
面図を示す。封止用樹脂は通常のエポキシ系の樹脂を用
いた。接地導体のコムパターンすなわち接地用リード４
１は第４図（ａ）に示すように、パッケージの対向する
方向に引き出して両端で接地できるようにしである。４
３は接地以外のリード、４４はＩＣチップである。ＬＡ
は１．５胴に設計した。この場合でも１．２　ＧＨｚ　
ｉでの周波数で接地インダクタンスの影響を十分小さく
できることが確認できた。また、ＬＡの値を太きぐする
程接地インダクタンスは小さくできた。しかし、チップ
の大きさよりあまり大きくすると、他のリードへのボン
ディングワイヤ長が長くなり問題である。
ＬＡの値はチップの幅よｐ　２．０　ｍｍ以上大きくな
いことが高周波用としては必要である。
第５図、イ６゛図は第４図の実施例に加えて、接地端子
の引き出し方向および、形状に工夫を加えたものである
。第５図は、接地用リード５１を他のり−ドと同じ側に
出したものである。第６図は接地用リード６１の形状を
ねじ止めできるようにしたものである。いずれも、接地
インダクタンスを十分小さくできる点では、前の実施例
と変わらない。
第７図は第３図に示した接地端子を金属ブロックで構成
したセラミック・パッケージの実施例を、プラスチック
パッケージで実現したものである。
接地用コムパターン７７の下に金属グロック７１が接着
されておシ、樹脂封止は金属ブロック７１の下面が露出
するようにされている。７６の凹みは、樹脂の付着を良
くするためである。この場合には、はとんど完全に接地
インダクタンスを無視できるくらいに小さくできる。
（発明の効果） 以上のごとく、本発明は、高周波特性の低下を防いだ、
半導体集積回路用パッケージを与えるもので、産業上極
めて有意義なものである。
【図面の簡単な説明】
第１図は従来のＩＣパッケージのコムパターンを示す図
、第２図はＧａＡｓ’　ＩＣの一例としての３段広帯域
増幅器の回路図、第３図（ａ）は本発明の第一の実施例
の平面図、第３図（ｂ）は第３図（ａ）におけるＡ−Ａ
／断面図、第４図（ａ）　、　（ｂ）は本発明の第二の
実施例の平面図と側面図、第５図は本発明の第三の実施
例の平面図、第６図は本発明の第四の実施例の平面図、
第７図（ａ）は本発明の第五の実施例の平面図、第７図
（ｂ）は第７図（、）におけるＡ　−Ａ’断面図・第７
図（ｃ）は第７図（ａ）におけるＢ　−Ｂ’断面図であ
る。 ３１．７．１・・・接地用金属ブロック、３３，４３゜
７３・・・接地用以外のリード、３４．４４．７４・・
・ＩＣチップ、４１，５１．６１・・・接地用リード、
７７・・・接地用コムパターン。 第１図 ７・２ 第　２図 第３図 （０） （ｂ） 第４　因 （ａ） 第５因 第６図 第 （０） Ａ′ （ｂ） （Ｃ）

Claims (1)

    【特許請求の範囲】
  1. 半導体集積回路チップがほぼ中央部にマウンドされ両端
    を接地リードとして用いるべき金属製ストリップと、こ
    の金属製ストリップに対して横方向に延びそれぞれ複数
    個配列された金属製リードとを有し、前記金属製ストリ
    ップの幅が、その全長にわたって前記中央部の幅と等し
    いかそれ以上であることを特徴とする半導体集積回路用
    パッケージ。
JP58246802A 1983-12-29 1983-12-29 半導体集積回路用パツケ−ジ Pending JPS60142546A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0262734U (ja) * 1988-10-28 1990-05-10

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5331352A (en) * 1976-09-02 1978-03-24 Minoru Yamamoto Manhole

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5331352A (en) * 1976-09-02 1978-03-24 Minoru Yamamoto Manhole

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0262734U (ja) * 1988-10-28 1990-05-10

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