JP2003283273A - マイクロ波集積回路 - Google Patents

マイクロ波集積回路

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Abstract

(57)【要約】 【課題】 準ミリ波・ミリ波帯域においても集積回路内
での電圧定在波比が良好なマイクロ波集積回路を得る。 【解決手段】 誘電体基板１１上のマウントパターン１
５に接続された検波ダイオード１２の上部電極と、誘電
体基板１１上に形成したマイクロストリップ線路の上側
電極１８ａとを接続するボンディングワイヤー１４の持
つインダクタンスを低減するため、検波ダイオード１２
と近接したマイクロストリップ線路の上側電極１８ａ上
に、導電性ブロック１３をマウントし、検波ダイオード
１２の上部電極と導電性ブロック１３の上部とを接続す
ることにより、ボンディングワイヤー１４による接続距
離を短くする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、準ミリ波・ミリ波
帯のマイクロ波集積回路に関わり、特にチップ素子を使
用したマイクロ波集積回路の構造に関する。
【０００２】
【従来の技術】近年の準ミリ波・ミリ波帯域の活用に伴
い、これら帯域において効率の良いマイクロ波集積回路
が要求されている。
【０００３】マイクロ波集積回路の内部における、従来
のマイクロ波半導体の実装構造を図６を用いて説明す
る。図６は、マイクロ波半導体チップとして検波ダイオ
ードを用い、これをマイクロストリップ線路により形成
した伝送線路に接続した、マイクロ波検波回路の実施例
を示したものである。
【０００４】検波ダイオード２の下部電極は、マウント
パターン４に金錫半田等で半田付けされている。マウン
トパターン４は、誘電体基板１上に形成されたマイクロ
ストリップ線路の下側電極７ｂとバイアホールで接続さ
れ、接地されている。また、検波ダイオード２の上部電
極は、誘電体基板１上に形成されたマイクロストリップ
線路の上側電極７ａ上のＣ点に、金線等のボンディング
ワイヤー３で接続されている。そして、検波ダイオード
２に直流バイアスを与えるために、直流バイアス回路部
８とマイクロストリップ線路の上側電極７ａとは、中継
パターン６を中継して十分大きなインダクタンスを持っ
た金線等のボンディングワイヤー５で接続されている。
【０００５】この検波回路においては、マイクロストリ
ップ線路７ａ及び７ｂのＢ側からマイクロ波信号を入力
し、直流バイアス回路部８において検波出力を得てい
る。まず、入力された信号はインピーダンス整合のとれ
たマイクロストリップ線路７ａ及び７ｂを伝播してい
く。しかし、検波ダイオード２とのボンディング点であ
るＣ点において、金線等のボンディングワイヤー３の持
つインダクタンスの影響によるインピーダンスの不整合
が存在するため、入力信号に対して定在波が発生し、入
力信号は減衰する。
【０００６】このボンディングワイヤー３のインダクタ
ンスによる影響を減らすために、検波ダイオード２の上
部電極とマイクロストリップ線路の上側電極７ａとの接
続を最短距離で実施した場合においても、構造上或いは
製造上の制約等により実現可能な最短距離に限界があ
り、定在波の発生による入力信号の減衰は避けられな
い。このため、入力信号が検波ダイオード２を十分に励
振できず、所望の検波出力を得ることが困難であった。
【０００７】この定在波の発生を、Ｃ点から検波ダイオ
ード２側を見た時の、入力信号周波数に対する電圧定在
波比として示したものの一例が図７（ａ）である。同じ
くＣ点から検波ダイオード２側を見た時の入力インピー
ダンスのスミスチャート上での周波数軌跡を図７（ｂ）
に例示する。
【０００８】なお、図６の従来の実装構造において、半
導体チップがＰＩＮダイオードの場合も、同様にインピ
ーダンスの不整合が存在するため、電圧定在波が発生
し、信号が減衰する。
【０００９】
【発明が解決しようとする課題】電圧定在波比は、その
値が１に近いほど望ましく、通常は２以下が目標とされ
る。しかし、図７（ａ）においてはボンディングワイヤ
ー４の持つインダクタンスの影響で、周波数が２０Ｇｈ
ｚを超えて高くなるに従い電圧定在波比は増加する。特
に３０Ｇｈｚ以上のミリ波帯域においては、その値が３
を超えており、回路内での信号損失が増加して、集積回
路としての実用が困難となる問題があった。更に、イン
ピーダンス整合回路を付加して電圧定在波比の改善をは
かる場合においても、３０Ｇｈｚ以上でのインピーダン
スは図７（ｂ）に例示したとおり、本実施例では誘導性
の高インピーダンスであるため、マイクロ波帯で多用さ
れる、容量成分を並列接続する整合方法が容易に適用で
きず、整合回路の構成が困難となる問題があった。
【００１０】本発明は、上記問題点を解決するためにな
されたものであり、準ミリ波・ミリ波帯域においても集
積回路内での電圧定在波比が良好なマイクロ波集積回路
を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明のマイクロ波集積回路は、誘電体基板にマウ
ントされ、その下部電極が前記誘電体基板に形成された
伝送線路の一方の電極側に接続されるマイクロ波半導体
チップと、前記マイクロ波半導体チップに近接して前記
誘電体基板にマウントされ、その下部が前記誘電体基板
に形成された伝送線路の他方の電極側に接続されるブロ
ックと、前記マイクロ波半導体チップの上部電極と前記
ブロックの上部とを金属製のボンディングワイヤーまた
はリボンで接続する接続手段とを具備することを特徴と
する。
【００１２】また、本発明のマイクロ波集積回路は、誘
電体基板上にマウントされ、その下部電極が前記誘電体
基板に形成された伝送線路の一方の電極側に接続される
マイクロ波半導体チップと、前記マイクロ波半導体チッ
プに近接して前記誘電体基板にマウントされ、その下部
が前記誘電体基板に形成された伝送線路の他方の電極側
にそれぞれ接続される複数のブロックと、前記マイクロ
波半導体チップの複数の上部電極と前記複数のブロック
の上部とを金属製のボンディングワイヤーまたはリボン
で接続する手段とを具備することを特徴とする。
【００１３】本発明によれば、回路内で発生するボンデ
ィングワイヤー等のインダクタンスによる影響を低減す
ることが可能となり、準ミリ波・ミリ波帯域においても
集積回路内での電圧定在波比が良好なマイクロ波集積回
路を提供することができる。
【００１４】
【発明の実施の形態】（第１の実施の形態）以下に本発
明によるマイクロ波集積回路の第１の実施の形態を図１
〜図２を用いて説明する。図１は、マイクロ波半導体チ
ップに検波ダイオードを使用し、ブロックに導電性ブロ
ックを使用して検波回路を構成した、本発明のマイクロ
波集積回路の第１の実施の形態の斜視図、及びＡ−Ｂに
沿った断面図である。
【００１５】誘電体基板１１に形成したマイクロストリ
ップ線路の下側電極１８ｂとバイアホールで接続したマ
ウントパターン１５に、検波ダイオード１２の下部電極
を金錫半田等で半田付けして接地する。また、マイクロ
ストリップ線路の上側電極１８ａ上で、かつ検波ダイオ
ード１２と近接した位置に導電性ブロック１３を載置
し、その下面をマイクロストリップ線路の上側電極１８
ａに金錫半田等で半田付けして接続する。この導電性ブ
ロック１３は、本実施の形態では金属製の直方体とし、
その上面の誘電体基板１１からの垂直距離２１は、接続
先となる検波ダイオード１２の上部電極の誘電体基板１
１からの垂直距離２２に等しく（同じ高さ）してある。
更に、検波ダイオード１２の上部電極と導電性ブロック
１３の上部とを金線等のボンディングワイヤー１４で接
続する。そして、検波ダイオード１２に直流バイアスを
与えるために、直流バイアス回路部１９とマイクロスト
リップ線路の上側電極１８ａとを、中継パターン１７を
中継して、十分大きなインダクタンスを持つ金線等のボ
ンディングワイヤー１６で接続する。
【００１６】入力信号はマイクロストリップ線路の上側
電極１８ａのＢ側から入力し、検波出力は直流バイアス
回路部１９から得ることができる。
【００１７】図１の接続構成においては、マイクロスト
リップ線路の上側電極１８ａ側で、かつ検波ダイオード
１２と近接した位置に導電性ブロック１３を配置し、更
に検波ダイオード１２の上部電極と導電性ブロック１３
の上部の、誘電体基板１１からの高さを等しくしたこと
により、検波ダイオード１２の上部電極と導電性ブロッ
ク１３の上部との接続距離を短くすることができる。従
って、金線等のボンディングワイヤー１４の持つインダ
クタンスを減少させることができ、電圧定在波の発生を
抑えて信号の損失を低減することができる。
【００１８】上記インダクタンスの減少による効果につ
いて、マイクロストリップ線路の上側電極１８ａと導電
性ブロック１３の下面との接続点であるＣ１点から、導
電性ブロック１３を通し検波ダイオード１２側を見た時
の、入力信号周波数に対する電圧定在波比として表わし
た一例を図２（ａ）に、同じく入力インピーダンスのス
ミスチャート上での周波数軌跡として表わした一例を図
２（ｂ）に、それぞれ示す。
【００１９】図２（ａ）を従来例（図７（ａ））と比較
すると、本実施の形態ではより広い周波数帯域に亘って
電圧定在波比の増加が低減されており、特に周波数２５
Ｇｈｚ以上のミリ波帯において良好な低減効果を得るこ
とができている。また、図２（ｂ）を従来例（図７
（ｂ））と比較すると、特にミリ波帯域である３０Ｇｈ
ｚ以上でのインピーダンスが、本実施の形態では誘導性
の低インピーダンスとなっている。これは、整合回路を
付加する場合においても、容量成分を並列接続する整合
方法が適用できるため、整合回路の構成を簡単かつ容易
とすることが可能になる。
【００２０】以上説明したように、第１の実施の形態に
よれば、ミリ波帯域においても集積回路内での電圧定在
波比の良好なマイクロ波集積回路を得ることができる。 （第２の実施の形態）以下に本発明によるマイクロ波集
積回路の第２の実施の形態を図３〜図４を用いて説明す
る。図３は、マイクロ波半導体チップに検波ダイオード
を使用し、ブロックにマイクロチップキャパシタを使用
して検波回路を構成した、本発明のマイクロ波集積回路
の第２の実施の形態の斜視図、及びＡ−Ｂに沿った断面
図である。
【００２１】誘電体基板１１に形成したマイクロストリ
ップ線路の下側電極１８ｂとバイアホールで接続したマ
ウントパターン１５に、検波ダイオード１２の下部電極
を金錫半田等で半田付けして接地する。また、マイクロ
ストリップ線路の上側電極１８ａ上で、かつ検波ダイオ
ード２と近接した位置にマイクロチップキャパシタ２０
を載置し、その下面電極をマイクロストリップ線路の上
側電極１８ａに金錫半田等で半田付けして接続する。更
に、検波ダイオード１２の上部電極とマイクロチップキ
ャパシタ２０の上面電極とを、金線等のボンディングワ
イヤー１４で接続する。そして、検波ダイオード１２に
直流バイアスを与えるために、直流バイアス回路部１９
とマイクロストリップ線路の上側電極１８ａとを、中継
パターン１７を中継して、十分大きなインダクタンスを
持つ金線等のボンディングワイヤー１６で接続する。
【００２２】図３の接続構成においては、マイクロスト
リップ線路の上側電極１８ａ上で、かつ検波ダイオード
１２と近接した位置にマイクロチップキャパシタ２０を
配置したことにより、検波ダイオード１２の上部電極と
マイクロチップキャパシタ２０の上面電極との接続距離
を短くすることができると共に、マイクロチップキャパ
シタ２０の持つキャパシタンス成分により、金線等のボ
ンディングワイヤー１４の持つインダクタンスを等価的
に減少させることができる。従って、金線等のボンディ
ングワイヤー１４の持つインダクタンスを減少させるこ
とができ、電圧定在波の発生を抑えて信号の損失を低減
することができる。
【００２３】上記インダクタンスの減少による効果につ
いて、マイクロストリップ線路の上側電極１８ａとマイ
クロチップキャパシタ２０の下面との接続点であるＣ３
点から、マイクロチップキャパシタ２０を通し検波ダイ
オード１２側を見た時の、入力信号周波数に対する電圧
定在波比として表わした一例を図４（ａ）に、同じく入
力インピーダンスのスミスチャート上での周波数軌跡と
して表わした一例を図４（ｂ）に、それぞれ示す。
【００２４】図４（ａ）を従来例（図７（ａ））と比較
すると、本実施の形態では特に周波数２５Ｇｈｚ以上の
ミリ波帯域において良好な電圧定在波比の低減効果を得
ることができている。また、図４（ｂ）においては、更
に高いミリ波帯域である例えば周波数４０Ｇｈｚでのイ
ンピーダンスを従来例（図７（ｂ））と比較すると、本
実施例では誘導性の低インピーダンスとなっている。こ
れは、整合回路を付加する場合においては、容量成分を
並列接続する整合方法が適用できるため、整合回路の構
成を簡単かつ容易とすることが可能になる。
【００２５】以上説明したように、第２の実施の形態に
よれば、ミリ波帯域においても集積回路内での電圧定在
波比の良好なマイクロ波集積回路を得ることができる。
【００２６】なお、以上の本発明の第１及び第２の実施
の形態において、検波ダイオードに換えてＰＩＮダイオ
ードを使用することにより移相回路を構成した場合にお
いても、金線等のボンディングワイヤーのインダクタン
スを減少させる効果は同様に得ることができ、集積回路
内での電圧定在波比の良好なマイクロ波集積回路を得る
ことができる。 （第３の実施の形態）以下に本発明によるマイクロ波集
積回路の第３の実施の形態を図５を用いて説明する。図
５は、マイクロ波半導体チップに例えばＦＥＴ等の３端
子増幅素子を使用し、複数のブロックにいずれも導電性
ブロックを使用して増幅回路を構成した、本発明のマイ
クロ波集積回路の第３の実施の形態の斜視図、及びＡ−
Ｂに沿った断面図である。
【００２７】誘電体基板３１に形成したマイクロストリ
ップ線路の下側電極３８ｃとバイアホールで接続したマ
ウントパターン３５に、３端子増幅素子３２の第１の電
極を金錫半田等で半田付けする。この３端子増幅素子３
２の上部には、第２の電極及び第３の電極が形成されて
いる。また、マイクロストリップ線路の上側電極３８ａ
及び３８ｂ上で、かつ３端子増幅素子３２と近接した位
置に導電性ブロック３３ａ及び３３ｂをそれぞれ載置
し、その下面をマイクロストリップ線路の上側電極３８
ａ及び３８ｂにそれぞれ金錫半田等で半田付けして接続
する。この導電性ブロック３３ａ及び３３ｂは、本実施
の形態では金属製の直方体とし、それぞれの上面の誘電
体基板３１からの垂直距離４０ａ及び４０ｂは、それぞ
れの接続先となる３端子増幅素子３２の上部電極の誘電
体基板３１からの垂直距離４１と等しく（同じ高さ）し
てある。更に、３端子増幅素子３２の第２の電極と導電
性ブロック３３ａの上部とを、また３端子増幅素子３２
の第３の電極と導電性ブロック３３ｂの上部とを、それ
ぞれ金線等のボンディングワイヤー３４ａ及び３４ｂで
接続する。そして、３端子増幅素子３２に直流バイアス
を供給するために、直流バイアス回路部３９とマイクロ
ストリップ線路の上側電極３８ａ及び３８ｂとを、中継
パターン３７ａ及び３７ｂを中継して、十分大きなイン
ダクタンスを持つ金線等のボンディングワイヤー３６ａ
及び３６ｂで接続する。
【００２８】増幅回路としては、例えばマイクロストリ
ップ線路３８ａ側から信号を入力し、マイクロストリッ
プ線路３８ｂ側にその増幅出力を得ている。
【００２９】図５の接続構成においては、マイクロスト
リップ線路の上側電極３８ａ及び３８ｂ上で、かつ３端
子増幅素子３２と近接した位置に導電性ブロック３３ａ
及び３３ｂを配置し、更に、３端子増幅素子３２の第２
の電極、及び第３の電極の誘電体基板３１からの垂直距
離４１と、導電性ブロック３３ａ及び３３ｂの上部の誘
電体基板３１からの垂直距離４０ａ及び４０ｂとを等し
くしたことにより、３端子増幅素子３２の第２の電極と
導電性ブロック３３ａの上部との接続距離、及び３端子
増幅素子３２の第３の電極と導電性ブロック３３ｂの上
部との接続距離をそれぞれ短くすることができる。従っ
て、金線等のボンディングワイヤー３４ａ及び３４ｂの
持つインダクタンスを減少させることができ、電圧定在
波の発生を抑えて信号の損失を低減することができる。
【００３０】上記インダクタンスの減少による効果につ
いては、本発明の第１の実施の形態と同様に得ることが
できる。すなわち、特に周波数２５Ｇｈｚ以上周波数波
帯域において、良好な電圧低在波比の低減効果を得るこ
とが可能になり、また特に３０Ｇｈｚ以上のミリ波帯域
においてインピーダンス整合回路を付加する際にも、整
合回路の構成を簡単かつ容易とすることが可能になる。
【００３１】以上説明したように、第３の実施の形態に
よれば、ミリ波帯域においても集積回路内での電圧定在
波比の良好なマイクロ波増幅回路を得ることができる。
【００３２】なお、本発明の第１の実施の形態、第２の
実施の形態、及び第３の実施の形態において、伝送線路
としてマイクロストリップ線路に換えてコプレナー線
路、或いはサスペンデッド線路を使用した場合において
も、金線等のボンディングワイヤーを用いた接続距離を
短くできることにより、金線等のボンディングワイヤー
のインダクタンスの減少効果を同様に得ることができ
る。
【００３３】
【発明の効果】本発明によれば、準ミリ波・ミリ波帯域
において集積回路内での電圧定在波比が良好なマイクロ
波集積回路を提供することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態を示す斜視図及び
断面図。
【図２】 本発明の第１の実施の形態における電圧定在
波比の周波数特性の一例を示すグラフ、及び入力インピ
ーダンスの軌跡の一例を示すスミスチャート。
【図３】 本発明の第２の実施の形態を示す斜視図及び
断面図。
【図４】 本発明の第２の実施の形態における電圧定在
波比の周波数特性の一例を示すグラフ、及び入力インピ
ーダンスの軌跡の一例を示すスミスチャート。
【図５】 本発明の第３の実施の形態を示す斜視図及び
断面図。
【図６】 従来技術による実施例を示す斜視図及び断面
図。
【図７】 従来技術による実施例における電圧定在波比
の周波数特性の一例を示すグラフ及び入力インピーダン
スの軌跡の一例を示すスミスチャート。
【符号の説明】
１１、３１ 誘電体基板 １２ 検波ダイオード １３、３３ａ、３３ｂ 導電性ブロック １４、３４ａ、３４ｂ ボンディングワイヤー １５、３５ マウントパターン １６、３６ａ、３６ｂ ボンディングワイヤー １７、３７ａ、３７ｂ 中継パターン １８ａ、３８ａ、３８ｂ マイクロストリップ線路の上
側電極 １８ｂ、３８ｃ マイクロストリップ線路の下側電極 １９、３９ 直流バイアス回路部 ２０ マイクロチップキャパシタ ３２ ３端子増幅素子
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｐ 5/08 Ｆターム(参考） 5F038 AZ01 BE07 DF01 DF02 EZ07 EZ20 5J012 GA11 HA01 5J067 AA04 CA75 FA16 HA19 HA29 KA12 KA68 LS12 QA02 QA03 QA04 QS11 SA13 TA03 TA05

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 誘電体基板にマウントされ、その下部電
    極が前記誘電体基板に形成された伝送線路の一方の電極
    側に接続されるマイクロ波半導体チップと、 前記マイクロ波半導体チップに近接して前記誘電体基板
    にマウントされ、その下部が前記誘電体基板に形成され
    た伝送線路の他方の電極側に接続されるブロックと、 前記マイクロ波半導体チップの上部電極と前記ブロック
    の上部とを金属製のボンディングワイヤーまたはリボン
    で接続する接続手段とを具備することを特徴とするマイ
    クロ波集積回路。
  2. 【請求項２】 前記マイクロ波半導体チップの上部と、
    前記ブロック上部とが同じ高さであることを特徴とする
    請求項1記載のマイクロ波集積回路。
  3. 【請求項３】 前記マイクロ波半導体チップに検波ダイ
    オードを使用し、前記ブロックに導電性ブロックを使用
    して検波回路を構成したことを特徴とする請求項１また
    は請求項２記載のマイクロ波集積回路。
  4. 【請求項４】 前記マイクロ波半導体チップにＰＩＮダ
    イオードを使用し、前記ブロックに導電性ブロックを使
    用して移相回路を構成したことを特徴とする請求項1ま
    たは請求項２記載のマイクロ波集積回路。
  5. 【請求項５】 前記マイクロ波半導体チップに検波ダイ
    オードを使用し、前記ブロックにマイクロチップキャパ
    シタを使用して検波回路を構成したことを特徴とする請
    求項1または請求項２記載のマイクロ波集積回路。
  6. 【請求項６】 前記マイクロ波半導体チップにＰＩＮダ
    イオードを使用し、前記ブロックにマイクロチップキャ
    パシタを使用して移相回路を構成したことを特徴とする
    請求項1または請求項２記載のマイクロ波集積回路。
  7. 【請求項７】 誘電体基板上にマウントされ、その下部
    電極が前記誘電体基板に形成された伝送線路の一方の電
    極側に接続されるマイクロ波半導体チップと、 前記マイクロ波半導体チップに近接して前記誘電体基板
    にマウントされ、その下部が前記誘電体基板に形成され
    た伝送線路の他方の電極側にそれぞれ接続される複数の
    ブロックと、 前記マイクロ波半導体チップの複数の上部電極と前記複
    数のブロックの上部とを金属製のボンディングワイヤー
    またはリボンで接続する手段とを具備することを特徴と
    するマイクロ波集積回路。
  8. 【請求項８】 前記マイクロ波半導体チップの上部と、
    前記複数のブロックの上部とが同じ高さであることを特
    徴とする請求項７記載のマイクロ波集積回路。
  9. 【請求項９】 前記マイクロ波半導体チップに３端子増
    幅素子を使用し、２つのブロックに導電性ブロックを使
    用して増幅回路を構成したことを特徴とする請求項７ま
    たは請求項８記載のマイクロ波集積回路。
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