JPS5829846U - チツプ型トランジスタ - Google Patents
チツプ型トランジスタInfo
- Publication number
- JPS5829846U JPS5829846U JP12360081U JP12360081U JPS5829846U JP S5829846 U JPS5829846 U JP S5829846U JP 12360081 U JP12360081 U JP 12360081U JP 12360081 U JP12360081 U JP 12360081U JP S5829846 U JPS5829846 U JP S5829846U
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- terminals
- main body
- straight line
- same straight
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Amplifiers (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第1図は従来例におけるチップ型トランジスタ、の構成
を示す図、第2図は同トランジスタの使用例を示す回路
図、第3図は本考案の一実施例におけるチップ型トラン
ジスタの構成を示す図、第4図は同トランジスタの特に
端子構成を説明す名ための図、第5図は同トランジスタ
の使用例を示す回路図である。 1θ・・・・・・トランジスタチップ、11・・・・・
・パッケージ本体、12・・・・・・ベース端子、13
.13’・・・・・・エミッタ端子1.14・・・・・
・コレクタ端子。
を示す図、第2図は同トランジスタの使用例を示す回路
図、第3図は本考案の一実施例におけるチップ型トラン
ジスタの構成を示す図、第4図は同トランジスタの特に
端子構成を説明す名ための図、第5図は同トランジスタ
の使用例を示す回路図である。 1θ・・・・・・トランジスタチップ、11・・・・・
・パッケージ本体、12・・・・・・ベース端子、13
.13’・・・・・・エミッタ端子1.14・・・・・
・コレクタ端子。
Claims (2)
- (1)トランジスタチップを内蔵する本体の一面より第
1、第2の端子を互いに平行に突出し、この−面と相対
向する面より第3、第4の端子を互いに平行に突出し、
かつ前記第1、第3の端子を同一直線上に位置するよう
に、第2、第4の端子を同一直線上に位置するようにそ
れぞれ装置し、前記第1の端子と第4の端子は同−電、
極とし、前記第2、第3の端子は互いに異なりかつ
ともに前記第1、第4の端子とは異なる電極としてなる
チップ型トランジスタ。 - (2)第1の端子と第4の端子を、第2の端子と第3の
端子との間に位置する導電体により本体において電気的
に接続してなる実用新案登録請求の範囲第1項記載のチ
ップ型トランジスタ。 ゛(3)第1の端子と第4の端子は本体内において電気
的に分離され、プリント基板上のパターンにより電気的
に接続される実用新案登録請求の範囲第1項記載のチッ
プ型トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12360081U JPS5829846U (ja) | 1981-08-20 | 1981-08-20 | チツプ型トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12360081U JPS5829846U (ja) | 1981-08-20 | 1981-08-20 | チツプ型トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5829846U true JPS5829846U (ja) | 1983-02-26 |
JPS6225904Y2 JPS6225904Y2 (ja) | 1987-07-02 |
Family
ID=29917498
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12360081U Granted JPS5829846U (ja) | 1981-08-20 | 1981-08-20 | チツプ型トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5829846U (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60113955A (ja) * | 1983-11-25 | 1985-06-20 | Hitachi Ltd | シングル・ゲート型GaAsFET |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4910463U (ja) * | 1972-04-28 | 1974-01-29 | ||
JPS5247382A (en) * | 1975-10-13 | 1977-04-15 | Toshiba Corp | Varactor diode device |
-
1981
- 1981-08-20 JP JP12360081U patent/JPS5829846U/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4910463U (ja) * | 1972-04-28 | 1974-01-29 | ||
JPS5247382A (en) * | 1975-10-13 | 1977-04-15 | Toshiba Corp | Varactor diode device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60113955A (ja) * | 1983-11-25 | 1985-06-20 | Hitachi Ltd | シングル・ゲート型GaAsFET |
Also Published As
Publication number | Publication date |
---|---|
JPS6225904Y2 (ja) | 1987-07-02 |
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