JP4496176B2 - 半導体の入出力接続構造 - Google Patents

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Description

本発明は、例えばパッケージ入り内部整合形ＦＥＴなどの半導体の入出力接続構造に関する。
従来の半導体チップとして電力ＦＥＴチップ（以下ＦＥＴと称する）を使用した場合の入出力接続構造を図６に平面図で示す。金属キャリア６に誘電体基板５とＦＥＴ１が固定され、マイクロストリップ線路の入出力上部電極７とＦＥＴ１のゲート電極２、ドレイン電極３がそれぞれ金属ワイヤ４で接続されている。ここで誘電体基板５の入出力上部電極７の特性インピーダンスを所望の特性インピーダンスに設定すると、入出力上部電極７の幅と、誘電体基板５の比誘電率と基板厚が決定され、一方のＦＥＴ１のチップ幅はほぼＦＥＴ１の飽和電力で決定されている。
そのため、誘電体基板５の入出力上部電極７の幅とＦＥＴ１のチップ幅は一致しない場合が多く、ＦＥＴ１の飽和電力が高くなるとＦＥＴ１のチップ幅が誘電体基板５の入出力上部電極７の幅より大きくなる。従って、通常入出力上部電極７の幅は図６のように金属ワイヤ４が接続される部分が大きくなっている。なお金属ワイヤ４が接続される部分の幅を大きくしない場合は、ＦＥＴ１の幅方向の中央部よりエッジ部の金属ワイヤ４を長くする必要がある。
従来の入出力構造では、入出力上部電極７の幅は金属ワイヤ４が接続される部分で大きくなっているために、図６のＡ点からＢ点までの位相変化量は、ＦＥＴ１の幅方向で中央部よりエッジ部の方が大きくなってしまう。その結果、ＦＥＴ１のゲート電極２、ドレイン電極３の幅方向の中央部とエッジ部で位相差が生じてＦＥＴ１部の最大有能電力利得が低下し、電力付加効率も低下してしまう。この現象はＦＥＴ１の飽和電力が高くなるほど悪化し、さらに、周波数が高くなるほど悪化する。
本発明は上記の欠点を解決するもので、ＦＥＴのゲート電極、ドレイン電極の幅方向での中央部とエッジ部の位相差を大幅に低減し、ＦＥＴ１部の最大有能電力利得および電力付加効率を向上させることが可能となり、高周波電力増幅器の小形化、低価格化が可能となる半導体の入出力構造を提供することを目的とする。
本発明は、金属キャリア上に誘電体基板とＦＥＴチップが固定され、前記誘電体基板上にマイクロストリップ線路が形成され、前記ＦＥＴチップのゲート電極及びドレイン電極と前記マイクロストリップ線路よりも幅広なマイクロストリップ線路の入出力上部電極が複数の金属ワイヤで接続されたマイクロ波ＩＣ構造において、前記ＦＥＴチップの幅方向でのエッジ部と中央部の位相差を低減するように前記ＦＥＴチップの幅方向のエッジ部から中央部になるに従い前記金属ワイヤの長さが長くなり、かつ、前記幅広なマイクロストリップ線路の前記ＦＥＴチップ側の形状は弓形で、前記幅広なマイクロストリップ線路と複数の金属ワイヤとの接続点は前記入出力上部電極の凹型状対向端から等距離であることを特徴とする半導体の入出力接続構造である。
また、本発明は、金属キャリア上に誘電体基板とＦＥＴチップが固定され、前記誘電体基板上にマイクロストリップ線路が形成され、前記ＦＥＴチップのゲート電極及びドレイン電極と前記マイクロストリップ線路よりも幅広なマイクロストリップ線路の入出力上部電極が複数の金属ワイヤで接続されたマイクロ波ＩＣ構造において、前記ＦＥＴチップの幅方向でのエッジ部と中央部の位相差を低減するように前記入出力上部電極の幅方向の前記マイクロストリップ線路に遠い部分から近い部分になるに従い前記金属ワイヤの長さが長くなり、かつ、前記幅広なマイクロストリップ線路の前記ＦＥＴチップ側の形状は弓形で、前記幅広なマイクロストリップ線路と複数の金属ワイヤとの接続点は前記入出力上部電極の凹型状対向端から等距離であることを特徴とする半導体の入出力接続構造。
本発明によれば、高性能で小形、低価格の高周波電力増幅器を提供できる。
本発明の、半導体にＦＥＴを使用した場合について実施の一形態の入出力接続構造を平面図で図１に示す。
金属キャリア６に誘電体基板５とＦＥＴ１が固定され、マイクロストリップ線路の入出力上部電極７とＦＥＴ１のゲート電極２、ドレイン電極３がそれぞれ金属ワイヤ４で接続されている。ここで、誘電体基板５上の入出力上部電極７の幅は、金属ワイヤ４が接続される部分で大きく幅広になっている。
また、入出力上部電極７の幅広部のＦＥＴ１との対向部はＦＥＴ１に対して凹型状のパターンになっており、入出力上部電極７の幅広部のＦＥＴ１との対向端とＦＥＴ１との距離はＦＥＴ１の幅方向のエッジ部から中央部になるに従い長くなっている。そして、入出力上部電極７と金属ワイヤ４の接続点Ｂは入出力上部電極７の凹型状対向端から等距離の点とする。そのため、金属ワイヤ４の長さはＦＥＴ１の幅方向のエッジ部から中央部になるに従い長くなっている。
従って、上記構成から誘電体基板５上の入出力上部電極７の金属ワイヤ４が接続される部分では、図１のＡ点からＢ点までの位相変化量は、ＦＥＴ１の幅方向で中央部よりエッジ部の方が大きくなる。一方、金属ワイヤ４の長さがエッジ部から中央部になるに従い長くなっており、金属ワイヤ４部分による位相変化量はＦＥＴ１の幅方向でエッジ部より中央部の方が大きくなるため、ＦＥＴ１のゲート電極２、ドレイン電極３の幅方向でのエッジ部と中央部の位相差を大幅に低減できる。
本発明者が行ったシミュレーションによると、例えば、誘電体基板５の基板厚を０．３８１ｍｍ、比誘電率を９．８、誘電体基板５の入出力上部電極７の特性インピーダンスを５０Ω、入出力上部電極７の金属ワイヤ４が接続される部分の幅を１．８ｍｍとして、ＦＥＴ１に２Ｗ級を使用した場合、本構造の効果により、周波数１４ＧＨｚ帯での最大有能電力利得は１．５ｄＢ程度向上するという結果が得られた。
なお、金属キャリア６を金属パッケージや金属板付きセラミックパッケージ、あるいは、ＦＥＴ１のゲート電極２、ドレイン電極３をバイポーラトランジスタのベース電極、コレクタ電極にそれぞれ置き換えても同様の効果があることはいうまでもない。
図２に本発明の他の実施の形態を平面図で示す。
金属キャリア６に誘電体基板５とＦＥＴ１が固定され、マイクロストリップ線路の入出力上部電極７とＦＥＴ１のゲート電極２、ドレイン電極３がそれぞれ金属ワイヤ４で接続されている。ここで、誘電体基板５上の入出力上部電極７の幅は、金属ワイヤ４が接続される部分で大きくなっている。そして、誘電体基板５上の入出力上部電極７は、複数の電極パターン９に分割され、かつ、分割された電極パターンの幅はＦＥＴ１の幅方向のエッジ部から中央部になるに従い小さくなっている。このため電極パターン９の特性インピーダンスは、ＦＥＴ１の幅方向のエッジ部から中央部になるに従い高くなっている。
従って、上記構成から誘電体基板５上の入出力上部電極７の電極パターン９はＦＥＴ１の幅方向で中央部よりエッジ部の方が長くなるが特性インピーダンスが低くなるため、ＦＥＴ１のゲート電極２、ドレイン電極３の幅方向でのエッジ部と中央部の位相差を大幅に低減できる。
図３に本発明の他の実施の形態を平面図で示す。
金属キャリア６に誘電体基板５が固定され、誘電体基板５にＦＥＴ１が固定され、マイクロストリップ線路の入出力上部電極７とＦＥＴ１のゲート電極２、ドレイン電極３がそれぞれ金属ワイヤ４で接続されている。ここで、誘電体基板５上の入出力上部電極７の幅は、金属ワイヤ４が接続される部分で大きく、金属ワイヤ４の長さはＦＥＴ１の幅方向のエッジ部から中央部になるに従い長くなっている。ＦＥＴ１直下の誘電体基板５には、バイアホール中にタングステン等の金属を充填した形の金属埋め込み形バイアホール８が形成されており、金属キャリア６に接地する構造をとっている。
従って上記構成から、誘電体基板５上の入出力上部電極７の金属ワイヤ４が接続される部分では、ＦＥＴ１の幅方向で中央部よりエッジ部の方が大きくなる一方、金属ワイヤ４の長さがエッジ部から中央部になるに従い長くなっており、金属ワイヤ４部分による位相変化量はＦＥＴ１の幅方向でエッジ部より中央部の方が大きくなるため、ＦＥＴ１のゲート電極２、ドレイン電極３の幅方向での位相差を大幅に低減できる。
図４に本発明の他の実施の形態を平面図で示す。
金属キャリア６に誘電体基板５が固定され、誘電体基板５にＦＥＴ１が固定され、マイクロストリップ線路の入出力上部電極７とＦＥＴ１のゲート電極２、ドレイン電極３がそれぞれ金属ワイヤ４で接続されている。ここで、誘電体基板５上の入出力上部電極７の幅は、金属ワイヤ４が接続される部分で大きくなっている。そして、誘電体基板５上の入出力上部電極７は、複数の電極パターン９に分割され、かつ、電極パターン９の特性インピーダンスは、ＦＥＴ１の幅方向のエッジ部から中央部になるに従い高くなっている。なお、ＦＥＴ１直下の誘電体基板５には、バイアホール中にタングステン等の金属を充填した形の金属埋め込み形バイアホール８が形成されており、金属キャリア６に接地する構造をとっている。
従って上記構成から、誘電体基板５上の入出力上部電極７の電極パターン９はＦＥＴ１の幅方向でエッジ部より中央部の方が短くなるが特性インピーダンスが高くなるため、ＦＥＴ１のゲート電極２、ドレイン電極３の幅方向でのエッジ部と中央部の位相差を大幅に低減できる。
図５に本発明の他の実施の形態を平面図で示す。
誘電体基板５にＦＥＴ１とマイクロストリップ線路の入出力上部電極７が形成され、入出力上部電極７がＦＥＴ１のゲート電極２、ドレイン電極３側で複数の電極パターン９に分割されている。分割された電極パターンの幅はＦＥＴ１の幅方向のエッジ部から中央部になるに従い小さくなっている。このため電極パターン９の特性インピーダンスは、ＦＥＴ１の幅方向のエッジ部から中央部になるに従い高くなっている。
さらに、電極パターン９はそれぞれ金属ワイヤを介さず直接ＦＥＴ１のゲート電極２、ドレイン電極３に接続され、モノリシックマイクロ波ＩＣ構造を形成している。
従って上記構成から、誘電体基板５上の入出力上部電極７の電極パターン９はＦＥＴ１の幅方向でエッジ部より中央部の方が短くなるが特性インピーダンスが高くなるため、ＦＥＴ１のゲート電極２、ドレイン電極３の幅方向でのエッジ部と中央部の位相差を大幅に低減できる。
以上述べたように本発明によれば、ＦＥＴのゲート電極、ドレイン電極の幅方向での中央部とエッジ部の位相差を大幅に低減し、ＦＥＴ部の最大有能電力利得および電力付加効率を向上させることが可能となり、高周波電力増幅器の小形化、低価格化が可能となる半導体の入出力接続構造を提供できる。
本発明を説明する平面図である。 本発明を説明する平面図である。 本発明を説明する平面図である。 本発明を説明する平面図である。 本発明を説明する平面図である。 従来例を説明する平面図である。
符号の説明
１…電力ＦＥＴ
２…電力ＦＥＴのゲート電極
３…電力ＦＥＴのドレイン電極
４…金属ワイヤ
５…誘電体基板
６…金属キャリア
７…マイクロストリップ線路の入出力上部電極
８…金属埋め込み形バイアホール
９…電極パターン

Claims (8)

  1. 金属キャリア上に誘電体基板とＦＥＴチップが固定され、前記誘電体基板上にマイクロストリップ線路が形成され、前記ＦＥＴチップのゲート電極及びドレイン電極と前記マイクロストリップ線路よりも幅広なマイクロストリップ線路の入出力上部電極が複数の金属ワイヤで接続されたマイクロ波ＩＣ構造において、前記ＦＥＴチップの幅方向でのエッジ部と中央部の位相差を低減するように前記ＦＥＴチップの幅方向のエッジ部から中央部になるに従い前記金属ワイヤの長さが長くなり、かつ、前記幅広なマイクロストリップ線路の前記ＦＥＴチップ側の形状は弓形で、前記幅広なマイクロストリップ線路と複数の金属ワイヤとの接続点は前記入出力上部電極の凹型状対向端から等距離であることを特徴とする半導体の入出力接続構造。
  2. 金属キャリア上に誘電体基板とＦＥＴチップが固定され、前記誘電体基板上にマイクロストリップ線路が形成され、前記ＦＥＴチップのゲート電極及びドレイン電極と前記マイクロストリップ線路よりも幅広なマイクロストリップ線路の入出力上部電極が複数の金属ワイヤで接続されたマイクロ波ＩＣ構造において、前記ＦＥＴチップの幅方向でのエッジ部と中央部の位相差を低減するように前記入出力上部電極の幅方向の前記マイクロストリップ線路に遠い部分から近い部分になるに従い前記金属ワイヤの長さが長くなり、かつ、前記幅広なマイクロストリップ線路の前記ＦＥＴチップ側の形状は弓形で、前記幅広なマイクロストリップ線路と複数の金属ワイヤとの接続点は前記入出力上部電極の凹型状対向端から等距離であることを特徴とする半導体の入出力接続構造。
  3. 金属キャリア上に誘電体基板が固定され、前記誘電体基板上にＦＥＴチップが固定され、前記誘電体基板上にマイクロストリップ線路が形成され、前記ＦＥＴチップのゲート電極及びドレイン電極と前記マイクロストリップ線路よりも幅広なマイクロストリップ線路の入出力上部電極が複数の金属ワイヤで接続されたマイクロ波ＩＣ構造において、前記ＦＥＴチップの幅方向でのエッジ部と中央部の位相差を低減するように前記ＦＥＴチップの幅方向のエッジ部から中央部になるに従い前記金属ワイヤの長さが長くなり、かつ、前記幅広なマイクロストリップ線路の前記ＦＥＴチップ側の形状は弓形で、前記幅広なマイクロストリップ線路と複数の金属ワイヤとの接続点は前記入出力上部電極の凹型状対向端から等距離であることを特徴とする半導体の入出力接続構造。
  4. 金属キャリア上に誘電体基板が固定され、前記誘電体基板上にＦＥＴチップが固定され、前記誘電体基板上にマイクロストリップ線路が形成され、前記ＦＥＴチップのゲート電極及びドレイン電極と前記マイクロストリップ線路よりも幅広なマイクロストリップ線路の入出力上部電極が複数の金属ワイヤで接続されたマイクロ波ＩＣ構造において、前記ＦＥＴチップの幅方向でのエッジ部と中央部の位相差を低減するように前記入出力上部電極の幅方向の前記マイクロストリップ線路に遠い部分から近い部分になるに従い前記金属ワイヤの長さが長くなり、かつ、前記幅広なマイクロストリップ線路の前記ＦＥＴチップ側の形状は弓形で、前記幅広なマイクロストリップ線路と複数の金属ワイヤとの接続点は前記入出力上部電極の凹型状対向端から等距離であることを特徴とする半導体の入出力接続構造。
  5. 金属キャリア上に誘電体基板とバイポーラトランジスタチップが固定され、前記誘電体基板上にマイクロストリップ線路が形成され、前記バイポーラトランジスタチップのベース電極及びコレクタ電極と前記マイクロストリップ線路よりも幅広なマイクロストリップ線路の入出力上部電極が複数の金属ワイヤで接続されたマイクロ波ＩＣ構造において、前記バイポーラトランジスタチップの幅方向でのエッジ部と中央部の位相差を低減するように前記バイポーラトランジスタチップの幅方向のエッジ部から中央部になるに従い前記金属ワイヤの長さが長くなり、かつ、前記幅広なマイクロストリップ線路の前記バイポーラトランジスタチップ側の形状は弓形で、前記幅広なマイクロストリップ線路と複数の金属ワイヤとの接続点は前記入出力上部電極の凹型状対向端から等距離であることを特徴とする半導体の入出力接続構造。
  6. 金属キャリア上に誘電体基板とバイポーラトランジスタチップが固定され、前記誘電体基板上にマイクロストリップ線路が形成され、前記バイポーラトランジスタチップのベース電極及びコレクタ電極と前記マイクロストリップ線路よりも幅広なマイクロストリップ線路の入出力上部電極が複数の金属ワイヤで接続されたマイクロ波ＩＣ構造において、前記バイポーラトランジスタチップの幅方向でのエッジ部と中央部の位相差を低減するように前記入出力上部電極の幅方向の前記マイクロストリップ線路に遠い部分から近い部分になるに従い前記金属ワイヤの長さが長くなり、かつ、前記幅広なマイクロストリップ線路の前記バイポーラトランジスタチップ側の形状は弓形で、前記幅広なマイクロストリップ線路と複数の金属ワイヤとの接続点は前記入出力上部電極の凹型状対向端から等距離であることを特徴とする半導体の入出力接続構造。
  7. 金属キャリア上に誘電体基板が固定され、前記誘電体基板上にバイポーラトランジスタチップが固定され、前記誘電体基板上にマイクロストリップ線路が形成され、前記バイポーラトランジスタチップのベース電極及びコレクタ電極と前記マイクロストリップ線路よりも幅広なマイクロストリップ線路の入出力上部電極が複数の金属ワイヤで接続されたマイクロ波ＩＣ構造において、前記バイポーラトランジスタチップの幅方向でのエッジ部と中央部の位相差を低減するように前記バイポーラトランジスタチップの幅方向のエッジ部から中央部になるに従い前記金属ワイヤの長さが長くなり、かつ、前記幅広なマイクロストリップ線路の前記バイポーラトランジスタチップ側の形状は弓形で、前記幅広なマイクロストリップ線路と複数の金属ワイヤとの接続点は前記入出力上部電極の凹型状対向端から等距離であることを特徴とする半導体の入出力接続構造。
  8. 金属キャリア上に誘電体基板が固定され、前記誘電体基板上にバイポーラトランジスタチップが固定され、前記誘電体基板上にマイクロストリップ線路が形成され、前記バイポーラトランジスタチップのベース電極及びコレクタ電極と前記マイクロストリップ線路よりも幅広なマイクロストリップ線路の入出力上部電極が複数の金属ワイヤで接続されたマイクロ波ＩＣ構造において、前記バイポーラトランジスタチップの幅方向でのエッジ部と中央部の位相差を低減するように前記入出力上部電極の幅方向の前記マイクロストリップ線路に遠い部分から近い部分になるに従い前記金属ワイヤの長さが長くなり、かつ、前記幅広なマイクロストリップ線路の前記バイポーラトランジスタチップ側の形状は弓形で、前記幅広なマイクロストリップ線路と複数の金属ワイヤとの接続点は前記入出力上部電極の凹型状対向端から等距離であることを特徴とする半導体の入出力接続構造。
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