JP2008300685A - 半導体装置及び増幅器 - Google Patents
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Abstract
【課題】FETセルが複数並列された場合であってもこれらを均一に駆動することができる半導体装置及び増幅器を提供する。
【解決手段】半導体装置40は、並列して配置された複数のFETセル45を有するFETチップ42と、このFETチップ42に対して間隙をもって配置された導電部としての金属パターン53を有するマイクロチップコンデンサ43と、複数のFETセル45とマイクロチップコンデンサ43とを接続する複数のボンディングワイヤ62と、を備え、前記複数の導電接続体62a〜62tは、並列して配置されるとともに、その形状、材質、または接続位置が不均一であることを特徴とする。
【選択図】図1
【解決手段】半導体装置40は、並列して配置された複数のFETセル45を有するFETチップ42と、このFETチップ42に対して間隙をもって配置された導電部としての金属パターン53を有するマイクロチップコンデンサ43と、複数のFETセル45とマイクロチップコンデンサ43とを接続する複数のボンディングワイヤ62と、を備え、前記複数の導電接続体62a〜62tは、並列して配置されるとともに、その形状、材質、または接続位置が不均一であることを特徴とする。
【選択図】図1
Description
本発明は、半導体装置及びこの半導体装置を備えた増幅器に関し、特に複数のFETセルを均一に駆動できるものに関する。
マイクロ波領域(3〜30GHz)やミリ波領域(30GHz〜300GHz)などの高周波領域で使用される電力増幅用の増幅器において、高周波における特性を維持しつつ高出力を得るものが知られている。例えば図11及び図12に示すように微小な単位FET45(以下FETセルと呼ぶ)が複数並列されて構成されたFETチップ140と、誘電体基板の両面に平面金属パターンを形成して形成した平行平板コンデンサ120,130(以下チップコンデンサと呼ぶ)とを備えたものがある(例えば特許文献1参照)。複数のFETセル45とチップコンデンサ120との間は、複数のボンディングワイヤ162で接続されている。このボンディングワイヤ162とチップコンデンサ120とにより、LCインピーダンス整合回路が構成される。通常、これら複数のボンディングワイヤ162a〜162tの形状及び材質は等しく構成されるとともに、その接続位置も並列方向において揃っている。
特開2005−12086号公報
しかしながら、上記の構造では、以下のような問題があった。すなわち、上記のように複数のワイヤボンディングが並列する構成では相互インダクタンスが生じる場合がある。複数のボンディングワイヤの形状、位置及び材質が全て等しい場合には、相互インダクタンスが複数のFETセルの駆動に影響するため、並列する複数のFETセルを均一に駆動することが困難となる。
そこで、本発明は、FETセルが複数並列された場合であってもこれらを均一に駆動することができる半導体装置及び増幅器を提供することを目的とする。
本発明の一形態にかかる半導体装置は、並列して配置された複数の単位トランジスタ素子を有するチップトランジスタと、このチップトランジスタに対して間隙をもって配置された導電部を有するチップコンデンサと、前記複数の単位トランジスタ素子と前記チップコンデンサとを接続する複数の導電接続体と、を備え、前記複数の導電接続体は、並列して配置されるとともに、その形状、または接続位置が不均一であることを特徴とする。
本発明の一形態にかかる半導体装置は、並列して配置された複数の単位FETを有するFETチップと、このFETチップに対して間隙をもって配置された導電部を有するチップコンデンサと、前記複数の単位FETと前記チップコンデンサとを接続する複数のボンディングワイヤと、を備え、前記ボンディングワイヤの並列方向に沿う第1方向における中央部分の前記ボンディングワイヤの接続長さは、前記第1方向における端部側の前記ボンディングワイヤの接続長さよりも短いことを特徴とする。
本発明の一形態にかかる半導体装置は前記導電部は、前記単位FETの並列方向に沿う方向において複数に分割されていることを特徴とする。
本発明の一形態にかかる半導体装置は、前記導電接続体の並列方向に沿う第1方向に交差する第2方向における前記FETチップの入力側と出力側とにそれぞれ前記チップコンデンサが設けられ、前記単位FETは、それぞれソース端子、ゲート端子及びドレイン端子を備え、前記FETチップの前記第2方向における一方側に、複数の前記ゲート端子に連続して前記第1方向に延びるゲートパッドが設けられ、前記FETチップの前記第2方向における他方側に、複数の前記ドレイン端子に連続して第1方向に延び、前記他方側のチップコンデンサの前記導電部に接続されるドレインパッドが設けられ、複数の前記導電接続体は、それぞれ前記第2方向に延び、前記ゲートパッドと前記一方側のチップコンデンサの前記導電部とを接続するとともに、前記第1方向に並列され、前記導電接続体と前記入力側のチップコンデンサとによりLCLインピーダンス整合回路が構成されたことを特徴とする。
本発明の一形態にかかる増幅器は、導電性と伝熱性を持つベース板に、上記いずれかの半導体装置と、前記半導体装置の入力側に接続される入力側回路と、前記半導体装置の出力側に接続される出力側回路と、を備えたことを特徴とする。
本発明の一形態にかかる増幅器は前記ベース板の周囲に、前記半導体装置と前記入力側回路と前記出力側回路を囲むように設けられた壁と、前記壁の上部を塞ぐ蓋と、を備え、前記壁の一部に、前記入力側回路と接続され、外部から信号を導入する入力信号端子と、前記出力側回路に接続され、外部に信号を取り出す出力信号端子と、が設けられたことを特徴とする。
本発明によれば、FETセル複数並列された場合であってもこれらを均一に駆動することが可能となる。
[第1実施形態]
以下に本発明の第1実施形態にかかる増幅器1について、図1乃至図3を参照して説明する。なお、各図において適宜構成を拡大・縮小・省略して概略的に示している。図中矢印X,Y、及びZは、互いに直交する3方向を示す。図1は、第1実施形態にかかる増幅器1の要部の構成を示す平面図、図2は図1のA部分を拡大して示す平面図、図3は増幅器1の要部の構成を示す側面図である。
以下に本発明の第1実施形態にかかる増幅器1について、図1乃至図3を参照して説明する。なお、各図において適宜構成を拡大・縮小・省略して概略的に示している。図中矢印X,Y、及びZは、互いに直交する3方向を示す。図1は、第1実施形態にかかる増幅器1の要部の構成を示す平面図、図2は図1のA部分を拡大して示す平面図、図3は増幅器1の要部の構成を示す側面図である。
増幅器1は、例えばマイクロ波領域(3〜30GHz)やミリ波領域(30GHz〜300GHz)で使用される高周波電力増幅器であり、導電性と伝熱性を持つ例えば金属性のベース板10上に、入力側回路基板20(入力側回路)と、出力側回路基板30(出力側回路)と、チップトランジスタとしてのFETチップ42と、このFETチップ42の両側の入力側マイクロチップコンデンサ43と、出力側マイクロチップコンデンサ44と、が搭載されて構成されている。ベース板10は、一部に凸部41が設けられ、前記FETチップ42、入力側マイクロチップコンデンサ43及び出力側マイクロチップコンデンサ44は凸部41条に搭載されている。凸部41は入力側回路基板20、出力側回路基板30の厚みに比べてFETチップ42及びマイクロチップコンデンサ43、44の厚みが薄い場合に、表面の高さを近づけるために設けられている。さらに、増幅器1は、ベース板10の周囲に、半導体装置と入力側回路と出力側回路を囲むように設けられた壁11と、壁11の上部を塞ぐ蓋12とを備えている(図3のみに示す)。壁11の一部に、入力側回路基板20の入力側回路と接続されて外部から信号を導入する入力信号端子と、出力側回路基板30の出力側回路に接続されて外部に信号を取り出す出力信号端子とが設けられている。
入力側回路基板20には、金属パターンで形成された入力側回路22が設けられ、この入力側回路22の一端側に入力ポート23を有している。出力側回路基板30には、金属パターンで形成された出力側回路32が設けられ、この出力側回路32の一端側に出力ポートを有している。
半導体装置40は、凸部41と、この凸部41に搭載された電力素子としてのFETチップ42と、このFETチップ42の両側においてそれぞれ凸部41に搭載された入力側マイクロチップコンデンサ43,と出力側マイクロチップコンデンサ44と、を備えて構成されている。
FETチップ42は、高周波特性を維持しつつ高出力を得るため、複数(本実施形態においては20個の場合を例示する)の単位トランジスタ素子としての微小なFETセル45が、第1方向の一例として図中Yで示す方向に並列して配置されている。このFETセル45は、それぞれ第2方向の一例として図中矢印Xで示す方向に延びるゲート端子46、ドレイン端子47、及びソース端子48がY方向に並列配置されて構成されている。
これら複数のゲート端子46を一体に有するゲートパッド49が、FETチップ42の入力側においてY方向に延びている。また、複数のドレイン端子47を一体に有するドレインパッド51が、FETチップ42の出力側においてY方向に延びている。また、ソース端子は半導体チップに設けられたスルーホール(図示せず)によりベース板10の凸部41に接地されている。
入力側マイクロチップコンデンサ43は、誘電体基板52の両面に導電部としての平面状の金属パターン53が形成されてなる平行平板コンデンサであり、出力側マイクロチップコンデンサ44も、同様に誘電体基板54の両面に平面状の金属パターン55が形成されてなる平行平板コンデンサである。
入力側回路22と金属パターン53とは、複数、例えば本実施形態では12本、の導電接続体としての第1ボンディングワイヤ61で接続されている。12本の第1ボンディングワイヤ61は、それぞれX方向に延び、Y方向に並列している。12本の第1ボンディングワイヤ61の形状、例えば太さ及び長さは全て等しく、その接続位置もY方向において揃っている。
金属パターン53とゲートパッド49とは20本の導電接続体としての第2ボンディングワイヤ62(62a〜62t)により接続されている。ゲートパッド49において、20個のゲート端子46a〜46tに対応する給電点を、それぞれ給電ポート50a〜50tとする。すなわち20本の第2ボンディングワイヤ62はその一端がそれぞれの20個のFETセル45に対応する給電ポート50a〜50tを介してゲート端子46に接続されるとともに、その他端が金属パターン53に接続されている。20本の第2ボンディングワイヤ62は、それぞれX方向に延び、Y方向に並列している。この第2ボンディングワイヤ62は、入力側マイクロチップコンデンサと共にLCインピーダンス整合回路を形成する。
複数の第2ボンディングワイヤ62の形状及び接続位置は、Y方向における位置に応じて異なっている。すなわち、この実施形態では、複数の第2ボンディングワイヤ62の太さは全て等しいが、Y方向における一端側の5本の第2ボンディングワイヤ62a〜62eと、Y方向における他端側の5本の第2ボンディングワイヤ62p〜62tの接続長さ、すなわち、一端側の接続部分から他端側の接続部分までの長さは、Y方向中央部分の10本の第2ボンディングワイヤ62f〜62oの接続長さよりも例えば50μm程度長く構成されている。これら第2ボンディングワイヤ62a〜62e、62p〜62tと、第2ボンディングワイヤ62f〜62oとは、その接続位置が異なるとともに、第2ボンディングワイヤ62a〜62e、62p〜62tと、第2ボンディングワイヤ62f〜62oとは、その頂点と接続位置との距離であるループ高さhが異なる。この長さ、太さ、接続位置等は、複数の第2ボンディングワイヤ62同士の相互インダクタンスを考慮し、この相互インダクタンスの影響を調整して複数のFETセル45を均一に駆動できるような状態に設定される。
金属パターン55とドレインパッド51とは20本の導電接続体としての第3ボンディングワイヤ63により接続されている。すなわち20本の第3ボンディングワイヤ63はその一端がそれぞれの20個のFETセル45対応するドレイン端子47に接続されるとともに、その他端が金属パターン55に接続されている。20本の第3ボンディングワイヤ63は、それぞれ図中矢印Xで示すX方向に延び、Y方向に並列している。20本の第3ボンディングワイヤ61の形状、例えば太さ及び長さは全て等しく、その接続位置もY方向において揃っている。
金属パターン55と出力側回路32とは、複数、例えば本実施形態では12本の導電接続体としての第4ボンディングワイヤ64で接続されている。12本の第4ボンディングワイヤ64は、それぞれX方向に延び、Y方向に並列している。12本の第4ボンディングワイヤ64の形状、例えば太さ及び長さは全て等しく、その接続位置もY方向において揃っている。
上記のように構成された増幅器1において、入力ポート23から信号が入力されると、入力側回路基板20は、信号を分配する。分配された信号は第1ボンディングワイヤ61、入力側マイクロチップコンデンサ43、第2ボンディングワイヤ62により構成されたLCLインピーダンス整合回路を介してFETチップのゲート端子46に入力され、増幅される。
FETチップ42で増幅された信号はドレイン端子47から出力され、第3ボンディングワイヤ63、出力側マイクロチップコンデンサ44、第4ボンディングワイヤ64により構成されるLCLインピーダンス整合回路を介して、出力側回路基板30に出力される。出力側回路基板30により信号が合成して出力ポート33から出力される。
本実施形態にかかる増幅器1及び半導体装置40は以下に掲げる効果を奏する。すなわち、Y方向中央部分においては、相互インダクタンスが生じるため、端の部分よりもインダクタンスが強められるが、相互インダクタンスを考慮して形状、位置等が不均一に設定されているため、複数のFETセルの均一な駆動が可能となる。したがって、所望の高周波特性を得ることが容易となる。
図4に、本実施形態における図中上方の複数の給電ポート50a〜50jにおける周波数と振幅との関係を示し、図5に周波数と位相との関係を示す。ここで比較例として、第2ボンディングワイヤ62の形状、及び接続位置が全て等しく構成された増幅器4及び半導体装置90を図11及び図12に示す。図11及び図12では、増幅器1と共通する構成には関連する符号を付して示す。ここでは増幅器1の構成の符号に100を足したものを関連符号として用いる。この増幅器4における図中上方の複数の給電ポート150a〜150jに対応する周波数と振幅との関係を図13に示し、周波数と位相との関係を図14示す。
図13に示されるように、増幅器4において、外側の振幅が最も小さく、内側になるにつれ振幅は大きくなる。また、14GHzにおいて最も内側の給電ポート150jに対応する振幅は最も外側の給電ポート150aに比較して約4dB大きい(以下振幅比とする)。これに対して、本実施形態の増幅器1では図4に示すように、内側セルの振幅が大きい傾向はあるが、その振幅比は、14GHzにおいて約2.5dBに低減している。さらに、図5及び図14を比較すると、位相差も低減していることがわかる。
[第2実施形態]
次に本発明の第2実施形態にかかる増幅器2及び半導体装置70について図6及び図7を参照して説明する。なお、各図において適宜構成を拡大・縮小・省略して概略的に示している。図中矢印X,矢印Y、及び矢印Zは、互いに直交する3方向を示す。図6は、第2実施形態にかかる増幅器2の一部の構成を示す平面図であり、図7は側面図である。なお、図6,7において、図1乃至3と同一機能部分には同一符号を付し、その詳細な説明は省略する。本実施形態の増幅器2は、金属パターン53が分割されている点以外については上記第1実施形態の増幅器1と同様に構成されている。
次に本発明の第2実施形態にかかる増幅器2及び半導体装置70について図6及び図7を参照して説明する。なお、各図において適宜構成を拡大・縮小・省略して概略的に示している。図中矢印X,矢印Y、及び矢印Zは、互いに直交する3方向を示す。図6は、第2実施形態にかかる増幅器2の一部の構成を示す平面図であり、図7は側面図である。なお、図6,7において、図1乃至3と同一機能部分には同一符号を付し、その詳細な説明は省略する。本実施形態の増幅器2は、金属パターン53が分割されている点以外については上記第1実施形態の増幅器1と同様に構成されている。
本実施形態にかかる増幅器2において、入力側マイクロチップコンデンサ43の金属パターン53は、4つの金属パターン53a〜53dに分割され、これらの間にX方向のスリット53e〜53gを有している。4つの金属パターン53a〜53dは、それぞれ矩形状に構成され、Y方向に並列している。
図8に本実施形態の増幅器2及び半導体装置70における、図中上方の複数の給電ポート50a〜50jにおける周波数と振幅との関係を示し、図9に周波数と位相との関係を示す。図8に示すように、本実施形態の増幅器2では、その振幅比は約1.5dBに低減していることがわかる。さらに、図9と図14を比較すると、その位相差も低減することがわかる。
本実施形態にかかる増幅器2及び半導体装置70においても上記第1実施形態における増幅器1及び半導体装置40と同様の効果が得られる。さらに、金属パターン53を4つに分割したことにより振幅比が低減できる。
なお、上記各実施形態においては、第2ボンディングワイヤ62のワイヤの長さを変えるとともに、ループ高さ及び接続位置を変える場合について説明したが、長さを変えるとともにループ高さを変えても良いし、長さを変えるとともに接続位置を変えてもよい。また長さの代わりに太さ等、他の条件を変えて調節をおこなってもよい。さらに上記実施形態では第2ボンディングワイヤ62を5本又は10本ずつに区切ってその長さを設定したが、これに限られるものではない。例えば図10に示す増幅器3及び半導体装置90のように、複数の第2ボンディングワイヤが中央部分に向かうほど短く、複数のボンディングワイヤの一端部同士を繋げた軌跡が曲線を描くように構成しても良い。また、各実施形態においては半導体素子をFETとしたが、これに限られるものではなく、例えばトランジスタでもよい。なお、FETを構成する3端子はゲート、ソース、ドレインであるが、トランジスタにおける3端子はベース、エミッタ、コレクタであり、明細書内での説明は適宜置き換えられるものとする。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
1、2、3、4…増幅器、10…ベース板、22…入力側回路、32…出力側回路、
40、70、90…半導体装置、42…FETチップ(チップトランジスタ)、43…入力側マイクロチップコンデンサ、44…出力側マイクロチップコンデンサ、45…FETセル(単位トランジスタ素子)、46(46a〜46t)…ゲート端子、47…ドレイン端子、48…ソース端子、49…ゲートパッド、50a〜50t…給電ポート、51…ドレインパッド、
52…誘電体基板、53(53a〜53d)…金属パターン(導電部)
61、62(62a〜62t)、63、64…ボンディングワイヤ(導電接続体)。
40、70、90…半導体装置、42…FETチップ(チップトランジスタ)、43…入力側マイクロチップコンデンサ、44…出力側マイクロチップコンデンサ、45…FETセル(単位トランジスタ素子)、46(46a〜46t)…ゲート端子、47…ドレイン端子、48…ソース端子、49…ゲートパッド、50a〜50t…給電ポート、51…ドレインパッド、
52…誘電体基板、53(53a〜53d)…金属パターン(導電部)
61、62(62a〜62t)、63、64…ボンディングワイヤ(導電接続体)。
Claims (6)
- 並列して配置された複数の単位トランジスタ素子を有するチップトランジスタと、
このチップトランジスタに対して間隙をもって配置された導電部を有するチップコンデンサと、
前記複数の単位トランジスタ素子と前記チップコンデンサとを接続する複数の導電接続体と、を備え、
前記複数の導電接続体は、並列して配置されるとともに、その形状、または接続位置が不均一であることを特徴とする半導体装置。 - 並列して配置された複数の単位トランジスタ素子を有するチップトランジスタと、
このチップトランジスタに対して間隙をもって配置された導電部を有するチップコンデンサと、
前記複数の単位トランジスタ素子と前記チップコンデンサとを接続する複数の導電接続体としてのボンディングワイヤと、を備え、
前記ボンディングワイヤの並列方向に沿う第1方向における中央部分の前記ボンディングワイヤの接続長さは、前記第1方向における端部側の前記ボンディングワイヤの接続長さよりも短いことを特徴とする半導体装置。 - 前記導電部は、前記単位トランジスタ素子の並列方向に沿う方向において複数に分割されていることを特徴とする請求項1または2に記載の半導体装置。
- 前記チップトランジスタは、並列して配置された複数の単位トランジスタ素子としての単位FETを有するFETチップであり、
前記導電接続体の並列方向に沿う第1方向に交差する第2方向における前記FETチップの入力側と出力側とにそれぞれ前記チップコンデンサが設けられ、
前記単位FETは、それぞれソース端子、ゲート端子及びドレイン端子を備え、
前記FETチップの前記第2方向における一方側に、複数の前記ゲート端子に連続して前記第1方向に延びるゲートパッドが設けられ、
前記FETチップの前記第2方向における他方側に、複数の前記ドレイン端子に連続して第1方向に延び、前記他方側のチップコンデンサの前記導電部に接続されるドレインパッドが設けられ、
複数の前記導電接続体は、それぞれ前記第2方向に延び、前記ゲートパッドと前記一方側のチップコンデンサの前記導電部とを接続するとともに、前記第1方向に並列され、
前記導電接続体と前記入力側のチップコンデンサとによりLCインピーダンス整合回路が構成されたことを特徴とする請求項1乃至3のいずれかに記載の半導体装置。 - 導電性と伝熱性を持つベース板に、
請求項1乃至4のいずれかに記載の半導体装置と、
前記半導体装置の入力側に接続される入力側回路と、
前記半導体装置の出力側に接続される出力側回路と、
を備えたことを特徴とする増幅器。 - 前記ベース板の周囲に、前記半導体装置と前記入力側回路と前記出力側回路を囲むように設けられた壁と、前記壁の上部を塞ぐ蓋と、を備え、
前記壁の一部に、前記入力側回路と接続され、外部から信号を導入する入力信号端子と、前記出力側回路に接続され、外部に信号を取り出す出力信号端子と、が設けられたことを特徴とする請求項5記載の増幅器。
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---|---|---|---|
JP2007146030A JP2008300685A (ja) | 2007-05-31 | 2007-05-31 | 半導体装置及び増幅器 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101878557B1 (ko) * | 2015-09-16 | 2018-07-13 | 미쓰비시덴키 가부시키가이샤 | 증폭기 |
US10290603B2 (en) | 2016-11-10 | 2019-05-14 | Mitsubishi Electric Corporation | High-frequency circuit |
CN112154602A (zh) * | 2018-05-28 | 2020-12-29 | 三菱电机株式会社 | 放大器 |
-
2007
- 2007-05-31 JP JP2007146030A patent/JP2008300685A/ja active Pending
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KR101878557B1 (ko) * | 2015-09-16 | 2018-07-13 | 미쓰비시덴키 가부시키가이샤 | 증폭기 |
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