JP2011119443A - 可変スパイラルインダクタおよび半導体集積回路装置 - Google Patents

Abstract

【課題】インダクタンス値を変えることができ、インダクタ素子が占める基板上でのスペースを小さくしつつ、インダクタ素子を簡便な構成により実現可能とした可変スパイラルインダクタを提供する。
【解決手段】接地導体７を設けた半絶縁性の基板２と、この基板２に形成され、平面スパイラル状のパターンを有し、一端から入力された高周波信号を他端へ通過させるスパイラル導体５と、このスパイラル導体５に対し基板面に直交する方向で間隔を介して設けられたマイクロストリップライン導体６と、このマイクロストリップライン導体６の電位を接地電位又は開放電位にするための駆動バイアスを印加される電極４と、を備え、この電極４へ印加される駆動バイアスのオンオフ駆動により、マイクロストリップライン導体６の状態を高周波信号に対して等価的に接地状態又は短絡状態にし、高周波信号に対して値の異なるインダクタンスを生成する。
【選択図】図１

Description

本発明は、インダクタンス値を変化させることが可能な可変スパイラルインダクタおよびこの可変スパイラルインダクタを有する半導体集積回路装置に関する。

従来、スパイラルインダクタをＧａＡｓ基板上に形成したＭＭＩＣ（モニリシックマイクロ波集積回路）が知られている（例えば特許文献１、２参照）。また、シリコン又はガリウムヒ素により形成される基板上に構成された可変インダクタが知られている（例えば特許文献３、４参照）。

特許文献３に記載の可変インダクタは、それぞれ螺旋状インダクタの下部に設けられ開放端を持つ複数のループ状の配線層と、それぞれ開放端を開放／短絡する複数のＦＥＴ（電界効果トランジスタ）と、螺旋状インダクタと配線層との間に設けられた絶縁膜とを設け、ＦＥＴを開閉してインダクタンス値を変えている。特許文献４に記載の半導体素子は、絶縁性の基板と、この基板上に設けられた容量可変部と、インダクタ部とを備えている。この容量可変部は基板上に第１及び第２制御電極を備えた可変容量ダイオードを有し、この可変容量ダイオードが形成された容量可変部上にインダクタ部が形成されている。

特開平８−１１６０２８号公報 特開平１０−２７０２４８号公報 特開平８−１６２３３１号公報 特開２００５−２３６１１９号公報

しかしながら、上述した従来技術では、可変スパイラルインダクタを基板上に形成する場合、基板の表面にイオンをドープして内層を形成する必要があり、この可変スパイラルインダクタが占めるレイアウトが制約される。特許文献３、４ではそれぞれ４個のＦＥＴ及び可変容量ダイオードが内層に形成されており、４個のＦＥＴあるいは可変容量ダイオードの制御のための配線が複雑である。４個のＦＥＴあるいは可変容量ダイオードが占めるスペースも大きい。また、従来技術では、マイクロ波帯域あるいはマイクロ波帯の波長よりも短い波長の電磁波を伝搬させて動作する化合物半導体基板では、基板上に、インダクタンスを変えるための複雑な構造を有する可変スパイラルインダクタを小型形成することは困難である。

そこで、本発明は、上記の課題に鑑み、化合物半導体といった半絶縁性の基板上に形成され高周波信号を伝搬させるインダクタンス素子において、インダクタンス値を変えることができ、インダクタ素子が占める基板上でのスペースを小さくしつつ、このインダクタ素子を簡便な構成により実現可能とした可変スパイラルインダクタおよび半導体集積回路装置を提供することを目的とする。

このような課題を解決するため、本発明の一態様によれば、接地導体を設けた半絶縁性の基板と、この基板に形成され、平面スパイラル状のパターンを有し、一端から入力された高周波信号を他端へ通過させるスパイラル導体と、このスパイラル導体に対し基板面に直交する方向で間隔を介して設けられたマイクロストリップライン導体と、このマイクロストリップライン導体の電位を接地電位又は開放電位にするための駆動バイアスを印加される電極と、を備え、この電極へ印加される前記駆動バイアスのオンオフ駆動により、前記マイクロストリップライン導体の状態を前記高周波信号に対して等価的に接地状態又は短絡状態にし、前記高周波信号に対して値の異なるインダクタンスを生成することを特徴とする可変スパイラルインダクタが提供される。

また、本発明の別の一態様によれば、接地導体を設けた半絶縁性の基板と、この基板に形成され、平面スパイラル状のパターンを有し、一端から入力された高周波信号を他端へ通過させるスパイラル導体と、このスパイラル導体に対し基板面に直交する方向で間隔を介して設けられたマイクロストリップライン導体と、このマイクロストリップライン導体に接続され、オン状態のときに等価的に抵抗性を呈し、オフ状態のときに等価的に容量性を呈するスイッチング素子と、を備え、このスイッチング素子がオン又はオフ動作し、前記マイクロストリップライン導体の状態を前記高周波信号に対して等価的に接地状態又は短絡状態にすることにより、前記高周波信号に対して値の異なるインダクタンスを生成することを特徴とする半導体集積回路装置が提供される。

本発明によれば、インダクタンス値を変えることができ、インダクタ素子が占める基板上でのスペースを小さくしつつ、このインダクタ素子を簡便な構成により半絶縁性の基板上に実現できるようになる。

本発明の第１の実施形態に係る可変スパイラルインダクタの斜視図である。 本発明の第１の実施形態に係る半導体集積回路装置の平面図である。 （ａ）は従来のスパイラルインダクタの斜視図であり、（ｂ）は本発明の第１の実施形態に係る可変スパイラルインダクタの斜視図である。 従来のスパイラルインダクタ及び本発明の第１の実施形態に係る可変スパイラルインダクタの各インダクタンス値の周波数特性を示す図である。 本発明の第２の実施形態に係る可変スパイラルインダクタの斜視図である。 本発明の第２の実施形態に係る半導体集積回路装置の平面図である。 （ａ）は従来のスパイラルインダクタの斜視図であり、（ｂ）は本発明の第２の実施形態に係る可変スパイラルインダクタの斜視図である。 従来のスパイラルインダクタ及び本発明の第２の実施形態に係る可変スパイラルインダクタの各インダクタンス値の周波数特性を示す図である。 本発明の第３の実施形態に係る半導体集積回路装置における複数本のマイクロストリップライン導体の配置関係を説明するための図である。

以下、本発明の実施の形態に係る可変スパイラルインダクタおよび半導体集積回路装置について、図１乃至図９を参照しながら説明する。尚、各図において同一箇所については同一の符号を付すとともに、重複した説明は省略する。

（第１の実施形態）
本発明の第１の実施形態に係る可変スパイラルインダクタは、インダクタンス値を変化させることが可能な平面スパイラル状のインダクタである。本実施形態に係る半導体集積回路装置はこの可変スパイラルインダクタを有し、マイクロ波帯域で動作するＭＭＩＣである。

図１は本実施形態に係る可変スパイラルインダクタの斜視図である。図２は可変スパイラルインダクタを含むＭＭＩＣの平面図である。ＭＭＩＣ１は、半絶縁性の基板２と、それぞれこの基板２の主面に設けられたＦＥＴ３（スイッチング素子）、パッドメタル４（電極）、及びスパイラル導体５と、このスパイラル導体５に対し基板面の面法線方向に間隔を空けて設けられたマイクロストリップライン導体６と、基板２の裏面に設けられた接地導体７と、基材内に形成されたビアホール８と、高周波信号をスパイラル導体５へ入力する入力端子部９と、スパイラル導体５からの高周波信号を出力する出力端子部１０とを有する。

半絶縁性の基板２とは、電子の移動度が大きく且つ不純物密度が十分低く高い抵抗値を有する基板を指す。基板２には化合物半導体基板が用いられており、この化合物半導体としてはＧａＡｓ（ガリウムヒ素）やガリウムナイトライド（ＧａＮ）などが用いられる。基板２の基板面には誘電体膜が成膜される。

ＦＥＴ３はＤＣ電圧（駆動バイアス）を印加されるゲート電極３ａと、基板２の接地導体７に電気的に接続されるソース電極３ｂと、マイクロストリップライン導体６に接続されるドレイン電極３ｃとを有する。ゲート電極３ａはＦＥＴ３のオンオフ動作を制御する制御端子として機能する。ＦＥＴ３の電位はオン状態のときＤＣ電圧に対して接地電位であり、オフ状態のとき開放電位である。ＦＥＴ３の状態は、オン状態のときに高周波信号に対して等価的に接地状態となり、オフ状態のときに高周波信号に対して等価的に短絡状態となる。オンオフ動作の制御は逆にしても可能であり、ＦＥＴ３の状態を、オン状態のときに等価的に短絡状態とし、オフ状態のときに等価的に接地とするようにしてもよい。

パッドメタル４は、一例として、レジスト膜を基板面上に塗布した後、このレジスト膜に複数の開口部を形成しパターニングを行ってから、金などのメッキ層を成長させることによって形成された金属膜である。

スパイラル導体５の導体パターンのパターン面は、このスパイラル導体５のパターン形状に沿ってほぼ同一になるように形成されている。スパイラル導体５は、スパイラル巻線の外方に配置された外部端５ａと、このスパイラル巻線の内方に配置された内部端５ｂとを有し、外部端５ａから入力された高周波信号を内部端５ｂへ通過させる。この内部端５ｂには、スパイラル導体５の導体パターンよりも下方に予め形成された引出し配線５ｃが接続されている。スパイラル導体５の導体パターンと、引出し配線５ｃとの間には絶縁膜が成膜されており、引出し配線５ｃをスパイラル導体５の一部の下方を迂回して巻線の外方へ引出すことにより、これらの引出し配線５ｃ及びスパイラル導体５が短絡せずインダクタンスに影響を与えずに立体的に交叉可能になっている。

スパイラル導体５は、一例として、レジスト膜の基板面への塗布及びパターニングを行い、基板２上に金蒸着により配線層を形成し、その後レジスト膜を除去することによって、基板２上の金属層を残し、平面スパイラル状の導体パターンを形成することにより得られる。

マイクロストリップライン導体６は一方向に長い一定幅のストライプ状の導体あるいは導体層である。このマイクロストリップライン導体６の一端部はドレイン電極３ｃに接続され、他端部は開放端にされている。マイクロストリップライン導体６の長手方向は基板２の基板面に平行である。マイクロストリップライン導体６は、このマイクロストリップライン導体６の長手方向と、スパイラル導体５の形成領域の短辺方向とが平行になるように形成されている。

このマイクロストリップライン導体６とスパイラル導体５との間には、酸化膜や窒化膜といった絶縁膜が半導体製造プロセスにより形成されている。マイクロストリップライン導体６は、基板２のフラット面の法線方向で距離を隔ててスパイラル導体５に対向している。ＦＥＴ３のオン又はオフの動作により、スパイラル導体５とマイクロストリップライン導体６との間の容量を変化させ、インダクタンス値を変化させるようになっている。

ビアホール８は基板２の主面上のいずれかの導体部と、接地導体７とを電気的に接続する。入力端子部９及び出力端子部１０はいずれも２つの接地電極と、これらの接地電極間に配置された信号電極とを有し、図示しない別の高周波素子などによりコンタクトされるようにされている。

また、基板２、スパイラル導体５、マイクロストリップライン導体６、及びパッドメタル４によって、本実施形態に係る可変スパイラルインダクタ３０が構成される。駆動バイアスとしてのＤＣ電圧がパッドメタル４に印加され、このＤＣ電圧が変化し、マイクロストリップライン導体６の電位を接地電位又は開放電位にし、高周波信号に対して値の異なるインダクタンスが生成されるようになっている。

ＭＭＩＣ１では、ＦＥＴ３へ異なる値のＤＣ電圧が印加されることにより、このＦＥＴ３がオン又はオフ動作し、マイクロストリップライン導体６の電位を接地電位又は開放電位にし、供給された高周波信号に対して値の異なるインダクタンスが生成されるようになっている。インダクタンス値が電圧制御により変化することを可能にされている。

このように構成されたＭＭＩＣ１において、各導体部のパターン形状やパターン幅等は分布定数線路上の素子として予め適宜に設定することにより入力側の特性インピーダンスと出力側の特性インピーダンスとが整合をとられている。ＭＭＩＣ１では、誘電体層としての基板材と、マイクロストリップライン導体６と、接地導体７とによってマイクロストリップ線路が構成され、このマイクロストリップ線路を伝送線路として電磁波が伝播する。入力端子部９へマイクロ波帯の周波数を有する信号レベル既知の高周波信号を入力し、出力端子部１０から出力される高周波信号についての特性を、これらの入力端子部９及び出力端子部１０にケーブル接続された図示しない測定系が測定する。

ＦＥＴ３のオンオフ動作について述べる。ＦＥＴ３のピンチオフ電圧以上の値を持つＤＣ電圧がゲート電極３ａに印加されると、ＦＥＴ３はオン動作する。ＦＥＴ３のオン抵抗値は小さいため、高周波信号にとってＦＥＴ３は抵抗値の小さい抵抗体に見える。あるいは高周波信号にとってＦＥＴ３はほとんどスルーに見える。マイクロストリップライン導体６の状態は等価的に接地された状態になる。

また、ピンチオフ電圧よりも小さな値のＤＣ電圧がゲート電極３ａに印加されている間、ＦＥＴ３はオフである。例えば負のＤＣ電圧が印加される。その値はＦＥＴ３のデバイス種類により変えられる。オフ状態では、ＦＥＴ３のオフ容量値は小さいため、高周波信号にとってＦＥＴ３は容量性素子に見える。マイクロストリップライン導体６の状態は等価的に短絡された状態になる。

図３（ａ）は比較例としての従来例に係る構造を有するスパイラルインダクタの斜視図である。図３（ｂ）は可変スパイラルインダクタ３０の斜視図である。図４は従来例及び本実施例による各スパイラルインダクタ素子のインダクタンス値の周波数特性を示す図である。これらの図において、上述した符号と同じ符号はそれらと同じ要素を表す。図４中、縦軸はインダクタンス値（Ｈ）、横軸は周波数（ＧＨｚ）を表す。

図４において、曲線１１はスパイラルインダクタ１００のインダクタンス値の周波数特性を表す。曲線１２はＦＥＴ３がオフ状態であるときの可変スパイラルインダクタ３０のインダクタンス値の周波数特性を表す。曲線１３はＦＥＴ３がオン状態でるときの可変スパイラルインダクタ３０のインダクタンス値の周波数特性を表す。図３（ｂ）のマイクロストリップライン導体６の一端６ａは常に開放にされている。ＦＥＴ３がオフ状態ではマイクロストリップライン導体６は高周波信号に対して短絡であり、ＦＥＴ３（入力）側から見るとオープン状態になる。ＦＥＴ３がオン状態ではマイクロストリップライン導体６は高周波信号に対して接地である。

入力信号周波数が３ＧＨｚの場合のインダクタンス値を測定したところ、従来構造でのインダクタンス値は、曲線１１に示されるように、８．１１１×１０^−１０（Ｈ）であった。３ＧＨｚの場合、可変スパイラルインダクタ３０のインダクタンス値は、短絡状態のとき８．００４×１０^−１０（Ｈ）であり、接地状態のとき７．０００×１０^−１０（Ｈ）であった。

これは、マイクロストリップ線路に沿って電磁波は伝播する場合、基板面から見てスパイラル導体５の上方にマイクロストリップライン導体６が被っているため、スパイラル導体５とマイクロストリップライン導体６との間で容量成分が生じていると考えられる。ＤＣ的に開放状態であるとき、電磁波にとってキャパシタとして作用するように見える。この場合でのインダクタンス値は約０．８ｎＨであり、上方にマイクロストリップライン導体６が存在しているか無いかに関わらず、本実施例のインダクタンス値と従来例によるインダクタンス値とは大きな差は見られない。

一方、スイッチングをオンにすると、マイクロストリップライン導体６の電位はビアホール８の電位に等しくされる。電磁波から見て、スパイラル導体５とマイクロストリップライン導体６との間の容量が極めて小さいように見え、キャパシタとして作用しないように見える。容量成分の寄与が少ない分、電磁波から見ると、インダクタンス値が落ちる。

このようにして、本実施形態に係る可変スパイラルインダクタ３０及び半導体集積回路装置によれば、インダクタ素子が占めるスペースを小さくしつつ、インダクタンス値を変えることができ、また、これを簡便な構成により実現できるようになる。スパイラル導体５の上部にマイクロストリップラインを交差させることができるため、配線の省スペース化が図れる。

（第２の実施形態）
上記実施形態のマイクロストリップライン導体６の一端は開放にされていたが、本発明の第２の実施形態に係る可変スパイラルインダクタはこのマイクロストリップライン導体６の両端にＦＥＴ３と別のＦＥＴとを接続し、これらをオンオフ駆動することにより、インダクタンス値を変化させるようにしている。本実施形態に係る半導体集積回路装置も可変スパイラルインダクタを有するＭＭＩＣである。

図５は本実施形態に係る可変スパイラルインダクタの斜視図である。図６は可変スパイラルインダクタを含むＭＭＩＣの平面図である。これらの図中で既述の符号はそれらと同じ要素を表す。

ＭＭＩＣ１５は、ＦＥＴ３、パッドメタル４、スパイラル導体５、マイクロストリップライン導体６、接地導体７、ビアホール８、入力端子部９、出力端子部１０のそれぞれと、マイクロストリップライン導体６の他端に接続され基板２上のＦＥＴ１６と、それぞれこのＦＥＴ１６に接続されたパッドメタル１７及びビアホール１８とを有する。このＭＭＩＣ１５は、マイクロストリップライン導体６の両端にそれぞれＦＥＴスイッチが設けられている点で、マイクロストリップライン導体６の一端にのみＦＥＴスイッチを設けその他端を常時開放にする上記ＭＭＩＣ１と異なる。

ＦＥＴ１６のピンチオフ電圧やオン抵抗値といった特性はＦＥＴ３のそれと実質的に等しい。ＦＥＴ１６はＤＣ電圧を印加されるゲート電極１６ａ、接地接続されるソース電極１６ｂ、及びマイクロストリップライン導体６に接続されるドレイン電極１６ｃを有する。ＦＥＴ１６の電位はオン状態のときＤＣ電圧に対して接地電位であり、オフ状態のときＤＣ電圧に対して開放電位である。ＦＥＴ１６の状態は、オン状態のときに高周波信号に対して等価的に接地状態となり、オフ状態のときに高周波信号に対して等価的に短絡状態となる。パッドメタル１７、ビアホール１８は、それぞれパッドメタル４、ビアホール８と実質同じである。

マイクロストリップライン導体６の一端部はドレイン電極３ｃに接続され、他端部はドレイン電極１６ｃに接続されている。ＦＥＴ３へのオフオフ駆動のタイミングと、ＦＥＴ１６のオンオフ駆動のタイミングとは、同じかあるいはコンプリメンタリのいずれかにされており、ＦＥＴ３へのＤＣ電圧の印加と連動してＦＥＴ１６へＤＣ電圧が印加されるようになっている。

ＦＥＴ３、１６が同じタイミングで切替えられる場合、ＦＥＴ３、１６がともにオンのとき高周波信号に対してマイクロストリップライン導体６は接地される。ＦＥＴ３、１６がともにオフのとき高周波信号に対してマイクロストリップライン導体６は短絡される。これらのＦＥＴ３、１６によるオンオフ動作によって、スパイラル導体５とマイクロストリップライン導体６との間の容量が変化し、本実施形態に係る可変スパイラルインダクタのインダクタンス値が変化するようになっている。

また、基板２、スパイラル導体５、マイクロストリップライン導体６、及びパッドメタル４、１７によって、本実施形態に係る可変スパイラルインダクタ３１が構成される。ＤＣ電圧がパッドメタル４、１７に同時に印加され、各ＤＣ電圧が変化し、マイクロストリップライン導体６の電位を接地電位又は開放電位にすることにより、値の異なるインダクタンスが生成されるようになっている。

このように構成されたＭＭＩＣ１５に対し、入出力の特性インピーダンスを整合させ、入力端子部９へ高周波信号を入力し、出力端子部１０から出力される高周波信号についての特性を測定した。インダクタンス値の測定結果を図７に示す。

図７（ａ）は比較例としての従来例に係る構造を有するスパイラルインダクタ１００の斜視図である。図７（ｂ）は本実施例に係る構造を有する可変スパイラルインダクタ３１の斜視図である。図８は従来例及び本実施例による各スパイラルインダクタ素子のインダクタンス値の周波数特性を示す図である。これらの図中、既述の符号とそれらと同じ要素を表す。

図８中、曲線１９はスパイラルインダクタ１００のインダクタンス値の周波数特性を表す。曲線２０は可変スパイラルインダクタ３１のマイクロストリップライン導体６を短絡状態にしたときのインダクタンス値の周波数特性を表す。曲線２１はこのマイクロストリップライン導体６を接地状態にしたときの可変スパイラルインダクタ３１のインダクタンス値の周波数特性を表す。

入力信号周波数が３ＧＨｚである場合の測定結果により両方のインダクタンス値を比較すると、本実施例でのインダクタンス値は短絡状態のとき７．９９３×１０^−１０（Ｈ）であり、接地状態のとき６．９８９×１０^−１０（Ｈ）であった。従来例でのインダクタンス値は８．１１１×１０^−１０（Ｈ）であった。マイクロストリップライン導体６の有無に関わらず、本実施例によるインダクタンス値と従来例によるインダクタンス値とは特性上大きな差は見られない。一方、オン状態では、電磁波から見て、これらのスパイラル導体５及びマイクロストリップライン導体６間の容量が極めて小さく、キャパシタとして作用しない。容量成分が少ない分、インダクタンス値が落ちる。本実施形態では、マイクロストリップライン導体６の両端部にスイッチング素子が接続されているため、可変スパイラルインダクタ３１の接地時における動作の信頼性が高まり、動作の安定性が増す。

本発明のこの実施形態に係る可変スパイラルインダクタ及び半導体集積回路装置によれば、インダクタンス値を変える動作を安定して行えるようになる。

また、ＦＥＴ３とＦＥＴ１６とは実質的に等しいものであったが、これらのＦＥＴ３とＦＥＴ１６とは別個の入出力特性を持つＦＥＴ素子であってもよく、例えばＦＥＴ３及びＦＥＴ１６をオンオフ駆動するためのバイアス電圧値が異なっていてもよい。この場合でも、ＦＥＴ３とＦＥＴ１６とが同時にオンオフされるタイミングで、駆動電圧がこれらのＦＥＴ３、１６に印加されるようにする。

（第３の実施形態）
上記２つの実施形態では、マイクロストリップライン導体６は１本であったが、本発明の第３の実施の形態に係る可変スパイラルインダクタ及び半導体集積回路装置は、マイクロストリップライン導体６を複数本設ける。

図９（ａ）は本実施形態に係る半導体集積回路装置における２本のマイクロストリップライン導体６の配置関係を示す図であり、同図には、ＭＭＩＣ２２（半導体集積回路装置）を、マイクロストリップライン導体６の長手方向に直交する面で切断した場合のこのＭＭＩＣ２２の断面構造が示されている。２本のマイクロストリップライン導体６と、スパイラル導体５との間のキャパシタンスを増加又は減少させることによって、所望するインダクタンス値が得られるよう、各マイクロストリップライン導体６間の距離や、これらのマイクロストリップライン導体６の基板２からの距離、又は各マイクロストリップライン導体６の導体幅などを決める。各マイクロストリップライン導体６の導体幅を種々変更し、キャパシタンスを変化させてもよい。

また、２本のマイクロストリップライン導体６を基板２の同じ面側に設ける代わりに、これらのマイクロストリップライン導体６をそれぞれ基板２について異なる面に配置してもよい。

図９（ｂ）は本実施形態に係る他の半導体集積回路装置における２本のマイクロストリップライン導体６の配置関係を示す図である。同図には、ＭＭＩＣ２３（半導体集積回路装置）を、基板面に平行にされたマイクロストリップライン導体６の長手方向を含み且つ基板面に直交する面で切断した場合のこのＭＭＩＣ２３の断面構造が示されている。上方のマイクロストリップライン導体６、スパイラル導体５間の距離と、下方のマイクロストリップライン導体６、スパイラル導体５間の距離とは等しくされている。２本のマイクロストリップライン導体６はいずれも基板面に対して平行にされている。更にこれらのマイクロストリップライン導体６はいずれか１本の仮想基板法線に対して等しい距離を空けて配置されている。

本発明のこの実施形態に係る可変スパイラルインダクタ及び半導体集積回路装置によれば、所望のインダクタンス値を実現することができるようになる。

（他の実施形態）
尚、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。上記の実施形態では、スパイラル形状は方形に限らず、円形に近い八角形など多角形でもよい。スイッチング素子にはＦＥＴ３、１６が用いられていたが、スイッチング素子には、オンオフ状態の切替え動作を行えるＦＥＴ以外のＰＩＮダイオードなどの能動素子を用いても良い。この場合、能動素子のオン抵抗やピンチオフ電圧などの値に応じてバイアスとしての電圧あるいは電流の値が変えられる。駆動バイアスには電流駆動される能動素子及び抵抗体を用いてもよい。第２の実施形態では、ＦＥＴ３、１６が同じタイミングで切替えられていたが、これらのＦＥＴ３、１６をコンプリメンタリに切替えるように駆動制御を行ってもよい。

また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１，１５，２２，２３…ＭＭＩＣ（半導体集積回路装置）、２…基板、３，１６…ＦＥＴ（スイッチング素子）、３ａ，１６ａ…ゲート電極、３ｂ，１６ｂ…ソース電極、３ｃ，１６ｃ…ドレイン電極、４，１７…パッドメタル（電極）、５…スパイラル導体、５ａ…外部端、５ｂ…内部端、５ｃ…引出し配線、６…マイクロストリップライン導体、６ａ…一端、７…接地導体、８，１８…ビアホール、９…入力端子部、１０…出力端子部、１１〜１３，１９〜２１…曲線、３０，３１…可変スパイラルインダクタ。

Claims (6)

1. 接地導体を設けた半絶縁性の基板と、
   この基板に形成され、平面スパイラル状のパターンを有し、一端から入力された高周波信号を他端へ通過させるスパイラル導体と、
   このスパイラル導体に対し基板面に直交する方向で間隔を介して設けられたマイクロストリップライン導体と、
   このマイクロストリップライン導体の電位を接地電位又は開放電位にするための駆動バイアスを印加される電極と、を備え、
   この電極へ印加される前記駆動バイアスのオンオフ駆動により、前記マイクロストリップライン導体の状態を前記高周波信号に対して等価的に接地状態又は短絡状態にし、前記高周波信号に対して値の異なるインダクタンスを生成することを特徴とする可変スパイラルインダクタ。
2. 接地導体を設けた半絶縁性の基板と、
   この基板に形成され、平面スパイラル状のパターンを有し、一端から入力された高周波信号を他端へ通過させるスパイラル導体と、
   このスパイラル導体に対し基板面に直交する方向で間隔を介して設けられたマイクロストリップライン導体と、
   このマイクロストリップライン導体に接続され、オン状態のときに等価的に抵抗性を呈し、オフ状態のときに等価的に容量性を呈するスイッチング素子と、を備え、
   このスイッチング素子がオン又はオフ動作し、前記マイクロストリップライン導体の状態を前記高周波信号に対して等価的に接地状態又は短絡状態にすることにより、前記高周波信号に対して値の異なるインダクタンスを生成することを特徴とする半導体集積回路装置。
3. 前記スイッチング素子のオン又はオフの動作により、前記スパイラル導体と前記マイクロストリップライン導体との間の容量を変化させ、前記インダクタンスを変化させることを特徴とする請求項２記載の半導体集積回路装置。
4. 前記スイッチング素子が前記マイクロストリップライン導体の一端に接続され、このマイクロストリップライン導体の状態を前記接地状態又は前記短絡状態にすることを特徴とする請求項３記載の半導体集積回路装置。
5. ２つの前記スイッチング素子が前記マイクロストリップライン導体の両端にそれぞれ接続され、このマイクロストリップライン導体の状態を前記接地状態又は前記短絡状態にすることを特徴とする請求項３記載の半導体集積回路装置。
6. 前記マイクロストリップライン導体の本数、あるいは前記マイクロストリップライン導体の導体幅を変えることにより、前記容量を変化させることを特徴とする請求項３記載の半導体集積回路装置。

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