JP2003224440A - 負帰還増幅器 - Google Patents
負帰還増幅器Info
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- JP2003224440A JP2003224440A JP2002023488A JP2002023488A JP2003224440A JP 2003224440 A JP2003224440 A JP 2003224440A JP 2002023488 A JP2002023488 A JP 2002023488A JP 2002023488 A JP2002023488 A JP 2002023488A JP 2003224440 A JP2003224440 A JP 2003224440A
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Abstract
(57)【要約】
【課題】 帰還回路長を短くし、良好な特性を持つ負帰
還形増幅器を提供すること。 【解決手段】 入力信号を増幅する増幅回路１３と、こ
の増幅回路１３の出力の一部を出力側から入力側に戻す
帰還回路１８とを具備した負帰還増幅器において、増幅
回路１３が第１のＦＥＴ１４１および第２のＦＥＴ１４
２で構成され、第１および第２のＦＥＴ１４１、１４２
の間に帰還回路１８が設けられている。
還形増幅器を提供すること。 【解決手段】 入力信号を増幅する増幅回路１３と、こ
の増幅回路１３の出力の一部を出力側から入力側に戻す
帰還回路１８とを具備した負帰還増幅器において、増幅
回路１３が第１のＦＥＴ１４１および第２のＦＥＴ１４
２で構成され、第１および第２のＦＥＴ１４１、１４２
の間に帰還回路１８が設けられている。
Description
【０００１】
【発明の属する技術分野】本発明はモノリシックマイク
ロ波集積回路などで形成された負帰還増幅器に関する。
ロ波集積回路などで形成された負帰還増幅器に関する。
【０００２】
【従来の技術】マイクロ波増幅器の１つに負帰還形の増
幅器がある。負帰還形のマイクロ波増幅器は、増幅器で
増幅された出力の一部を出力側から入力側に戻す構成
で、安定性や広帯域性などの点で優れ、マイクロ波回路
用の増幅器として数多く使用されている。
幅器がある。負帰還形のマイクロ波増幅器は、増幅器で
増幅された出力の一部を出力側から入力側に戻す構成
で、安定性や広帯域性などの点で優れ、マイクロ波回路
用の増幅器として数多く使用されている。
【０００３】一般に、マイクロ波増増幅器を構成する場
合、マイクロ波増幅器の入力側は信号源とインピーダン
ス整合を取り、出力側は負荷とインピーダンス整合を取
っている。このようにインピーダンス整合を取ると、一
般に、増幅特性の帯域幅が狭くなるという特性がある。
合、マイクロ波増幅器の入力側は信号源とインピーダン
ス整合を取り、出力側は負荷とインピーダンス整合を取
っている。このようにインピーダンス整合を取ると、一
般に、増幅特性の帯域幅が狭くなるという特性がある。
【０００４】そのため、増幅特性の狭帯域化を解消し、
広帯域化を図る方法として、たとえ帰還回路を設け、増
幅された出力の一部を出力側から入力側に戻す方法があ
る。このような帰還回路を設けた増幅器は負帰還増幅器
と呼ばれている。
広帯域化を図る方法として、たとえ帰還回路を設け、増
幅された出力の一部を出力側から入力側に戻す方法があ
る。このような帰還回路を設けた増幅器は負帰還増幅器
と呼ばれている。
【０００５】ここで、従来の負帰還増幅器について図２
を参照して説明する。
を参照して説明する。
【０００６】図２は負帰還増幅器の等価回路で、入力端
子ＩＮから入力信号が入力する。この入力信号は電界効
果トランジスタ（以後ＦＥＴという）２１に加えられ
る。ＦＥＴ２１はゲートＧおよびドレインＤ、ソースＳ
の各電極を有し、入力信号はゲートＧに加えられる。Ｆ
ＥＴ２１のソースＳは接地され、ドレインＤから増幅さ
れた出力が取り出され、出力端子ＯＵＴに出力される。
子ＩＮから入力信号が入力する。この入力信号は電界効
果トランジスタ（以後ＦＥＴという）２１に加えられ
る。ＦＥＴ２１はゲートＧおよびドレインＤ、ソースＳ
の各電極を有し、入力信号はゲートＧに加えられる。Ｆ
ＥＴ２１のソースＳは接地され、ドレインＤから増幅さ
れた出力が取り出され、出力端子ＯＵＴに出力される。
【０００７】ＦＥＴ２１の出力側たとえばドレインＤと
入力側たとえばゲートＧ間に帰還回路２２が接続されて
いる。帰還回路２２は抵抗ＲおよびキャパシタＣの直列
回路で構成されている。抵抗Ｒは入力側に戻される帰還
量を決定し、キャパシタＣは直流バイアスを分離してい
る。
入力側たとえばゲートＧ間に帰還回路２２が接続されて
いる。帰還回路２２は抵抗ＲおよびキャパシタＣの直列
回路で構成されている。抵抗Ｒは入力側に戻される帰還
量を決定し、キャパシタＣは直流バイアスを分離してい
る。
【０００８】図２は、入力信号を増幅する能動素子とし
てＦＥＴを用いる場合で説明しているが、バイポーラト
ランジスタなどを用いる場合でも同様である。
てＦＥＴを用いる場合で説明しているが、バイポーラト
ランジスタなどを用いる場合でも同様である。
【０００９】次に、上記した等価回路を持つ従来の負帰
還形増幅器について図３を参照して説明する。図３は図
２と同一部分には同一符号を付し重複する説明を一部省
略する。
還形増幅器について図３を参照して説明する。図３は図
２と同一部分には同一符号を付し重複する説明を一部省
略する。
【００１０】符号３０は半絶縁性半導体の基板で、この
基板３０上に形成された入力端子ＩＮから入力信号が入
力する。入力信号は、マイクロストリップ線路で構成さ
れる伝送線路を通して増幅回路３１たとえば第１のＦＥ
Ｔ２１１および第２のＦＥＴ２１２のゲート端子３２に
加えられる。第１のＦＥＴ２１１および第２のＦＥＴ２
１２は、ゲート端子３２に共通に接続されたゲートＧお
よびソースＳ、ドレインＤの各電極を有している。ここ
では、ドレインＤは第１のＦＥＴ２１１および第２のＦ
ＥＴ２１２に共通に構成されている。第１のＦＥＴ２１
１および第２のＦＥＴ２１２のソースＳは基板３０上に
形成された島状パターンたとえばＶＩＡパッド３３に接
続されている。ＶＩＡパッド３３は基板３０を貫通する
ＶＩＡホール３４を介して基板３０裏面の接地導体（図
示せず）に接続されている。
基板３０上に形成された入力端子ＩＮから入力信号が入
力する。入力信号は、マイクロストリップ線路で構成さ
れる伝送線路を通して増幅回路３１たとえば第１のＦＥ
Ｔ２１１および第２のＦＥＴ２１２のゲート端子３２に
加えられる。第１のＦＥＴ２１１および第２のＦＥＴ２
１２は、ゲート端子３２に共通に接続されたゲートＧお
よびソースＳ、ドレインＤの各電極を有している。ここ
では、ドレインＤは第１のＦＥＴ２１１および第２のＦ
ＥＴ２１２に共通に構成されている。第１のＦＥＴ２１
１および第２のＦＥＴ２１２のソースＳは基板３０上に
形成された島状パターンたとえばＶＩＡパッド３３に接
続されている。ＶＩＡパッド３３は基板３０を貫通する
ＶＩＡホール３４を介して基板３０裏面の接地導体（図
示せず）に接続されている。
【００１１】第１のＦＥＴ２１１および第２のＦＥＴ２
１２によって増幅された出力は、ドレインＤが接続され
たドレイン端子３５から取り出され、出力端子ＯＵＴへ
と出力される。
１２によって増幅された出力は、ドレインＤが接続され
たドレイン端子３５から取り出され、出力端子ＯＵＴへ
と出力される。
【００１２】また、増幅回路３１の出力側たとえばドレ
イン端子３５および増幅回路３１の入力側たとえばゲー
ト端子３２間を結んで帰還回路３６が接続されている。
帰還回路３６は抵抗ＲとＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕ
ｌａｔｏｒ−Ｍｅｔａｌ）キャパシタＣとの直列回路が
マイクロストリップ線路で接続されて構成されている。
抵抗Ｒは入力側に戻される帰還量を決定し、ＭＩＭキャ
パシタＣは直流バイアスを分離している。
イン端子３５および増幅回路３１の入力側たとえばゲー
ト端子３２間を結んで帰還回路３６が接続されている。
帰還回路３６は抵抗ＲとＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕ
ｌａｔｏｒ−Ｍｅｔａｌ）キャパシタＣとの直列回路が
マイクロストリップ線路で接続されて構成されている。
抵抗Ｒは入力側に戻される帰還量を決定し、ＭＩＭキャ
パシタＣは直流バイアスを分離している。
【００１３】
【発明が解決しようとする課題】従来の負帰還増幅器
は、ＦＥＴのソースを接地するために、ＶＩＡパッドが
用いられている。ＶＩＡパッドの場合、その直下に基板
を貫通するＶＩＡホールが設けられ、ＶＩＡホールを介
してＶＩＡパッドと基板裏面の接地導体が接続される。
ＶＩＡホールは基板に貫通穴を開ける構造であるため、
ＦＥＴの能動部分とほぼ同程度の大きさ、あるいは、そ
れ以上の大きさになる。
は、ＦＥＴのソースを接地するために、ＶＩＡパッドが
用いられている。ＶＩＡパッドの場合、その直下に基板
を貫通するＶＩＡホールが設けられ、ＶＩＡホールを介
してＶＩＡパッドと基板裏面の接地導体が接続される。
ＶＩＡホールは基板に貫通穴を開ける構造であるため、
ＦＥＴの能動部分とほぼ同程度の大きさ、あるいは、そ
れ以上の大きさになる。
【００１４】そのため、増幅回路の出力側と入力側とを
結ぶ帰還回路を構成する場合、ＶＩＡパッドを避けて大
きく迂回した構造になる。この場合、帰還回路を構成す
るマイクロストリップ線路の配線長が長くなり、また占
有する面積も大きくなり、その長さがマイクロ波の波長
に比べて無視し得ない大きさになり、電気長が増大す
る。
結ぶ帰還回路を構成する場合、ＶＩＡパッドを避けて大
きく迂回した構造になる。この場合、帰還回路を構成す
るマイクロストリップ線路の配線長が長くなり、また占
有する面積も大きくなり、その長さがマイクロ波の波長
に比べて無視し得ない大きさになり、電気長が増大す
る。
【００１５】ここで、帰還回路を構成するマイクロスト
リップ線路の電気長が増大した場合の等価回路を図４に
示す。図４は図２に対応する部分には同じ番号を付し重
複する説明を一部省略する。
リップ線路の電気長が増大した場合の等価回路を図４に
示す。図４は図２に対応する部分には同じ番号を付し重
複する説明を一部省略する。
【００１６】等価回路で示すと、帰還回路２２に抵抗Ｒ
およびＭＩＭキャパシタＣの他に、電気長の増大に伴う
インダクタＬが接続された形になる。帰還回路２２にイ
ンダクタＬが接続されると、インダクタＬは周波数特性
を持つため、出力側から入力側に戻る帰還量が周波数に
よって変化する。その結果、負帰還形増幅器の利得特性
が周波数によって変化し、広帯域平坦性という負帰還形
増幅器の特徴が失われる。
およびＭＩＭキャパシタＣの他に、電気長の増大に伴う
インダクタＬが接続された形になる。帰還回路２２にイ
ンダクタＬが接続されると、インダクタＬは周波数特性
を持つため、出力側から入力側に戻る帰還量が周波数に
よって変化する。その結果、負帰還形増幅器の利得特性
が周波数によって変化し、広帯域平坦性という負帰還形
増幅器の特徴が失われる。
【００１７】本発明は、上記した欠点を解決し、帰還回
路長を短くし、良好な特性を持つ負帰還形増幅器を提供
することを目的にする。
路長を短くし、良好な特性を持つ負帰還形増幅器を提供
することを目的にする。
【００１８】
【課題を解決するための手段】本発明は、入力信号を増
幅する増幅回路と、この増幅回路の出力の一部を出力側
から入力側に戻す帰還回路とを具備した負帰還増幅器に
おいて、前記増幅回路が複数の増幅素子で構成され、所
定の２つの増幅素子の間に前記帰還回路が設けられてい
ることを特徴とする。
幅する増幅回路と、この増幅回路の出力の一部を出力側
から入力側に戻す帰還回路とを具備した負帰還増幅器に
おいて、前記増幅回路が複数の増幅素子で構成され、所
定の２つの増幅素子の間に前記帰還回路が設けられてい
ることを特徴とする。
【００１９】
【発明の実施の形態】本発明の実施形態について図１を
参照して説明する。
参照して説明する。
【００２０】符号１１は半絶縁性半導体の基板で、この
基板１１上に形成された入力端子ＩＮから入力信号が入
力する。入力信号は、マイクロストリップ線路で構成さ
れた伝送線路を経て、たとえばゲート端子１２から増幅
回路１３に加えられる。
基板１１上に形成された入力端子ＩＮから入力信号が入
力する。入力信号は、マイクロストリップ線路で構成さ
れた伝送線路を経て、たとえばゲート端子１２から増幅
回路１３に加えられる。
【００２１】増幅回路１３は、たとえば第１のＦＥＴ１
４１および第２のＦＥＴ１４２で構成されている。第１
のＦＥＴ１４１および第２のＦＥＴ１４２はゲート端子
１３に共通に接続されたゲートＧ１、Ｇ２およびドレイ
ンＤ１、Ｄ２、ソースＳ１、Ｓ２の各電極を有してい
る。この場合、第１のＦＥＴ１４１および第２のＦＥＴ
１４２のたとえばドレインＤ１、Ｄ２どうし間にある間
隔が設けられ、また、それぞれのドレインＤ１、Ｄ２は
共通のドレイン端子１５に接続されている。
４１および第２のＦＥＴ１４２で構成されている。第１
のＦＥＴ１４１および第２のＦＥＴ１４２はゲート端子
１３に共通に接続されたゲートＧ１、Ｇ２およびドレイ
ンＤ１、Ｄ２、ソースＳ１、Ｓ２の各電極を有してい
る。この場合、第１のＦＥＴ１４１および第２のＦＥＴ
１４２のたとえばドレインＤ１、Ｄ２どうし間にある間
隔が設けられ、また、それぞれのドレインＤ１、Ｄ２は
共通のドレイン端子１５に接続されている。
【００２２】第１のＦＥＴ１４１および第２のＦＥＴ１
４２のソースＳ１、Ｓ２はそれぞれＶＩＡパッド１６
１、１６２に接続されている。ＶＩＡパッド１６１、１
６２はそれぞれＶＩＡホール１７１、１７２を介して基
板１１裏面の接地導体に接続されている。そして、増幅
回路１３で増幅された出力はドレイン端子１５から取り
出され、出力端子ＯＵＴに出力される。
４２のソースＳ１、Ｓ２はそれぞれＶＩＡパッド１６
１、１６２に接続されている。ＶＩＡパッド１６１、１
６２はそれぞれＶＩＡホール１７１、１７２を介して基
板１１裏面の接地導体に接続されている。そして、増幅
回路１３で増幅された出力はドレイン端子１５から取り
出され、出力端子ＯＵＴに出力される。
【００２３】また、増幅回路１３の出力側たとえばドレ
イン端子１５と増幅回路１３の入力側たとえばゲート端
子１２との間に、出力の一部を入力側に戻すための帰還
回路１８が接続されている。この場合、ゲート端子１２
およびドレイン端子１５はたとえば対向する位置に形成
され、ゲート端子１２とドレイン端子１５を結ぶほぼ直
線上に、たとえば第１のＦＥＴ１４１および第２のＦＥ
Ｔ１４２のドレインＤどうし間に挟まれた位置に帰還回
路１８が構成されている。帰還回路１８は抵抗ＲとＭＩ
ＭキャパシタＣの直列接続回路や、マイクロストリップ
線路などで構成されている。抵抗Ｒは入力側に戻される
帰還量を決定し、ＭＩＭキャパシタＣは直流バイアスを
分離している。
イン端子１５と増幅回路１３の入力側たとえばゲート端
子１２との間に、出力の一部を入力側に戻すための帰還
回路１８が接続されている。この場合、ゲート端子１２
およびドレイン端子１５はたとえば対向する位置に形成
され、ゲート端子１２とドレイン端子１５を結ぶほぼ直
線上に、たとえば第１のＦＥＴ１４１および第２のＦＥ
Ｔ１４２のドレインＤどうし間に挟まれた位置に帰還回
路１８が構成されている。帰還回路１８は抵抗ＲとＭＩ
ＭキャパシタＣの直列接続回路や、マイクロストリップ
線路などで構成されている。抵抗Ｒは入力側に戻される
帰還量を決定し、ＭＩＭキャパシタＣは直流バイアスを
分離している。
【００２４】なお、上記の増幅回路１３や帰還回路１８
は半絶縁性半導体上にいわゆるモノリシックマイクロ波
回路として形成される。
は半絶縁性半導体上にいわゆるモノリシックマイクロ波
回路として形成される。
【００２５】上記した構成によれば、第１のＦＥＴ１４
１および第２のＦＥＴ１４２に挟まれた位置にほぼ直線
上に帰還回路１８が形成されている。この場合、従来の
ようにＶＩＡパッドや増幅素子を避けて、それらの外側
を迂回する形で帰還回路１８を構成する必要がなくな
る。したがって、増幅回路１３の出力側たとえばドレイ
ン端子１５および増幅回路１３の入力側たとえばゲート
端子１２間に帰還回路をを短い距離で接続でき、帰還回
路１８の電気長が短くなる。そのため、帰還回路１８に
不要なインダクタがなくなり、帯域特性に対する悪影響
をなくすことができ、良好な回路特性をもつ負帰還増幅
器が実現される。
１および第２のＦＥＴ１４２に挟まれた位置にほぼ直線
上に帰還回路１８が形成されている。この場合、従来の
ようにＶＩＡパッドや増幅素子を避けて、それらの外側
を迂回する形で帰還回路１８を構成する必要がなくな
る。したがって、増幅回路１３の出力側たとえばドレイ
ン端子１５および増幅回路１３の入力側たとえばゲート
端子１２間に帰還回路をを短い距離で接続でき、帰還回
路１８の電気長が短くなる。そのため、帰還回路１８に
不要なインダクタがなくなり、帯域特性に対する悪影響
をなくすことができ、良好な回路特性をもつ負帰還増幅
器が実現される。
【００２６】上記の実施形態では増幅回路が２個の増幅
素子で形成され、また、１個の帰還回路で構成されてい
る。しかし、本発明は、増幅素子が３個以上の複数で、
帰還回路が複数の場合にも適用できる。この場合、複数
の増幅素子のうちの所定の２個の増幅素子の間に帰還回
路を配置すれば、ＶＩＡパッドや増幅素子などの外側を
迂回する場合に比べて帰還回路の電気長が短くなり同様
の効果が得られる。
素子で形成され、また、１個の帰還回路で構成されてい
る。しかし、本発明は、増幅素子が３個以上の複数で、
帰還回路が複数の場合にも適用できる。この場合、複数
の増幅素子のうちの所定の２個の増幅素子の間に帰還回
路を配置すれば、ＶＩＡパッドや増幅素子などの外側を
迂回する場合に比べて帰還回路の電気長が短くなり同様
の効果が得られる。
【００２７】また、帰還回路を挟んでその両側に等しい
数の増幅素子が設ける構造にすれば、回路特性のバラン
スがとれ、発振などの発生を防止できる。
数の増幅素子が設ける構造にすれば、回路特性のバラン
スがとれ、発振などの発生を防止できる。
【００２８】
【発明の効果】本発明によれば帰還回路の電気長が短く
高性能な負帰還増幅器が実現できる。
高性能な負帰還増幅器が実現できる。
【図１】本発明の実施形態を説明するための概略の構成
図である。
図である。
【図２】負帰還増幅器の動作を説明する等価回路図であ
る。
る。
【図３】従来例を説明するための概略の構成図である。
【図４】従来例の特性を説明するための等価回路図であ
る。
る。
１１…基板
１２…ゲート端子
１３…増幅回路
１４１…第１のＦＥＴ
１４２…第１のＦＥＴ
１５…ドレイン端子
１６１、１６２…ＶＩＡパッド
１７１、１７２…ＶＩＡホール
１８…帰還回路
ＩＮ…入力端子
ＯＵＴ…出力端子
Ｄ１、Ｄ２…ドレイン
Ｓ１、Ｓ２…ソース
Ｇ１、Ｇ２…ゲート
Ｒ…抵抗
Ｃ…ＭＩＭキャパシタ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J067 AA04 CA62 CA64 FA00 HA09
HA25 HA29 HA33 KA68 LS12
MA13 QA03
5J090 AA04 CA62 CA64 DN00 FA00
HA09 HA25 HA29 HA33 KA68
MA13 MN02 NN12 QA03
5J500 AA04 AC62 AC64 AF00 AH09
AH25 AH29 AH33 AK68 AM13
AQ03 ND00 NM02 NN12
Claims (5)
- 【請求項１】 入力信号を増幅する増幅回路と、この増
幅回路の出力の一部を出力側から入力側に戻す帰還回路
とを具備した負帰還増幅器において、前記増幅回路が複
数の増幅素子で構成され、所定の２つの増幅素子の間に
前記帰還回路が設けられていることを特徴とする負帰還
増幅器。 - 【請求項２】 入力信号を増幅する増幅回路と、この増
幅回路の出力の一部を出力側から入力側に戻す帰還回路
とを具備した負帰還増幅器において、前記増幅回路が複
数の増幅素子で構成され、前記帰還回路を挟んでその両
側に等しい数の増幅素子が設けられていることを特徴と
する負帰還増幅器。 - 【請求項３】 帰還回路が、増幅回路の出力側と増幅回
路の入力側との間にほぼ直線状に形成されている請求項
１または請求項２記載の負帰還増幅器。 - 【請求項４】 増幅回路および帰還回路が半絶縁性半導
体基板上に形成されるモノリシックマイクロ波回路で形
成され、帰還回路がコンデンサおよび抵抗、マイクロス
トリップ線路から構成されている請求項１ないし請求項
３のいずれか１つに記載の負帰還増幅器。 - 【請求項５】 増幅素子がゲートおよびドレイン、ソー
スの各電極を有する電界効果型トランジスタで、複数の
前記増幅素子それぞれのゲートが共通のゲート端子に接
続され、複数の前記増幅素子それぞれのドレインが前記
ゲート端子と対向して位置する共通のドレイン端子に接
続され、かつ、前記ゲート端子と前記ドレイン端子間に
帰還回路が形成されている請求項１ないし請求項４のい
ずれか１つに記載の負帰還増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002023488A JP2003224440A (ja) | 2002-01-31 | 2002-01-31 | 負帰還増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002023488A JP2003224440A (ja) | 2002-01-31 | 2002-01-31 | 負帰還増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003224440A true JP2003224440A (ja) | 2003-08-08 |
Family
ID=27746187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002023488A Pending JP2003224440A (ja) | 2002-01-31 | 2002-01-31 | 負帰還増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003224440A (ja) |
-
2002
- 2002-01-31 JP JP2002023488A patent/JP2003224440A/ja active Pending
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