JP2837025B2 - 分布増幅器 - Google Patents
分布増幅器Info
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Description
【０００１】
【産業上の利用分野】この発明はマイクロ波帯で広帯域
に使用される分布増幅器に関するものである。
に使用される分布増幅器に関するものである。
【０００２】
【従来の技術】図５は例えば、『A 2-18-GHz Monolithi
c Distributed Amplifier Using Dual-Gate GaAs FETs
』 IEEE Trans.on ED, vol.ED-31,No.12, pp.1926-193
0, December 1984 に示された従来の分布増幅器の構成
図であり、図において、１は入力端子、２は出力端子、
３はデュアルゲートＦＥＴで、第１ゲート端子Ｇ１，第
２ゲート端子Ｇ２，ソース端子Ｓ，ドレイン端子Ｄを有
する。４，５，６は伝送線路、７は入力側の終端器で、
８，９は入力側の終端器７を構成する抵抗およびキャパ
シタである。１０は出力側の終端器で、１１，１２は出
力側の終端器７を構成する抵抗およびキャパシタであ
る。１３はバイパスキャパシタ、１４は上記デュアルゲ
ートＦＥＴ３の第２ゲート電圧を制御する端子である。
c Distributed Amplifier Using Dual-Gate GaAs FETs
』 IEEE Trans.on ED, vol.ED-31,No.12, pp.1926-193
0, December 1984 に示された従来の分布増幅器の構成
図であり、図において、１は入力端子、２は出力端子、
３はデュアルゲートＦＥＴで、第１ゲート端子Ｇ１，第
２ゲート端子Ｇ２，ソース端子Ｓ，ドレイン端子Ｄを有
する。４，５，６は伝送線路、７は入力側の終端器で、
８，９は入力側の終端器７を構成する抵抗およびキャパ
シタである。１０は出力側の終端器で、１１，１２は出
力側の終端器７を構成する抵抗およびキャパシタであ
る。１３はバイパスキャパシタ、１４は上記デュアルゲ
ートＦＥＴ３の第２ゲート電圧を制御する端子である。
【０００３】次に動作について説明する。図５の分布増
幅器においては、入力端子１に印加された信号は伝送線
路４を入力側の終端器７の方向に伝搬していくが、その
途中で上記信号の一部がＦＥＴ３で増幅され、増幅され
た信号は伝送線路５，６を順次伝搬して、出力端子２に
至る。入力側および出力側の終端器７，１０は不要な信
号を吸収するために設けられている。なお制御端子１４
より印加するＦＥＴ３の第２ゲート電圧を変化させるこ
とにより、ＦＥＴ３で増幅される信号を制御できるた
め、増幅器の利得を変化させることができる。
幅器においては、入力端子１に印加された信号は伝送線
路４を入力側の終端器７の方向に伝搬していくが、その
途中で上記信号の一部がＦＥＴ３で増幅され、増幅され
た信号は伝送線路５，６を順次伝搬して、出力端子２に
至る。入力側および出力側の終端器７，１０は不要な信
号を吸収するために設けられている。なお制御端子１４
より印加するＦＥＴ３の第２ゲート電圧を変化させるこ
とにより、ＦＥＴ３で増幅される信号を制御できるた
め、増幅器の利得を変化させることができる。
【０００４】
【発明が解決しようとする課題】従来の分布増幅器は以
上のように構成されているので、ＦＥＴの第２ゲート電
圧を変化させることにより、増幅器の利得をアナログ的
に変化させることができるが、ＦＥＴの第２ゲート電圧
に対する利得の変化量がＦＥＴのプロセスのバラツキに
より精度良く制御できないため、増幅器の利得をデジタ
ル的に変化させる場合、増幅器の利得の変化量に対する
設定精度が得られないという問題点があった。
上のように構成されているので、ＦＥＴの第２ゲート電
圧を変化させることにより、増幅器の利得をアナログ的
に変化させることができるが、ＦＥＴの第２ゲート電圧
に対する利得の変化量がＦＥＴのプロセスのバラツキに
より精度良く制御できないため、増幅器の利得をデジタ
ル的に変化させる場合、増幅器の利得の変化量に対する
設定精度が得られないという問題点があった。
【０００５】この発明は上記のような問題点を解決する
ためになされたもので、分布増幅器の利得変化の設定精
度の改善を図ることを目的とする。
ためになされたもので、分布増幅器の利得変化の設定精
度の改善を図ることを目的とする。
【０００６】
【課題を解決するための手段】第１の発明は、各ＦＥＴ
にそれぞれゲート幅の異なるデュアルゲートＦＥＴ１５
〜１９を用い、上記デュアルゲートＦＥＴ１５〜１９の
第２ゲート端子Ｇ２と接地間にそれぞれ独立したバイア
ス回路２０〜２４を設け、上記デュアルゲートＦＥＴ１
５〜１９の第２ゲート電圧を上記ＦＥＴ１５〜１９の電
流が飽和またはピンチオフとなるようにデジタル的に制
御可能としたことを特徴とする。
にそれぞれゲート幅の異なるデュアルゲートＦＥＴ１５
〜１９を用い、上記デュアルゲートＦＥＴ１５〜１９の
第２ゲート端子Ｇ２と接地間にそれぞれ独立したバイア
ス回路２０〜２４を設け、上記デュアルゲートＦＥＴ１
５〜１９の第２ゲート電圧を上記ＦＥＴ１５〜１９の電
流が飽和またはピンチオフとなるようにデジタル的に制
御可能としたことを特徴とする。
【０００７】第２の発明はＦＥＴにソース接地ＦＥＴ３
５〜３９とゲート接地ＦＥＴ４０〜４４より構成される
カスコードＦＥＴを用い、上記ソース接地ＦＥＴ３５〜
３９およびゲート接地ＦＥＴ４０〜４４の両方、また
は、ゲート接地ＦＥＴ４０〜４４のみにそれぞれゲート
幅の異なるＦＥＴを用い、上記ゲート接地ＦＥＴ４０〜
４４のゲート端子Ｇと接地間にそれぞれ独立したバイア
ス回路２０〜２４を設け、上記ゲート接地ＦＥＴ４０〜
４４のゲート電圧を上記ゲート接地ＦＥＴ４０〜４４の
電流が飽和またはピンチオフとなるようにデジタル的に
制御可能としたことを特徴とする。
５〜３９とゲート接地ＦＥＴ４０〜４４より構成される
カスコードＦＥＴを用い、上記ソース接地ＦＥＴ３５〜
３９およびゲート接地ＦＥＴ４０〜４４の両方、また
は、ゲート接地ＦＥＴ４０〜４４のみにそれぞれゲート
幅の異なるＦＥＴを用い、上記ゲート接地ＦＥＴ４０〜
４４のゲート端子Ｇと接地間にそれぞれ独立したバイア
ス回路２０〜２４を設け、上記ゲート接地ＦＥＴ４０〜
４４のゲート電圧を上記ゲート接地ＦＥＴ４０〜４４の
電流が飽和またはピンチオフとなるようにデジタル的に
制御可能としたことを特徴とする。
【０００８】
【作用】第１の発明においては、ゲート制御端子４５よ
りバイアス回路２０〜２４に制御電圧が印加され、その
印加された制御電圧はデュアルゲートＦＥＴ１５〜１９
の第２ゲート電圧として第２ゲート端子Ｇ２に印加され
る。上記第２ゲート電圧は上記デュアルゲートＦＥＴ１
５〜１９の電流が飽和またはピンチオフとなるようにデ
ジタル的に制御される。以上のことにより、上記デュア
ルゲートＦＥＴ１５〜１９のプロセスのバラツキに依存
することなく利得の変化が精度良く行われる。
りバイアス回路２０〜２４に制御電圧が印加され、その
印加された制御電圧はデュアルゲートＦＥＴ１５〜１９
の第２ゲート電圧として第２ゲート端子Ｇ２に印加され
る。上記第２ゲート電圧は上記デュアルゲートＦＥＴ１
５〜１９の電流が飽和またはピンチオフとなるようにデ
ジタル的に制御される。以上のことにより、上記デュア
ルゲートＦＥＴ１５〜１９のプロセスのバラツキに依存
することなく利得の変化が精度良く行われる。
【０００９】第２の発明においては、ゲート制御端子４
５よりバイアス回路２０〜２４に制御電圧が印加され、
その印加された制御電圧はゲート接地ＦＥＴ４０〜４４
のゲート電圧としてゲート端子Ｇに印加される。上記ゲ
ート電圧は上記ゲート接地ＦＥＴ４０〜４４の電流が飽
和またはピンチオフとなるようにデジタル的に制御され
る。以上のことにより、ＦＥＴ３０〜３９のプロセスの
バラツキに依存することなく利得の変化が精度良く行わ
れる。
５よりバイアス回路２０〜２４に制御電圧が印加され、
その印加された制御電圧はゲート接地ＦＥＴ４０〜４４
のゲート電圧としてゲート端子Ｇに印加される。上記ゲ
ート電圧は上記ゲート接地ＦＥＴ４０〜４４の電流が飽
和またはピンチオフとなるようにデジタル的に制御され
る。以上のことにより、ＦＥＴ３０〜３９のプロセスの
バラツキに依存することなく利得の変化が精度良く行わ
れる。
【００１０】
【実施例】実施例１．以下、この発明における請求項１
の一実施例を図について説明する。図１は、増幅器の構
成図で、図において、１は入力端子、２は出力端子、１
５，１６，１７，１８，１９はデュアルゲートＦＥＴで
それぞれ第１ゲート端子Ｇ１，第２ゲート端子Ｇ２，ソ
ース端子Ｓ，ドレイン端子Ｄを有する。上記デュアルゲ
ートＦＥＴ１５〜１９はそれぞれゲート幅は異なる。２
０，２１，２２，２３，２４は上記デュアルゲートＦＥ
Ｔ１５〜１９の第２ゲート電圧を制御するバイアス回路
であり、それぞれ２５，２６，２７，２８，２９の抵抗
と３０，３１，３２，３３，３４のキャパシタより構成
される。そして、４５は上記バイアス回路２０〜２４に
制御電圧を印加するためのゲート制御端子である。４，
５，６は伝送線路、７は入力側の終端器で、８，９は入
力側の終端器７を構成する抵抗およびキャパシタであ
る。１０は出力側の終端器で、１１，１２は出力側の終
端器１０を構成する抵抗およびキャパシタである。すな
わち、入力端子１と終端器７との間の伝送線路４を各デ
ュアルゲートＦＥＴ１５〜１９の各第１ゲート端子Ｇ１
間に接続する。このデュアルゲートＦＥＴ１５〜１９の
各第２ゲート端子Ｇ２をバイアス回路２０〜２４を構成
するコンデンサ３０〜３４を介して接地し、各ソースＳ
を接地し、さらに各ドレインＤを伝送線路５を介して終
端器１０と出力端子２との間に接続された伝送線路６に
接続する。なお、終端器７は抵抗８とコンデンサ９との
直列回路より成り、終端器１０は抵抗１１とコンデンサ
１２との直列回路より成り、さらにバイアス回路２０〜
２４は、一端が接地され、他端がゲート制御端子４５に
接続された抵抗２５〜２９より成る。次に動作について
説明する。図において、デュアルゲートＦＥＴ１５，１
６，１７，１８，１９の利得Ｇは近似的に次式（１）で
示される。デュアルゲートＦＥＴ１５〜１９は等価的に
ソース接地ＦＥＴとゲート接地ＦＥＴの直列接続で表現
できるため、次式（１）において、ｇｍ１，ｇｍ２はそ
れぞれソース接地ＦＥＴおよびゲート接地ＦＥＴの相互
コンダクタンス、Ｃｇｓ１，Ｃｇｓ２はそれぞれソース
接地ＦＥＴおよびゲート接地ＦＥＴのゲート・ソース間
容量、Ｒｉｎ，Ｒｏｕｔはそれぞれソース接地ＦＥＴの
ゲート・ソース間抵抗、ゲート接地ＦＥＴのドレイン・
ソース間抵抗である。デュアルゲートＦＥＴ１５〜１９
の電流が飽和またはピンチオフとなるように、第２ゲー
ト電圧をデジタル的に制御することにより、ｇｍ２が変
化し、デュアルゲートＦＥＴ１５〜１９の利得を変化さ
せることができ、その結果増幅器の利得を変化させるこ
とができる。また上記デュアルゲートＦＥＴ１５，１
６，１７，１８，１９はそれぞれゲート幅が異なるた
め、ｇｍ２の値がそれぞれ異なる。デュアルゲートＦＥ
Ｔがｎ個ある場合、それぞれの第２ゲート電圧のデジタ
ル制御の仕方により２のｎ乗状態の利得変化が得られ
る。以上のように、従来のＦＥＴ３にそれぞれゲート幅
の異なるデュアルゲートＦＥＴ１５〜１９を用い，ＦＥ
Ｔ１５〜１９の第２ゲート端子Ｇ２と接地間にそれぞれ
独立したバイアス回路２０〜２４を設け、ＦＥＴ１５〜
１９の第２ゲート電圧をＦＥＴ１５〜１９の電流が飽和
またはピンチオフとなるようにデジタル的に制御可能と
した。
の一実施例を図について説明する。図１は、増幅器の構
成図で、図において、１は入力端子、２は出力端子、１
５，１６，１７，１８，１９はデュアルゲートＦＥＴで
それぞれ第１ゲート端子Ｇ１，第２ゲート端子Ｇ２，ソ
ース端子Ｓ，ドレイン端子Ｄを有する。上記デュアルゲ
ートＦＥＴ１５〜１９はそれぞれゲート幅は異なる。２
０，２１，２２，２３，２４は上記デュアルゲートＦＥ
Ｔ１５〜１９の第２ゲート電圧を制御するバイアス回路
であり、それぞれ２５，２６，２７，２８，２９の抵抗
と３０，３１，３２，３３，３４のキャパシタより構成
される。そして、４５は上記バイアス回路２０〜２４に
制御電圧を印加するためのゲート制御端子である。４，
５，６は伝送線路、７は入力側の終端器で、８，９は入
力側の終端器７を構成する抵抗およびキャパシタであ
る。１０は出力側の終端器で、１１，１２は出力側の終
端器１０を構成する抵抗およびキャパシタである。すな
わち、入力端子１と終端器７との間の伝送線路４を各デ
ュアルゲートＦＥＴ１５〜１９の各第１ゲート端子Ｇ１
間に接続する。このデュアルゲートＦＥＴ１５〜１９の
各第２ゲート端子Ｇ２をバイアス回路２０〜２４を構成
するコンデンサ３０〜３４を介して接地し、各ソースＳ
を接地し、さらに各ドレインＤを伝送線路５を介して終
端器１０と出力端子２との間に接続された伝送線路６に
接続する。なお、終端器７は抵抗８とコンデンサ９との
直列回路より成り、終端器１０は抵抗１１とコンデンサ
１２との直列回路より成り、さらにバイアス回路２０〜
２４は、一端が接地され、他端がゲート制御端子４５に
接続された抵抗２５〜２９より成る。次に動作について
説明する。図において、デュアルゲートＦＥＴ１５，１
６，１７，１８，１９の利得Ｇは近似的に次式（１）で
示される。デュアルゲートＦＥＴ１５〜１９は等価的に
ソース接地ＦＥＴとゲート接地ＦＥＴの直列接続で表現
できるため、次式（１）において、ｇｍ１，ｇｍ２はそ
れぞれソース接地ＦＥＴおよびゲート接地ＦＥＴの相互
コンダクタンス、Ｃｇｓ１，Ｃｇｓ２はそれぞれソース
接地ＦＥＴおよびゲート接地ＦＥＴのゲート・ソース間
容量、Ｒｉｎ，Ｒｏｕｔはそれぞれソース接地ＦＥＴの
ゲート・ソース間抵抗、ゲート接地ＦＥＴのドレイン・
ソース間抵抗である。デュアルゲートＦＥＴ１５〜１９
の電流が飽和またはピンチオフとなるように、第２ゲー
ト電圧をデジタル的に制御することにより、ｇｍ２が変
化し、デュアルゲートＦＥＴ１５〜１９の利得を変化さ
せることができ、その結果増幅器の利得を変化させるこ
とができる。また上記デュアルゲートＦＥＴ１５，１
６，１７，１８，１９はそれぞれゲート幅が異なるた
め、ｇｍ２の値がそれぞれ異なる。デュアルゲートＦＥ
Ｔがｎ個ある場合、それぞれの第２ゲート電圧のデジタ
ル制御の仕方により２のｎ乗状態の利得変化が得られ
る。以上のように、従来のＦＥＴ３にそれぞれゲート幅
の異なるデュアルゲートＦＥＴ１５〜１９を用い，ＦＥ
Ｔ１５〜１９の第２ゲート端子Ｇ２と接地間にそれぞれ
独立したバイアス回路２０〜２４を設け、ＦＥＴ１５〜
１９の第２ゲート電圧をＦＥＴ１５〜１９の電流が飽和
またはピンチオフとなるようにデジタル的に制御可能と
した。
【００１１】
【数１】
【００１２】図２は、図１の構成を実現する増幅器の構
造図の一例であり、図において、１は入力端子、２は出
力端子、１５，１６，１７，１８，１９はデュアルゲー
トＦＥＴでそれぞれ第１ゲート端子Ｇ１，第２ゲート端
子Ｇ２，ソース端子Ｓ，ドレイン端子Ｄを有する。上記
デュアルゲートＦＥＴ１５〜１９のゲート幅はそれぞれ
異なる。２０，２１，２２，２３，２４は上記デュアル
ゲートＦＥＴ１５〜１９の第２ゲート電圧を制御するバ
イアス回路であり、それぞれ２５，２６，２７，２８，
２９の抵抗と３０，３１，３２，３３，３４のキャパシ
タより構成される。そして、４５は上記バイアス回路２
０〜２４に制御電圧を印加するためのゲート制御端子で
ある。４，５，６は伝送線路、７は入力側の終端器で、
８，９は入力側の終端器７を構成する抵抗およびキャパ
シタである。１０は出力側の終端器で、１１，１２は出
力側の終端器１０を構成する抵抗およびキャパシタであ
る。
造図の一例であり、図において、１は入力端子、２は出
力端子、１５，１６，１７，１８，１９はデュアルゲー
トＦＥＴでそれぞれ第１ゲート端子Ｇ１，第２ゲート端
子Ｇ２，ソース端子Ｓ，ドレイン端子Ｄを有する。上記
デュアルゲートＦＥＴ１５〜１９のゲート幅はそれぞれ
異なる。２０，２１，２２，２３，２４は上記デュアル
ゲートＦＥＴ１５〜１９の第２ゲート電圧を制御するバ
イアス回路であり、それぞれ２５，２６，２７，２８，
２９の抵抗と３０，３１，３２，３３，３４のキャパシ
タより構成される。そして、４５は上記バイアス回路２
０〜２４に制御電圧を印加するためのゲート制御端子で
ある。４，５，６は伝送線路、７は入力側の終端器で、
８，９は入力側の終端器７を構成する抵抗およびキャパ
シタである。１０は出力側の終端器で、１１，１２は出
力側の終端器１０を構成する抵抗およびキャパシタであ
る。
【００１３】実施例２．以下、この発明における請求項
２の一実施例を図について説明する。図３は増幅器の構
成図で、図において１は入力端子、２は出力端子、３
５，３６，３７，３８，３９はソース接地ＦＥＴ、４
０，４１，４２，４３，４４はゲート接地ＦＥＴで、そ
れぞれゲート端子Ｇ，ソース端子Ｓ，ドレイン端子Ｄを
有する。上記ソース接地ＦＥＴ３５〜３９およびゲート
接地ＦＥＴ４０〜４４、またはゲート接地ＦＥＴ４０〜
４４はそれぞれゲート幅は異なる。２０，２１，２２，
２３，２４は上記ゲート接地ＦＥＴ４０〜４４のゲート
電圧を制御するバイアス回路であり、それぞれ２５，２
６，２７，２８，２９の抵抗と３０，３１，３２，３
３，３４のキャパシタより構成される。そして、４５は
上記バイアス回路２０〜２４に制御電圧を印加するため
のゲート制御端子である。４，５，６は伝送線路、７は
入力側の終端器で、８，９は入力側の終端器７を構成す
る抵抗およびキャパシタである。１０は出力側の終端器
で、１１，１２は出力側の終端器１０を構成する抵抗お
よびキャパシタである。すなわち、図１の実施例１と異
なる点は、図１のデュアルゲートＦＥＴ１５〜１９に代
えて、ソースとドレインとが互に接続されたソース接地
ＦＥＴ３５〜３９とゲート接地ＦＥＴ４０〜４４とより
成るカスコードＦＥＴを用いている。この場合、ソース
接地ＦＥＴ３５〜３９の各ゲートＧを伝送線路４に接続
し、ゲート接地ＦＥＴ４０〜４４の各ゲートＧをバイア
ス回路２０〜２４のコンデンサ３０〜３４を介して接地
したものである。次に動作について説明する。図におい
て、ソース接地ＦＥＴ３５〜３９とゲート接地ＦＥＴ４
０〜４４を直列接続したカスコードＦＥＴの利得Ｇは近
似的に実施例１で示した式（１）で示される。式（１）
において、ｇｍ１，ｇｍ２はそれぞれソース接地ＦＥＴ
３５〜３９およびゲート接地ＦＥＴ４０〜４４の相互コ
ンダクタンス、Ｃｇｓ１，Ｃｇｓ２はそれぞれソース接
地ＦＥＴ３５〜３９およびゲート接地ＦＥＴ４０〜４４
のゲート・ソース間容量、Ｒｉｎ，Ｒｏｕｔはそれぞれ
ソース接地ＦＥＴ３５〜３９のゲート・ソース間抵抗、
ゲート接地ＦＥＴ４０〜４４のドレイン・ソース間抵抗
である。カスコードＦＥＴの電流が飽和またはピンチオ
フとなるように、上記ゲート接地ＦＥＴ４０〜４４のゲ
ート制御端子４５からのゲート電圧をデジタル的に制御
することにより、ｇｍ２が変化し、カスコードＦＥＴの
利得Ｇを変化させることができ、その結果増幅器の利得
を変化させることができる。またゲート接地４０，４
１，４２，４３，４４はそれぞれゲート幅が異なるた
め、ｇｍ２の値がそれぞれ異なる。カスコードＦＥＴが
ｎ個ある場合、それぞれのゲート接地ＦＥＴのゲート電
圧のデジタル制御の仕方により２のｎ乗状態の利得変化
が得られる。以上のように、従来のＦＥＴ３に代えて、
ソース接地ＦＥＴ３５〜３９とゲート接地４０〜４４よ
り構成されるカスコードＦＥＴを用い、上記ソース接地
ＦＥＴ３５〜３９およびゲート接地ＦＥＴ４０〜４４の
両方、または、ゲート接地ＦＥＴ４０〜４４のみにそれ
ぞれゲート幅の異なるＦＥＴを用い、上記ゲート接地Ｆ
ＥＴ４０〜４４のゲート端子Ｇと接地間にそれぞれ独立
したバイアス回路２０〜２４を設け、上記ゲート接地Ｆ
ＥＴ４０〜４４のゲート電圧を上記ゲート接地ＦＥＴ４
０〜４４の電流が飽和またはピンチオフとなるようにデ
ジタル的に制御可能とした。
２の一実施例を図について説明する。図３は増幅器の構
成図で、図において１は入力端子、２は出力端子、３
５，３６，３７，３８，３９はソース接地ＦＥＴ、４
０，４１，４２，４３，４４はゲート接地ＦＥＴで、そ
れぞれゲート端子Ｇ，ソース端子Ｓ，ドレイン端子Ｄを
有する。上記ソース接地ＦＥＴ３５〜３９およびゲート
接地ＦＥＴ４０〜４４、またはゲート接地ＦＥＴ４０〜
４４はそれぞれゲート幅は異なる。２０，２１，２２，
２３，２４は上記ゲート接地ＦＥＴ４０〜４４のゲート
電圧を制御するバイアス回路であり、それぞれ２５，２
６，２７，２８，２９の抵抗と３０，３１，３２，３
３，３４のキャパシタより構成される。そして、４５は
上記バイアス回路２０〜２４に制御電圧を印加するため
のゲート制御端子である。４，５，６は伝送線路、７は
入力側の終端器で、８，９は入力側の終端器７を構成す
る抵抗およびキャパシタである。１０は出力側の終端器
で、１１，１２は出力側の終端器１０を構成する抵抗お
よびキャパシタである。すなわち、図１の実施例１と異
なる点は、図１のデュアルゲートＦＥＴ１５〜１９に代
えて、ソースとドレインとが互に接続されたソース接地
ＦＥＴ３５〜３９とゲート接地ＦＥＴ４０〜４４とより
成るカスコードＦＥＴを用いている。この場合、ソース
接地ＦＥＴ３５〜３９の各ゲートＧを伝送線路４に接続
し、ゲート接地ＦＥＴ４０〜４４の各ゲートＧをバイア
ス回路２０〜２４のコンデンサ３０〜３４を介して接地
したものである。次に動作について説明する。図におい
て、ソース接地ＦＥＴ３５〜３９とゲート接地ＦＥＴ４
０〜４４を直列接続したカスコードＦＥＴの利得Ｇは近
似的に実施例１で示した式（１）で示される。式（１）
において、ｇｍ１，ｇｍ２はそれぞれソース接地ＦＥＴ
３５〜３９およびゲート接地ＦＥＴ４０〜４４の相互コ
ンダクタンス、Ｃｇｓ１，Ｃｇｓ２はそれぞれソース接
地ＦＥＴ３５〜３９およびゲート接地ＦＥＴ４０〜４４
のゲート・ソース間容量、Ｒｉｎ，Ｒｏｕｔはそれぞれ
ソース接地ＦＥＴ３５〜３９のゲート・ソース間抵抗、
ゲート接地ＦＥＴ４０〜４４のドレイン・ソース間抵抗
である。カスコードＦＥＴの電流が飽和またはピンチオ
フとなるように、上記ゲート接地ＦＥＴ４０〜４４のゲ
ート制御端子４５からのゲート電圧をデジタル的に制御
することにより、ｇｍ２が変化し、カスコードＦＥＴの
利得Ｇを変化させることができ、その結果増幅器の利得
を変化させることができる。またゲート接地４０，４
１，４２，４３，４４はそれぞれゲート幅が異なるた
め、ｇｍ２の値がそれぞれ異なる。カスコードＦＥＴが
ｎ個ある場合、それぞれのゲート接地ＦＥＴのゲート電
圧のデジタル制御の仕方により２のｎ乗状態の利得変化
が得られる。以上のように、従来のＦＥＴ３に代えて、
ソース接地ＦＥＴ３５〜３９とゲート接地４０〜４４よ
り構成されるカスコードＦＥＴを用い、上記ソース接地
ＦＥＴ３５〜３９およびゲート接地ＦＥＴ４０〜４４の
両方、または、ゲート接地ＦＥＴ４０〜４４のみにそれ
ぞれゲート幅の異なるＦＥＴを用い、上記ゲート接地Ｆ
ＥＴ４０〜４４のゲート端子Ｇと接地間にそれぞれ独立
したバイアス回路２０〜２４を設け、上記ゲート接地Ｆ
ＥＴ４０〜４４のゲート電圧を上記ゲート接地ＦＥＴ４
０〜４４の電流が飽和またはピンチオフとなるようにデ
ジタル的に制御可能とした。
【００１４】図４は図３の構成を実現する増幅器の構造
図の一例であり、図において、１は入力端子、２は入力
端子、３５，３６，３７，３８，３９はソース接地ＦＥ
Ｔ、４０，４１，４２，４３，４４はゲート接地ＦＥＴ
でそれぞれゲート端子Ｇ，ソース端子Ｓ，ドレイン端子
Ｄを有する。上記ソース接地ＦＥＴ３５〜３９およびゲ
ート接地ＦＥＴ４０〜４４、またはゲート接地ＦＥＴ４
０〜４４はそれぞれゲート幅は異なる。２０，２１，２
２，２３，２４は上記ゲート接地ＦＥＴ４０〜４４のゲ
ート電圧を制御するバイアス回路であり、それぞれ２
５，２６，２７，２８，２９の抵抗と３０，３１，３
２，３３，３４のキャパシタより構成される。そして、
４５は上記バイアス回路２０〜２４に制御電圧を印加す
るためのゲート制御端子である。４，５，６は伝送線
路、７は入力側の終端器で、８，９は入力側の終端器７
を構成する抵抗およびキャパシタである。１０は出力側
の終端器で、１１，１２は出力側の終端器１０を構成す
る抵抗およびキャパシタである。なお、伝送線路に代え
てインダクタ素子を用いてもよい。
図の一例であり、図において、１は入力端子、２は入力
端子、３５，３６，３７，３８，３９はソース接地ＦＥ
Ｔ、４０，４１，４２，４３，４４はゲート接地ＦＥＴ
でそれぞれゲート端子Ｇ，ソース端子Ｓ，ドレイン端子
Ｄを有する。上記ソース接地ＦＥＴ３５〜３９およびゲ
ート接地ＦＥＴ４０〜４４、またはゲート接地ＦＥＴ４
０〜４４はそれぞれゲート幅は異なる。２０，２１，２
２，２３，２４は上記ゲート接地ＦＥＴ４０〜４４のゲ
ート電圧を制御するバイアス回路であり、それぞれ２
５，２６，２７，２８，２９の抵抗と３０，３１，３
２，３３，３４のキャパシタより構成される。そして、
４５は上記バイアス回路２０〜２４に制御電圧を印加す
るためのゲート制御端子である。４，５，６は伝送線
路、７は入力側の終端器で、８，９は入力側の終端器７
を構成する抵抗およびキャパシタである。１０は出力側
の終端器で、１１，１２は出力側の終端器１０を構成す
る抵抗およびキャパシタである。なお、伝送線路に代え
てインダクタ素子を用いてもよい。
【００１５】
【発明の効果】以上のようにこの発明の請求項１によれ
ば、分布増幅器において、ＦＥＴとして、それぞれゲー
ト幅の異なるデュアルゲートＦＥＴを用い、上記デュア
ルゲートＦＥＴの第２ゲート端子と接地間にそれぞれ独
立したバイアス回路を用い、上記デュアルゲートＦＥＴ
の第２ゲート電圧をＦＥＴの電流が飽和またはピンチオ
フとなるようにデジタル的に制御することにより、ＦＥ
Ｔのプロセスのバラツキに依存することなく利得の変化
を精度良く行うことができるという効果がある。
ば、分布増幅器において、ＦＥＴとして、それぞれゲー
ト幅の異なるデュアルゲートＦＥＴを用い、上記デュア
ルゲートＦＥＴの第２ゲート端子と接地間にそれぞれ独
立したバイアス回路を用い、上記デュアルゲートＦＥＴ
の第２ゲート電圧をＦＥＴの電流が飽和またはピンチオ
フとなるようにデジタル的に制御することにより、ＦＥ
Ｔのプロセスのバラツキに依存することなく利得の変化
を精度良く行うことができるという効果がある。
【００１６】また、この発明の請求項２によれば、分布
増幅器において、ＦＥＴとして、ソース接地ＦＥＴとゲ
ート接地ＦＥＴより構成されるカスコードＦＥＴを用
い、上記ソース接地ＦＥＴおよびゲート接地ＦＥＴの両
方、またはゲート接地ＦＥＴのみにそれぞれゲート幅の
異なるＦＥＴを用い、上記ゲート接地ＦＥＴのゲート端
子と接地間にそれぞれ独立したバイアス回路を用い、上
記ゲート接地ＦＥＴのゲート電圧をＦＥＴの電流が飽和
またはピンチオフとなるようにデジタル的に制御するこ
とにより、ＦＥＴのプロセスのバラツキに依存すること
なく利得の変化を精度良く行うことができるという効果
がある。
増幅器において、ＦＥＴとして、ソース接地ＦＥＴとゲ
ート接地ＦＥＴより構成されるカスコードＦＥＴを用
い、上記ソース接地ＦＥＴおよびゲート接地ＦＥＴの両
方、またはゲート接地ＦＥＴのみにそれぞれゲート幅の
異なるＦＥＴを用い、上記ゲート接地ＦＥＴのゲート端
子と接地間にそれぞれ独立したバイアス回路を用い、上
記ゲート接地ＦＥＴのゲート電圧をＦＥＴの電流が飽和
またはピンチオフとなるようにデジタル的に制御するこ
とにより、ＦＥＴのプロセスのバラツキに依存すること
なく利得の変化を精度良く行うことができるという効果
がある。
【図１】この発明の実施例１による分布増幅器の回路を
示す図である。
示す図である。
【図２】図１で示した増幅器の構造の一例を示す図であ
る。
る。
【図３】この発明の実施例２による分布増幅器の回路を
示す図である。
示す図である。
【図４】図３で示した増幅器の構造の一例を示す図であ
る。
る。
【図５】従来の分布増幅器の回路を示す図である。
１ 入力端子 ２ 出力端子 ３ デュアルゲートＦＥＴ ４ 伝送線路 ５ 伝送線路 ６ 伝送線路 ７ 終端器 ８ 抵抗 ９ キャパシタ １０ 終端器 １１ 抵抗 １２ キャパシタ １３ キャパシタ １４ 第２ゲート制御端子 １５ デュアルゲートＦＥＴ １６ デュアルゲートＦＥＴ １７ デュアルゲートＦＥＴ １８ デュアルゲートＦＥＴ １９ デュアルゲートＦＥＴ ２０ バイアス回路 ２１ ハイアス回路 ２２ バイアス回路 ２３ バイアス回路 ２４ バイアス回路 ２５ 抵抗 ２６ 抵抗 ２７ 抵抗 ２８ 抵抗 ２９ 抵抗 ３０ キャパシタ ３１ キャパシタ ３２ キャパシタ ３３ キャパシタ ３４ キャパシタ ３５ ソース接地ＦＥＴ ３６ ソース接地ＦＥＴ ３７ ソース接地ＦＥＴ ３８ ソース接地ＦＥＴ ３９ ソース接地ＦＥＴ ４０ ゲート接地ＦＥＴ ４１ ゲート接地ＦＥＴ ４２ ゲート接地ＦＥＴ ４３ ゲート接地ＦＥＴ ４４ ゲート接地ＦＥＴ ４５ ゲート制御端子
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−136509（ＪＰ，Ａ) 特開 平２−65403（ＪＰ，Ａ) 特開 昭64−4107（ＪＰ，Ａ) 特開 昭63−290004（ＪＰ，Ａ) 特公 昭49−25386（ＪＰ，Ｂ１) 米国特許4595881（ＵＳ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03F 3/60 H03G ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (2)
- 【請求項１】 複数個のＦＥＴのゲート端子間および上
記ＦＥＴのドレイン端子間をインダクタ素子または伝送
線路で接続して成る分布増幅器において、そ れぞれゲート幅の異なるデュアルゲートＦＥＴにより
構成される上記複数個の各ＦＥＴと、 上記デュアルゲートＦＥＴの第２ゲート端子と接地間に
それぞれ独立して設けられ、上記デュアルゲートＦＥＴ
の第２ゲート電圧をこのＦＥＴの電流が飽和またはピン
チオフとなるようデジタル的に制御するためのバイアス
回路と、 を備えて成る ことを特徴とする分布増幅器。 - 【請求項２】 複数個のＦＥＴのゲート端子間および上
記ＦＥＴのドレイン端子間をインダクタ素子または伝送
線路で接続して成る分布増幅器において、ソ ース接地ＦＥＴとゲート接地ＦＥＴとにより構成さ
れ、上記ソース接地ＦＥＴおよびゲート接地ＦＥＴの両
方、または、ゲート接地ＦＥＴのみにそれぞれゲート幅
の異なるＦＥＴを用いたカスコードＦＥＴより成る上記
複数個の各ＦＥＴと、 上記ゲート接地ＦＥＴのゲート端子と接地間にそれぞれ
独立して設けられ、上記ゲート接地ＦＥＴのゲート電圧
をこのゲート接地ＦＥＴの電流が飽和またはピンチオフ
となるようデジタル的に制御するためのバイアス回路
と、 を備えて成る ことを特徴とする分布増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13178792A JP2837025B2 (ja) | 1992-04-24 | 1992-04-24 | 分布増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13178792A JP2837025B2 (ja) | 1992-04-24 | 1992-04-24 | 分布増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05304428A JPH05304428A (ja) | 1993-11-16 |
| JP2837025B2 true JP2837025B2 (ja) | 1998-12-14 |
Family
ID=15066133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13178792A Expired - Fee Related JP2837025B2 (ja) | 1992-04-24 | 1992-04-24 | 分布増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2837025B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080099802A1 (en) * | 2006-10-24 | 2008-05-01 | Michael Vice | Transmission line transistor |
| JP5358885B2 (ja) * | 2007-02-20 | 2013-12-04 | 富士通株式会社 | 半導体素子及び分布増幅器 |
| JP2014096696A (ja) | 2012-11-09 | 2014-05-22 | Mitsubishi Electric Corp | カスコードアンプ |
| WO2020049813A1 (ja) * | 2018-09-04 | 2020-03-12 | 日本電信電話株式会社 | 分布型増幅器 |
-
1992
- 1992-04-24 JP JP13178792A patent/JP2837025B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05304428A (ja) | 1993-11-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |