JPS6333913A - 広帯域増幅器 - Google Patents
広帯域増幅器Info
- Publication number
- JPS6333913A JPS6333913A JP17658686A JP17658686A JPS6333913A JP S6333913 A JPS6333913 A JP S6333913A JP 17658686 A JP17658686 A JP 17658686A JP 17658686 A JP17658686 A JP 17658686A JP S6333913 A JPS6333913 A JP S6333913A
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- JP
- Japan
- Prior art keywords
- gate
- fet
- common
- gain
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシングルｒ−）ＦＥＴを用いた広帯域増幅器に
関する。
関する。
従来、シングルグー） ＣａＡｓ ＦＥＴを用いて、同
一チップ上に形成された帰還型広帯域増幅器８は。
一チップ上に形成された帰還型広帯域増幅器８は。
第３図に示す如く、ソースＳが接地されたソース接地型
ＧａＡｓ ＦＥＴ９のｒ −トＧが入力端子ＩＮに接続
され、ソース接地型ＧａＡｓ ＦＥＴ９のドレインＤが
量素子５および抵抗素子４が接続されている。このよう
に、従来の広帯域増幅器では、ソース接地型ＧａＡｓ
ＦＥＴ９のドレインＤからゲートＧへ抵抗素子４および
容量素子５によって高周波帰還をかけることによυ、第
４図に示す如き、広帯域にわたる利得を得ていだ二 〔発明が解決しようとする問題点〕 従来のＣａＡａ ＦＥＴにおける帰還型広帯域増幅器に
おける高周波帰還は帰還素子内蔵型であり、固有の抵抗
素子および容量素子が形成されており、帰還景としては
固定量しか帰還させることができないため、広帯域利得
として可変できないという欠点があった。
ＧａＡｓ ＦＥＴ９のｒ −トＧが入力端子ＩＮに接続
され、ソース接地型ＧａＡｓ ＦＥＴ９のドレインＤが
量素子５および抵抗素子４が接続されている。このよう
に、従来の広帯域増幅器では、ソース接地型ＧａＡｓ
ＦＥＴ９のドレインＤからゲートＧへ抵抗素子４および
容量素子５によって高周波帰還をかけることによυ、第
４図に示す如き、広帯域にわたる利得を得ていだ二 〔発明が解決しようとする問題点〕 従来のＣａＡａ ＦＥＴにおける帰還型広帯域増幅器に
おける高周波帰還は帰還素子内蔵型であり、固有の抵抗
素子および容量素子が形成されており、帰還景としては
固定量しか帰還させることができないため、広帯域利得
として可変できないという欠点があった。
本発明の目的は、上記欠点を除去し、利得を任意に可変
とした広帯域増幅器を提供することにある。
とした広帯域増幅器を提供することにある。
本発明によれば、ソース接地型ＦＥＴのゲートが入力端
子に接続され、該ソース接地型ＦＥＴのドレれている広
帯域増幅器に接続され、前記ソース接地型ＦＥＴのドレ
インと前記出力端子との接続点と。
子に接続され、該ソース接地型ＦＥＴのドレれている広
帯域増幅器に接続され、前記ソース接地型ＦＥＴのドレ
インと前記出力端子との接続点と。
前記ソース接地型ＦＥＴのドレインとの間に、該接続点
及び前記ソース接地型ＦＥＴの１２レインにドレイン及
びソースがそれぞれ接続されるように、ゲート接地型Ｆ
ＥＴが挿入接続されてＡることを特徴とする広帯域増幅
器が得られる。
及び前記ソース接地型ＦＥＴの１２レインにドレイン及
びソースがそれぞれ接続されるように、ゲート接地型Ｆ
ＥＴが挿入接続されてＡることを特徴とする広帯域増幅
器が得られる。
即ち１本発明の広帯域増幅器は、ｌ／−１ずれも、シン
グルグートＦＥＴからなるソース接地型及びゲート接地
型ＦＥＴをカスケード接続したデュアルケ゛−トＦＥＴ
構造を有している。
グルグートＦＥＴからなるソース接地型及びゲート接地
型ＦＥＴをカスケード接続したデュアルケ゛−トＦＥＴ
構造を有している。
次に図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例による広帯域増幅器の構成図
である。本実施例による広帯域増幅器８は、ソース接地
型ＦＥＴ ９のト°レインと出力端仔ＯＵＴとの接続点
と、ソース接地型ＦＥＴ ９のドレ・１ンＤとの間に、
該接続点及び前記ソース接地型ＦＥＴ ９のドレインＤ
ｉ／（ト”レイン及びソースがＪＪ ｈそれ接続される
ように、ゲート接地型ＦＥＴ Ｉ ０７’ｊ：挿入接続
されていることを特徴とする１、このゲート接地型ＦＥ
Ｔ １０もソース接地型ＦＥＴ ９と同様にシングルグ
ー） ＧａＡｓ ＦＥＴからなる。Ｉ’ＥＴ ９及び１
０、抵抗素子４．及び容量素子５１１′ｉ同一チノ：パ
上に形成される。
である。本実施例による広帯域増幅器８は、ソース接地
型ＦＥＴ ９のト°レインと出力端仔ＯＵＴとの接続点
と、ソース接地型ＦＥＴ ９のドレ・１ンＤとの間に、
該接続点及び前記ソース接地型ＦＥＴ ９のドレインＤ
ｉ／（ト”レイン及びソースがＪＪ ｈそれ接続される
ように、ゲート接地型ＦＥＴ Ｉ ０７’ｊ：挿入接続
されていることを特徴とする１、このゲート接地型ＦＥ
Ｔ １０もソース接地型ＦＥＴ ９と同様にシングルグ
ー） ＧａＡｓ ＦＥＴからなる。Ｉ’ＥＴ ９及び１
０、抵抗素子４．及び容量素子５１１′ｉ同一チノ：パ
上に形成される。
このように本実施例では、ソース接地型ＦＥＴ ９とｒ
−）接地型ＦＥＴ １０とが同一テップ上でカスケード
接続されておシ、ゲート接地型ＦＥＴ １０の出力側で
あるドレインＤからソース接地型ＦＥＴ ９の入力・側
であるゲート端子Ｇへ、抵抗素子４及び容量素子ＳＶｃ
よシ高周波帰還がかかる構造となっている。ゲート接地
型ＦＥＴ １０のｒ −トＧには。
−）接地型ＦＥＴ １０とが同一テップ上でカスケード
接続されておシ、ゲート接地型ＦＥＴ １０の出力側で
あるドレインＤからソース接地型ＦＥＴ ９の入力・側
であるゲート端子Ｇへ、抵抗素子４及び容量素子ＳＶｃ
よシ高周波帰還がかかる構造となっている。ゲート接地
型ＦＥＴ １０のｒ −トＧには。
ゲートバイアス抵抗６及びｒ−ト接地容量７が接続され
ている。
ている。
ゲート接地型ＦＥＴ １０のゲートＧにゲートバイアス
抵抗６を介して加えられるゲートバイアス電圧Ｖ。２を
変えることによシ、ゲート接地型ＦＥＴ １０による増
幅部の利得を任意に変えることが可能となる。従って、
このｆ−ト接地型ＦＥＴ １０による増幅部の利得制御
により広帯域増幅器８の利得も制御が可能となる。
抵抗６を介して加えられるゲートバイアス電圧Ｖ。２を
変えることによシ、ゲート接地型ＦＥＴ １０による増
幅部の利得を任意に変えることが可能となる。従って、
このｆ−ト接地型ＦＥＴ １０による増幅部の利得制御
により広帯域増幅器８の利得も制御が可能となる。
第２図は第１図の広帯域増幅器８の高周波利得の周波数
特性を示している。第２図に接続され、１は最大利得時
の周波数特性、２は利得減衰時の周波数特性、３は最小
利得時の周波数特性を示している。
特性を示している。第２図に接続され、１は最大利得時
の周波数特性、２は利得減衰時の周波数特性、３は最小
利得時の周波数特性を示している。
以上説明したように９本発明では、ソース接地Ｗ ＦＥ
Ｔに接・続されたゲート接地Ｗ ＦＥＴのゲートバイア
スを変えることによシ、広帯域増幅器の利得を変化させ
ることができると論う効果がある。
Ｔに接・続されたゲート接地Ｗ ＦＥＴのゲートバイア
スを変えることによシ、広帯域増幅器の利得を変化させ
ることができると論う効果がある。
第１図は本発明の一実施例による広帯域増幅器の構成図
、第２図は第１図の広帯域増幅器の利得の周波数特性を
示した図、第３図は従来の広帯域増幅器の構成図、第４
図は第３図の広帯域増幅器の利得の周波数特性を示しだ
図である。 ４・・・抵抗素子、５・・・容量素子、６・・・デート
バイアス抵抗、７・・・ゲート接地容量、８・・・広帯
域増幅器、９・・・ソース接地型ＦＥＴ 、 １０・・
・ゲート接地型弗１図 、／〆 第２図 周波数 第３図 第４図 周波数
、第２図は第１図の広帯域増幅器の利得の周波数特性を
示した図、第３図は従来の広帯域増幅器の構成図、第４
図は第３図の広帯域増幅器の利得の周波数特性を示しだ
図である。 ４・・・抵抗素子、５・・・容量素子、６・・・デート
バイアス抵抗、７・・・ゲート接地容量、８・・・広帯
域増幅器、９・・・ソース接地型ＦＥＴ 、 １０・・
・ゲート接地型弗１図 、／〆 第２図 周波数 第３図 第４図 周波数
Claims (1)
- １、ソース接地型ＦＥＴのゲートが入力端子に接続され
、該ソース接地型ＦＥＴのドレインが出力端子に接続さ
れ、前記ソース接地型ＦＥＴのドレイン及びゲート間に
帰還素子が接続されている広帯域増幅器において、前記
ソース接地型ＦＥＴのドレインと前記出力端子との接続
点と、前記ソース接地型ＦＥＴのドレインとの間に、該
接続点及び前記ソース接地型ＦＥＴのドレインにドレイ
ン及びソースがそれぞれ接続されるように、ゲート接地
型ＦＥＴが挿入接続されていることを特徴とする広帯域
増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17658686A JPS6333913A (ja) | 1986-07-29 | 1986-07-29 | 広帯域増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17658686A JPS6333913A (ja) | 1986-07-29 | 1986-07-29 | 広帯域増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6333913A true JPS6333913A (ja) | 1988-02-13 |
Family
ID=16016154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17658686A Pending JPS6333913A (ja) | 1986-07-29 | 1986-07-29 | 広帯域増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6333913A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6313706B1 (en) | 1997-11-27 | 2001-11-06 | Nec Corporation | Semiconductor circuit with a stabilized gain slope |
-
1986
- 1986-07-29 JP JP17658686A patent/JPS6333913A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6313706B1 (en) | 1997-11-27 | 2001-11-06 | Nec Corporation | Semiconductor circuit with a stabilized gain slope |
| US6388527B1 (en) | 1997-11-27 | 2002-05-14 | Nec Corporation | Semiconductor circuit with a stabilized gain slope |
| US6476679B2 (en) | 1997-11-27 | 2002-11-05 | Nec Corporation | Semiconductor circuit with a stabilized gain slope |
| US6501335B2 (en) | 1997-11-27 | 2002-12-31 | Nec Corporation | Semiconductor circuit with a stabilized gain slope |
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