JP2555726B2 - 帰還形電界効果トランジスタ増幅器 - Google Patents

帰還形電界効果トランジスタ増幅器

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、通信、レーダ等に用いられる広帯域なマ
イクロ波増幅器に関するものである。
〔従来の技術〕
第5図は例えば西馬他の“GaAsモノリシックIC超広帯
域低雑音増幅器”電子通信学会論文誌MW80−88に示され
た従来の帰還形電界効果トランジスタ増幅器(以下帰還
形FET増幅器という)の一例を示す回路図である。
図において(1)は電界効果トランジスタ(以下FET
と言う)で、(2)はそのゲート端子、(3)はドレイ
ン端子、(4)はソース端子であり、このソース端子
(4)は接地されている。FET(1)のドレイン端子
(3)とゲート端子(2)とは、抵抗(5)と、キャパ
シタ(6)および接続用分布定数線路(7)から構成さ
れる帰還回路(8)で接続されている。
このような回路構成で抵抗(5)の値をRf、キャパシ
タ(6)の値をCf、分布定数線路(7)の値をFfと表す
と帰還回路のインピーダンスZfとなる。
このような帰還形FET増幅器では、キャパシタ(6)
の値をCfを十分に大きく、分布定数線路(7)の値をLf
を十分に小さくすることによって所望の周波数帯域にお
いて第1式の右辺第2項を右辺第1項に比べ無視できる
ようにし、帰還回路(8)のインピーダンスZfを抵抗
(5)の値Rfと近似させ、抵抗(5)の値Rfを適当な値
に選ぶことによって、この増幅器は広帯域にわたって良
好な入力および出力反射特性を得、かつ広帯域にわたっ
て平坦な利得特性を得ることができる。
第6図に従来の帰還形FET増幅器の構成の一例を示
す。
〔発明が解決しようとする課題〕
従来の帰還形FET増幅器では高出力を得るためFET
(1)のゲート幅を増大させると、第6図に示すように
FET(1)のドレイン端子(3)からゲート端子(2)
までの距離が増大し、帰還回路(8)を構成する分布定
数線路(7)が長くなり、分布定数線路(7)のインダ
クタンスLfが無視できなくなり、帰還回路(8)のイン
ピーダンスZfが周波数に依存する。従って増幅器は広帯
域にわたって平坦な利得特性を得ることが難しくなると
いう問題点があった。
この発明は上記のような問題点を解消するためなされ
たもので、高出力でかつ広帯域にわたって平坦な利得特
性を有する帰還形FET増幅器を得ることを目的とする。
〔課題を解決するための手段〕
この発明に係わる帰還形FET増幅器は、並列に分割さ
れ、同一面上に並置された複数のFETセルと、上記複数
のFETセルを挟んで互いに対向して配置され、上記複数
のFETセルのゲート端子側とドレイン端子側のそれぞれ
を共通に接続する拡幅されたゲート端子とドレイン端子
とを有するFET、上記複数のFETセルの間に並置され、一
端が上記ゲート端子に、他端が上記ドレイン端子に接続
され、抵抗とキャパシタと接続用分布定数線路からなる
帰還回路、を備えたことを特徴とするものである。
〔作用〕
この発明における帰還形FET増幅器は、帰還回路を分
割した複数の各FETセルの間に設けることにより帰還回
路の接続用分布定数線路の線路長を広帯域にわたって波
長に比べ十分に短くできる。
〔実施例〕
以下この発明の一実施例を図について説明する。第1
図はこの発明の帰還形FET増幅器の一実施例を示す構成
図、第2図はその等価回路図である。図において(9)
は並列に分割された2個のFETセルである。図に示すよ
うに増幅器はFETを対称な2個のFETセル(9)に並列に
分割して配置し、上記2個のFETセル(9)の間に一端
をFETのドレイン端子(3)に、他端をゲート端子
(2)に接続した、抵抗(5)とキャパシタ(6)およ
び接続用分布定数線路(7)からなる帰還回路(8)を
設けた構成としている。
FETを対称な2個のFETセル(9)に並列に分割し、上
記2個のFETセル(9)の間、即ちFETのドレイン端子
(3)とゲート端子(2)との最短経路上に帰還回路
(8)を形成できるため、上記帰還回路(8)の接続用
分布定数線路(7)の線路長を最小にすることができ
る。従って上記接続用分布定数線路(7)の線路長は広
帯域にわたって波長に比べ十分に短くでき、そのインダ
クタンスLfを無視することができる。
上記帰還回路(8)のインピーダンスZfは第1式で示
されるが分布定数線路(7)のインダクタンスLfを十分
小さくできるためキャパシタ(6)の値Cfを十分大きく
することによってZf=Rfと近似でき、周波数に依らず一
定値とすることができる。ここでRfは抵抗(5)の値で
ある。
このため、この発明に依る帰還形FET増幅器は抵抗
(5)のRfを適当な値に選ぶことによって広帯域にわた
って良好な入力および出力反射特性を得、かつ広帯域に
わたって平坦な利得特性を得ることができる。
第3図はこの発明の他の実施例の回路図である。帰還
回路(8)が、FET(1)に入力側回路(10)または出
力側回路(11)を付加した入力端子(12)と出力端子
(13)とを接続して構成される。この場合でも入力側回
路(10)、FET(1)、出力側回路(11)を各々対称な
2個に並列に分割し、その間に上記帰還回路(8)を設
ければよく、上記実施例と同様な効果を奏する。
第4図はこの発明のさらに他の実施例を示す回路図で
ある。この図に示すようにFETを多数個(ここでは3
個)のFETセル(9)に分割し、適当なFETセル(9)の
間に帰還回路(8)を設けてもよい。
〔発明の効果〕
以上のように、この発明によれば、FETを複数のFETセ
ルに並列に分割して同一面上に並置し、帰還回路を上記
複数のFETセルの間に並置し、一端を拡幅されたゲート
端子に、他端を拡幅されたドレイン端子に接続したの
で、上記帰還回路を形成する接続用分布定数線路の長さ
を広帯域にわたって波長に比べ十分短くでき、高出力で
かつ広帯域にわたって平坦な利得特性を有する帰還形FE
T増幅器を得られる効果がある。
【図面の簡単な説明】
第1図はこの発明の一実施例による帰還形FET増幅器の
構成図、第2図はその回路図、第3図はこの発明の他の
実施例を示す回路図、第4図はこの発明のさらに他の実
施例を示す回路図、第5図は従来の帰還形FET増幅器の
回路図、第6図はその構成図である。 図中(1)はFET、(2)はゲート端子、(3)はドレ
イン端子、(4)はソース端子、(5)は抵抗、(6)
はキャパシタ、(7)は分布定数線路、(8)は帰還回
路、(9)はFETセル。(10)は入力側回路、(11)は
出力側回路、(12)は入力端子、(13)は出力端子であ
る。 なお図中同一符号は同一または相当部分を示す。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】並列に分割され、同一面上に並置された複
    数の電界効果トランジスタ(以下、FETと言う)セル
    と、上記複数のFETセルを挟んで互いに対向して配置さ
    れ、上記複数のFETセルのゲート端子側とドレイン端子
    側のそれぞれを共通に接続する拡幅されたゲート端子と
    ドレイン端子とを有するFET、上記複数のFETセルの間に
    並置され、一端が上記ゲート端子に、他端が上記ドレイ
    ン端子に接続され、抵抗とキャパシタと接続用分布定数
    線路からなる帰還回路、を備えたことを特徴とする帰還
    形電界効果トランジスタ増幅器。
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