JP2876408B2

JP2876408B2 - パルスアンプ

Info

Publication number: JP2876408B2
Application number: JP8271689A
Authority: JP
Inventors: 澄夫斎藤; 亮江成; 悦二召田
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1989-03-31
Filing date: 1989-03-31
Publication date: 1999-03-31
Anticipated expiration: 2014-03-31
Also published as: JPH02260904A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は高周波におけるパルスアンプ、特に高速ディ
ジタルアンプに関するものである。

（従来の技術）高速ディジタル動作の観点から、デバイスはシリコン
の電子移動度に比べ約４倍速いGa As FET（以下FET）が
用いられ、アンプとして第15図に示す回路及びその配置
が用いられる。第15図において、W1は入力端子とFETの
ゲート間を接続するボンディングワイヤ（以下ワイヤ）
で、Ｌはその残留インダクタンス、ＣはFETゲートの入
力容量、Ｚは入力終端抵抗で通常信号源インピーダンス
と同一の値がとられる。入力端子に入力されたパルス入
力はワイヤW1を介しFETのゲートに伝達され、FETによっ
て増幅され、出力端子へ導かれる。

第16図は１つのパルス入力より２つのパルス出力を得
るパルスアンプの回路及びその配置である。

Ｚは入力終端抵抗、W1、W3は入力端子とそれぞれのFE
Tのゲートを接続するワイヤでその残留インダクタンス
Ｌ、ＣはそれぞれのFETのゲート入力容量である。入力
端子に入力されたパルス入力はワイヤW1又はW3を介しそ
れぞれのFETのゲートに伝達され、FETで増幅され、それ
ぞれの出力端子へ導かれる。

（発明が解決しようとする課題）以下の従来例における第１及び第２の欠点を改善する
ことを課題とする。

第１の欠点：第15図におけるFETが理想的に動作したと
しても、ワイヤの残留インダクタンスＬ及びFETゲート
入力容量Ｃによる高域阻止動作より高速動作に制限を受
ける欠点があった。例えばＺを50Ω、Ｌを0.375nH、Ｃ
を0.3pFとすると第17図に示す様に高域は21GHzで−3dB
となる。更にFETのゲート入力抵抗分が終端抵抗のイン
ピーダンスに比べ全周波数帯域まで十分に大きい値であ
ったにしても、前記ＬとＣによって、終端抵抗のインピ
ーダンスよりもずれてくる。第18図にＺを50Ω、Ｌを0.
375nH、Ｃを0.3pFとした場合の入力リターンロス特性を
示す。前記ＬとＣによる入力リターンロス劣化のため、
入力されたパルスが反射され、正確に出力へ伝達されな
いという欠点。

第２の欠点：第16図において、Ｌ及びＣによる高速動作
制限と入力リターンロス劣化特性例をそれぞれ第19図、
第20図に示す。Z,L及びＣの値はそれぞれ50Ω、0.375n
H、0.3pFとした。第19図、第20図に示す様に、前記同様
高速動作制限及び入力リターンロス劣化による出力に伝
達されるパルス波形不正確性という欠点。

（課題を解決するための手段）本発明では、第15図に示されている従来回路におい
て、入力ラインに接続されている入力終端抵抗を切りは
なし、該入力終端抵抗とFETのゲート電極とを、もう１
つのワイヤで接続する。

更に、第16図に示されている並列接続の従来回路にお
いて、入力ラインと各FETゲート間を接続するワイヤを
初段のみ残し、他は以下の様に接続変更する。

その方法はそれぞれのFETのゲート電極間を順次ワイ
ヤで接続する。又入力ラインに接続されている入力終端
抵抗を切りはなし、該入力終端抵抗と第２のFETのゲー
ト電極とをワイヤで接続する。

（作用）このような接続変更を施し、ワイヤを適当な長さにす
る（残留インダクタンスを適当な値にする）ことによ
り、高速動作制限を緩和し、入力リターンロス劣化を緩
和することができる。また、入力終端抵抗を使用してい
るので直流から高域まで動作可能なパルスアンプを実現
できた。

（実施例）第１図は本発明の第１の実施例を説明する図であっ
て、１はパルス増幅用FET、２はFETのドレイン電極、３
はFETのソース電極、４はFETのゲート電極、５は入力電
極、W1は該入力電極と該ゲート電極とを接続するワイヤ
でＬはその残留インダクタンス、Ｚは入力終端抵抗、W3
は該入力終端抵抗と該ゲート電極とを接続するワイヤで
Ｌはその残留インダクタンス、Ｃは該FETのゲート入力
容量である。

ここで、W1,W3の残留インダクタンクＬとFETゲート入
力容量Ｃ及び入力終端回路Ｚの関係について考察する。
まず、Ｚ＝2L/Cとして、例えば、Ｌ＝0.375nH、Ｃ＝0.3
pF、Ｚ＝50Ωとし、FETのゲインを１とし、FETゲート入
力抵抗を100kΩとする。

一般にパルスアンプは大振幅動作であるが、小振幅動
作特性である入出力間特性S21と及び入力リターンロス
特性S11と密接な関係があり、定量的評価においては前
記S21,S11が通常用いられる。前記L,C,Z等の条件におい
てのS21特性を第３図に、S11特性を第４図に示す。

次に、Ｚ＞2L/Cとして、例えば前記例のＬのみ0.2nH
とし、他は同一条件とする。この場合のS21特性を第５
図に、S11特性を第６図に示す。

次に、Ｚ＜2L/Cとして、例えば前記例のＬのみ0.7nH
とし、他は同一条件とする。この場合のS21特性を第７
図に、S11特性を第８図に示す。

以上３つの条件、Ｚ＝2L/C,Z＞2L/C,Z＜2L/Cで、S21
特性を第3,5,7図において比較すると第３及び第５図に
比べ第７図のS21特性の高域が悪化している。又S11特性
を第4,6,8図において比較すると、第４及び第６図が第
８図のS11特性の高域が良くない。従ってS21,S11特性を
示したごとく、Ｚ≧2L/Cの関係が都合が良いことがわか
る。

第２図は本発明の第２の実施例を説明する図であっ
て、11は第１のパルス増幅用FET、12はFETのドレイン電
極、13はFETのソース電極、14はFETのゲート電極、15は
入力電極、W1は該入力電極と該ゲート電極を接続するワ
イヤでＬはその残留インダクタンス、16は第２のパルス
増幅用FET、17は第2FETのドレイン電極、18は第2FETの
ソース電極、19は第2FETのゲート電極、W3は２つのFET
のゲート電極を接続するワイヤで2Lはその残留インダク
タンス、Ｚは入力終端抵抗、W2は該終端抵抗と第2FETの
ゲート電極を接続するワイヤでＬはその残留インダクタ
ンス、ＣはそれぞれのFETのゲート入力容量Ｃである。

ここで、W1、W2の残留インダクタンスＬ、W3の残留イ
ンダクタンス2L、それぞれのFETのゲート入力容量Ｃと
入力終端抵抗Ｚの関係について第１の実施例と同様に考
察する。第１の実施例の条件と異なる個所はW2の残留イ
ンダクタンス2Lのみである。

まず、Ｚ＝2L/Cとして、Ｌ＝0.375nH,2L＝0.75nHの例
でのS21,S31特性を第９図に、S11特性を第10図にそれぞ
れ示す。

次に、Ｚ＞2L/Cとして、Ｌ＝0.2nH,2L＝0.4nHの例で
のS21,S31特性を第11図に、S11特性を第12図にそれぞれ
示す。

次に、Ｚ＜2L/Cとして、Ｌ＝0.7nH,2L＝1.4nHの例で
のS21,S31特性を第13図に、S11特性を第14図にそれぞれ
示す。

以上３つの条件でS21,S31特性及びS11特性を比較する
と、第９図、第10図に示す特性が良く、Ｚ＝2L/Cの条件
が適当である。

第３図、第５図と第17図の比較、第４図、第６図と第
18図の比較において明らかな様に、ワイヤの接続変更及
びワイヤを適当な長さ（適当な残留インダクタンスの
値）にすることにより、S21,S11特性を改善することが
でき、高域まで動作するパルスアンプを実現できる。

１つのパルス入力から複数のパルス出力を得るパルス
アンプにおいて、第９図と第19図の比較、第10図と第20
図の比較で明らかな様に、ワイヤの接続変更及びワイヤ
を適当な長さにすることにより、S21,S31,S11特性を改
善でき、高域まで動作するパルスアンプを実現できる。

（発明の効果）（イ）入力電極に接続されるワイヤの接続変更及びワイ
ヤを所望の長さにして適当な残留インダクタンスの値に
することにより、アンプゲイン特性および反射係数特性
を改善することができ、それによって高域まで動作する
パルスアンプを実現できた。また、入力終端抵抗を使用
しているので、直流から高域まで動作可能なパルスアン
プを実現できた。

（ロ）１つのパルス入力から複数のパルス出力を得るパ
ルスアンプにおいて、入力電極に接続されるワイヤの接
続変更及びワイヤを所望の長さにすることにより、アン
プゲイン特性および反射係数特性を改善でき、それによ
って高域まで動作するパルスアンプを実現できた。

【図面の簡単な説明】

第１図（ａ），（ｂ）は本発明の第１の実施例であり、
１つのパルス入力から１つのパルス出力を得る例を示す
図、第２図（ａ），（ｂ）は本発明の第２の実施例であり、
１のパルス入力から２つのパルス出力を得る例を示す
図、第３図は第１図のS21特性例（条件、Ｚ＝2L/C）、第４図は第１図のS11特性例（条件、Ｚ＝2L/C）、第５図は第１図のS21特性例（条件、Ｚ＞2L/C）、第６図は第１図のS11特性例（条件、Ｚ＞2L/C）、第７図は第１図のS21特性例（条件、Ｚ＜2L/C）、第８図は第１図のS11特性例（条件、Ｚ＜2L/C）、第９図は第２図のS21,S31特性例（条件、Ｚ＝2L/C）、第10図は第２図のS11特性例（条件、Ｚ＝2L/C）、第11図は第２図のS21,S31特性例（条件、Ｚ＞2L/C）、第12図は第２図のS11特性例（条件、Ｚ＞2L/C）、第13図は第２図のS21,S31特性例（条件、Ｚ＜2L/C）、第14図は第２図のS11特性例（条件、Ｚ＜2L/C）、第15図は従来の実施例であり、１つのパルス入力から１
つのパルス出力を得る例を示す図、第16図（ａ），（ｂ）は従来の実施例であり、１つのパ
ルス入力から２つのパルス出力を得る例を示す図、第17図は第15図のS21特性例（条件、Ｚ＝2L/C）、第18図は第15図のS11特性例（条件、Ｚ＝2L/C）、第19図は第16図のS21,S31特性例（条件、Ｚ＝2L/C）、第20図は第16図のS11特性例（条件、Ｚ＝2L/C）であ
る。図中の1,11,16はパルス増幅用FET、2,12,17はFETのドレ
イン電極、3,13,18はFETのソース電極、4,14,19はFETの
ゲート電極、5,15はパルス入力電極、Ｗは電極間を接続
するワイヤでＬ及び2Lはその残留インダクタンス、Ｚは
入力終端回路、ＣはFETのゲート入力容量である。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03F 1/00 - 3/72 H03K 5/02

Claims

(57)【特許請求の範囲】

【請求項１】ドレイン電極（２）と、ソース電極（３）
と、ゲート電極（４）とを備えたFET（１）と、該ゲー
ト電極に近接する位置まで延びる入力電極（５）と該ゲ
ート電極とを接続する第１のワイヤ（W1）と、該ゲート
電極に近接する位置に置かれた入力終端抵抗（Ｚ）と該
ゲート電極とを接続する第２のワイヤ（W3）とから成
り、該ソース電極と該ドレイン電極とを出力端子とし、
直流から動作するパルスアンプ。
【請求項２】少なくとも２つの第１及び第２のFET（1
1、16）を並列接続して成るパルスアンプであって、第１のFETのゲート電極に近接する位置まで延びる入力
電極（15）と、該入力電極と該第１のFETのゲート電極とを接続する第
１のワイヤ（W1）と、第１のFETのゲート電極と第２のFETのゲート電極とを接
続する１つ又は複数の第２のワイヤ（W3）と、第２のFETのゲート電極（19）と入力終端抵抗（Ｚ）と
を接続する第３のワイヤ（W2）とから成り、それぞれの
FETのソース電極（13、18）とドレイン電極（12、19）
とを出力端子とし、直流から動作するパルスアンプ。